KR20050022353A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR20050022353A
KR20050022353A KR1020040066623A KR20040066623A KR20050022353A KR 20050022353 A KR20050022353 A KR 20050022353A KR 1020040066623 A KR1020040066623 A KR 1020040066623A KR 20040066623 A KR20040066623 A KR 20040066623A KR 20050022353 A KR20050022353 A KR 20050022353A
Authority
KR
South Korea
Prior art keywords
light source
substrate
semiconductor device
wafer
manufacturing
Prior art date
Application number
KR1020040066623A
Other languages
English (en)
Other versions
KR100616379B1 (ko
Inventor
이또오다까유끼
스구로교오이찌
Original Assignee
가부시끼가이샤 도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시끼가이샤 도시바 filed Critical 가부시끼가이샤 도시바
Publication of KR20050022353A publication Critical patent/KR20050022353A/ko
Application granted granted Critical
Publication of KR100616379B1 publication Critical patent/KR100616379B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
    • H01L21/28052—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a silicide layer formed by the silicidation reaction of silicon with a metal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Toxicology (AREA)
  • Health & Medical Sciences (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

본 발명의 과제는 Si 웨이퍼 내에 손상을 발생시키지 않는 플래시 램프 어닐법을 실현하는 것이다.
Si 웨이퍼(1)의 상방에 플래시 램프 광원을 배치하고, 플래시 램프 광원으로부터 방사된 빛에 의해 Si 웨이퍼(1)를 가열할 때에 상기 빛에 의해 Si 웨이퍼(1) 상에 형성되는 광강도 분포가, Si 웨이퍼(1)의 결정 방위와는 다른 방향에 있어서 강도가 최대치가 되는 분포가 형성되도록 Si 웨이퍼(1)를 가열한다.

Description

반도체 장치 및 그 제조 방법 {SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD OF THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 광가열에 의해 기판 내에 발생되는 손상의 경감을 도모한 반도체 장치 및 그 제조 방법에 관한 것이다.
LSI의 성능 향상은 집적도를 높이는 것, 즉 LSI를 구성하는 소자의 미세화에 의해 달성되어 왔다. 소자 치수가 축소화되는 데 수반하여, 기생 저항 및 단채널 효과는 커진다. 그로 인해, 저저항이면서 얕은 pn 접합의 형성은 그 중요성이 높아지고 있다.
얕은 불순물 확산 영역의 형성은, 저가속 에너지에서의 이온 주입과 그 후에 행해지는 어닐을 최적화함으로써 가능해진다. 한편, 불순물 확산 영역의 저항을 낮추기 위해서는, 불순물 이온을 활성화시키기 위한 어닐을 고온에서 행하는 것이 필요하다.
이온 주입되는 불순물 이온으로서는 붕소(B) 이온, 인(P) 이온 또는 비소(As) 이온이 이용되고 있다. 이들 불순물 이온은, 실리콘(Si) 내에서의 확산 계수가 크다. 그로 인해, 할로겐 램프를 이용한 RTA(Rapid Thermal Anneal)에서는 불순물 이온의 내방 확산 및 외방 확산이 발생하여, 얕은 불순물 확산 영역을 형성하는 것이 점점 곤란해지고 있다.
상기 내방 확산 및 외방 확산은, 어닐 온도를 낮춤으로써 억제할 수 있다. 그러나, 어닐 온도를 낮추면 불순물 이온의 활성화율이 크게 저하된다. 따라서, 어닐 온도를 낮춘다고 하는 방법을 채용해도, 얕은 불순물 확산 영역을 형성하는 것은 곤란하다.
이와 같이 종래의 할로겐 램프를 이용한 RTA 처리에서는, 저저항이면서 얕은(20 ㎚ 이하) 불순물 확산 영역을 형성하는 것은 곤란하다.
그래서, 최근에 와서 불순물 이온의 활성화에 필요한 에너지를 순간적으로 공급하는 방법으로서, 크세논(Xe) 등의 희박 가스가 봉입된 플래시 램프를 이용한 플래시 램프 어닐법이 검토되고 있다.
플래시 램프의 1/2 펄스 폭은 10 msec 정도이다. 그로 인해, 플래시 램프 어닐법을 이용한 경우, 웨이퍼 표면이 고온으로 유지되는 시간이 매우 짧아지므로, 웨이퍼 표면에 주입된 불순물 이온은 거의 확산되지 않는다. 따라서, 웨이퍼 표면에 주입된 불순물 이온의 분포를 거의 전혀 변화시키지 않고 불순물 이온을 활성화시키는 것이 가능해진다.
그러나, 종래의 플래시 램프 어닐법에는 이하와 같은 문제가 있다.
충분한 어닐 효과를 충분히 얻기 위해서는, 20 J/㎠ 이상이라는 큰 파워 강도가 필요해진다. 또한, 웨이퍼 표면에는 급격한 온도 상승이 발생한다. 이들의 결과, 웨이퍼의 표면측과 이면측 사이에 온도차가 발생되어, 웨이퍼의 내부에서는 열응력이 증가한다. 이러한 열응력의 증대에 의해, 웨이퍼 내에 슬립 및 크랙 등의 손상(열손상)이 발생한다. 이러한 웨이퍼로의 열손상은, 생산 수율의 저하를 초래한다.
상기 웨이퍼로의 열손상은, 플래시 램프 점등 전에 웨이퍼를 예비 가열하는 온도, 혹은 플래시 램프의 조사 에너지 밀도를 낮춤으로써 회피할 수 있다. 그러나, 그 경우에는 불순물 이온의 충분한 활성화는 기대할 수 없다.
상술한 바와 같이, 종래의 플래시 램프 어닐법에서는 웨이퍼 내에 슬립 및 크랙(파손) 등의 손상을 초래하는 일 없이, 웨이퍼 표면에 주입된 불순물 이온을 충분히 활성화하는 것은 곤란하다. 그로 인해, 현실적으로는 웨이퍼 내에 손상을 주는 일 없이, 얕은 불순물 확산 영역을 형성하는 것은 곤란한 것이다.
본 발명은 상기 사정을 고려하여 이루어진 것으로, 그 목적으로 하는 바는 기판을 빛에 의해 가열하여 기판 중의 불순물 이온을 활성화할 때에, 기판 중에 발생되는 손상을 쉽게 방지할 수 있는 반도체 장치 및 그 제조 방법을 제공하는 데 있다.
본원에 있어서 개시되는 발명 중, 대표적인 것의 개요를 간단하게 설명하면 하기와 같다.
즉, 상기 목적을 달성하기 위해 본 발명에 관한 반도체 장치는, 단결정 반도체 영역을 포함하는 기판과 상기 기판 상에 설치된 라인 패턴을 포함하는 패턴이며, 상기 라인 패턴의 길이 방향이 상기 단결정 반도체 영역의 결정 방위와 다른 패턴을 구비하여 이루어지는 것을 특징으로 한다.
또한, 본 발명에 관한 반도체 장치의 제조 방법은, 단결정 반도체 영역을 포함하는 기판의 상방에, 광원을 배치하는 공정과 상기 광원으로부터 방사된 빛에 의해 상기 기판을 가열하는 공정이며, 상기 빛에 의해 상기 기판 상에 형성되는 광강도 분포가 상기 단결정 반도체 영역의 결정 방위와는 다른 방향에 있어서 강도가 최대치가 되는 분포가 형성되도록 상기 기판을 가열하는 공정을 갖는 것을 특징으로 한다.
또한, 본 발명에 관한 다른 반도체 장치의 제조 방법은, 단결정 반도체 영역을 포함하는 기판의 상방에, 광원을 배치하는 공정과 상기 광원으로부터 방사된 빛에 의해 상기 기판을 가열하는 공정을 포함하는 반도체 장치의 제조 방법이며, 상기 광원의 1/2 펄스 폭을 1 msec 이하로 설정하는 것을 특징으로 한다.
이하, 도면을 참조하면서 본 발명의 실시 형태를 설명한다.
(제1 실시 형태)
도1의 (a) 내지 도1의 (c)는 본 발명의 제1 실시 형태에 관한 반도체 장치의 제조 공정을 도시한 단면도이다.
우선, 도1의 (a)에 도시한 바와 같이, 단결정의 Si 웨이퍼(Si 기판)(1) 상에 이온 주입용 마스크(2)가 배치되고, 도시하지 않은 주지의 이온 주입 장치에 의해 불순물 이온(3)이 마스크(2) 상으로부터 Si 웨이퍼(1) 내에 주입된다.
여기서는, Si 웨이퍼(1)는 통상의 벌크 Si 웨이퍼라도, 혹은 SOI 웨이퍼라도 상관없다. 또한, 실리콘 게르마늄 등의 실리콘 이외의 반도체 재료를 주성분으로 하는 웨이퍼(기판)를 사용해도 상관없다. 또한, 마스크(2)는 통상의 마스크라도 혹은 스텐실 마스크라도 상관없다. 불순물 이온(3)은, 예를 들어 p형 불순물로서는 붕소(B) 이온이, n형 불순물로서는 인(P) 이온 혹은 비소(As) 이온이 이용된다.
다음에, 도1의 (b)에 도시한 바와 같이 Si 웨이퍼(1)가 핫 플레이트(4) 상에 적재되고, Si 웨이퍼(1)가 이면측으로부터 가열된 상태(예비 가열된 상태)에서 플래시 램프 광원(5)으로부터 방사된 빛(6)에 의해(플래시 램프 어닐에 의해), Si 웨이퍼(1)가 표면측으로부터 가열된다.
상기 가열 프로세스에 의해 불순물 이온(3)이 활성화되고, 도1의 (c)에 도시한 바와 같이 Si 웨이퍼(1)의 표면에 20 ㎚ 이하의 얕은 불순물 확산 영역(7)이 형성된다.
핫 플레이트(4)에 의한 Si 웨이퍼(1)의 가열 온도(기판 예비 가열 온도)는, 예를 들어 400 ℃로 설정된다. 가열 온도는 400 ℃에 한정되지 않고, 300 내지 600 ℃ 범위라면 상관없다. 상기 온도 범위라면, 원하는 바와 같은 농도 프로파일을 갖는 불순물 확산 영역(7)을 쉽게 형성할 수 있다. 기판 예비 가열 온도는, 일반적으로는 플래시 램프 광원(5)에 의한 Si 웨이퍼(1)의 가열 온도보다도 낮게 설정된다.
여기서는, Si 웨이퍼(1)를 이면으로부터 가열하기 위해(예비 가열하기 위해) 핫 플레이트(4)(저항 가열 수단)를 사용하였지만, 적외선 램프 중 하나인 할로겐 램프 등의 가열 수단(광가열 수단)을 사용해도 상관없다.
플래시 램프 광원(5)은, Xe 가스 등의 희박 가스가 봉입된 플래시 램프를 복수 포함한다. 플래시 램프 광원(5)으로부터 방사된 빛(6)의 에너지는, 예를 들어 35 J/㎠이다. 빛(6)의 에너지는 35 J/㎠에 한정되지 않고, 60 J/㎠ 이하라면 상관없다.
도2는 상기 가열 프로세스시에 있어서의 플래시 램프 광원(5)을 구성하는 복수의 플래시 램프(8)와 Si 웨이퍼(1)의 결정 방위(9)의 관계를 도시한 평면도이다. Si 웨이퍼(1)의 결정면은 예를 들어 (100)이고, 결정 방위(9)는 Si 웨이퍼(1)의 벽개면의 면 방위이며 예를 들어 <011>이다.
도2로부터 알 수 있는 바와 같이, 본 실시 형태에서는 플래시 램프 광원(5)과 Si 웨이퍼(1)의 위치 관계는, 복수의 플래시 램프(8)의 배열 방향(램프 배열 방향)(10)과 결정 방위(9)가 다르게 설정된다. 본 실시 형태에서는, 또한 복수의 플래시 램프(8)의 길이 방향도 결정 방위(9)와는 다른 방향으로 설정되지만 이는 반드시 필요한 것은 아니다.
한편, 종래의 플래시 램프 어닐법(비교예)에서는, 도3에 도시한 바와 같이 플래시 램프 광원(5)과 Si 웨이퍼(1)의 위치 관계는, 램프 배열 방향(10)[플래시 램프(8)의 길이 방향]과 결정 방위(9)가 평행해지도록 설정된다.
도4는, 핫 플레이트(4)에 의한 Si 웨이퍼(1)의 가열 온도(기판 예비 가열 온도) 및 플래시 램프 광원(5)에 의한 Si 웨이퍼(1) 상의 조사 에너지 밀도에 관한 본 실시 형태의 프로세스 윈도우를 도시하고 있다. 도5는 기판 예비 가열 온도 및 조사 에너지 밀도에 관한 비교예의 프로세스 윈도우를 도시하고 있다.
기판 예비 가열 온도가 높아질수록 불순물의 활성화에 필요한 조사 에너지 밀도는 낮게 억제되지만, 동시에 Si 웨이퍼(1) 내에 열손상(슬립 및 크랙)이 발생되는 조사 에너지 밀도도 낮아진다.
여기서, Si 웨이퍼(1)에 열손상이 발생되는 조사 에너지 밀도에 대해, 본 실시 형태와 비교예를 비교하면 도4 및 도5로부터 어떠한 기판 예비 가열 온도에 있어서도 본 실시 형태 쪽이 보다 높은 것을 알 수 있다. 즉, 본 실시 형태 쪽이 비교예보다도 프로세스 윈도우가 넓은 것이 명백해졌다.
일반적으로, 램프 가열의 경우 램프 바로 아래에서는 광강도가 강하고, 램프 사이에서는 광강도가 약해지는 경향이 있다. 그로 인해, 램프 바로 아래와 램프 사이에서는 온도차가 발생한다. 이러한 온도차에 의해, Si 웨이퍼(1) 내에 열응력이 발생된다.
비교예의 경우, 상기 열응력은 기판 강도가 약한 결정 방위에 따라서 발생된다고 생각할 수 있다. 이것이, 비교예에서는 Si 웨이퍼(1) 내에 열손상이 발생되기 쉬워지는 이유라고 생각할 수 있다.
한편, 본 실시 형태의 Si 웨이퍼(1)와 플래시 램프 광원(5)의 위치 관계의 경우, 빛(6)에 의해 Si 웨이퍼(1) 상에 형성되는 광강도 분포가 Si 웨이퍼(1)의 결정 방위와 다른 방향에 있어서 강도가 최대가 되는 광강도 분포가 형성된다.
그 결과, 열응력이 발생되는 방향은 Si 웨이퍼(1)의 결정 방위와는 어긋난다. 이에 의해, 본 실시 형태에서는 기판 강도를 확보할 수 있어, 슬립이나 크랙 등의 열손상에 대한 Si 웨이퍼의 내성이 향상되었다고 생각할 수 있다.
이상 서술한 바와 같이, 본 실시 형태에 따르면 플래시 램프 어닐을 행할 때에, Si 웨이퍼(1)와 플래시 램프 광원(5)을 소정의 위치 관계로 설정함으로써, Si 웨이퍼(1) 내에 발생되는 열손상을 쉽게 방지할 수 있다. 즉, Si 웨이퍼(1) 내에 열손상을 초래하는 일 없이, 얕은 불순물 확산 영역(7)을 쉽게 형성할 수 있다.
(제2 실시 형태)
도6의 (a) 내지 도6의 (c)는 본 발명의 제2 실시 형태에 관한 반도체 장치의 제조 공정을 도시한 단면도이다. 또한, 앞서 나온 도면과 대응하는 부분에는 앞서 나온 도면과 동일 부호를 붙이고, 상세한 설명은 생략한다(제3 실시 형태 이후도 동일함).
우선, 도6의 (a)에 도시한 바와 같이 Si 웨이퍼(1) 상에 패턴이 되는 피가공막(11)이 형성된다. 피가공막(11)은, 예를 들어 실리콘 산화막 등의 절연막, 다결정 실리콘막 등의 반도체막, 알루미늄막 등의 금속막, 혹은 포토 레지스트 등의 레지스트이다.
다음에, 도6의 (b)에 도시한 바와 같이 피가공막(11)이 주지의 포토리소그래피 및 에칭에 의해 가공되고, 복수의 라인 패턴을 포함하는 패턴(11p)이 형성된다.
이 때, 패턴(11p)은 복수의 라인 패턴의 배열 방향(라인 패턴 배열 방향)과 결정 방위(9)가 다르게 형성된다. 패턴(11p)은, 예를 들어 게이트 절연막 등의 절연체 패턴, 다결정 실리콘 게이트 전극 등의 반도체 패턴, 알루미늄 배선 등의 금속 패턴 혹은 레지스트 패턴이다.
다음에 도6의 (c)에 도시한 바와 같이, 제1 실시 형태와 마찬가지로 플래시 램프 광원(5) 및 핫 플레이트(4)에 의해 Si 웨이퍼(1)가 가열된다.
도7은 상기 가열 프로세스시에 있어서의 램프 배열 방향(10)과 결정 방위(9)와 라인 패턴 배열 방향(12)의 관계를 도시한 평면도이다. 도7로부터 알 수 있는 바와 같이, 본 실시 형태에서는 램프 배열 방향(10)은 결정 방위(9) 및 라인 패턴 배열 방향(12)과 다르게 설정된다.
Si 웨이퍼(1)의 광흡수 계수와 패턴(11p)의 광흡수 계수는 다르기 때문에, Si 웨이퍼(1)와 패턴(11p) 사이에는 온도차가 발생한다. 그 결과, 패턴(11p)에는 열응력이 가해진다.
그러나, 본 실시 형태와 같이 램프 배열 방향(10)이 라인 패턴 배열 방향(12) 및 결정 방위(9)와 다른 경우에는, 온도차가 발생하기 어려운 것이 명백해졌다.
따라서, 본 실시 형태에 따르면 패턴(11p)을 포함하는 Si 웨이퍼(1)의 가열 프로세스 중에, Si 웨이퍼(1) 내에 슬립이나 크랙 등의 열손상이 발생되는 것을 방지할 수 있다.
또한, 램프 배열 방향(10)과 라인 패턴 배열 방향(12)은 동일해도 상관없지만, 다른 쪽이 보다 높은 열손상의 경감 효과를 기대할 수 있다.
(제3 실시 형태)
도8의 (a) 내지 도8의 (e)는, 본 발명의 제3 실시 형태에 관한 MOS 트랜지스터의 제조 공정을 도시한 단면도이다.
우선, 도8의 (a)는 주지의 방법에 의해, Si 웨이퍼(1) 상에 게이트 절연막(21) 및 게이트 전극(22)이 형성된다.
다음에, 도8의 (b)에 도시한 바와 같이 게이트 전극(22)을 마스크로 하여, 불순물 이온(3)이 Si 웨이퍼(1)의 표면에 주입된다.
다음에, 도8의 (c)에 도시한 바와 같이 제1 실시 형태의 도1의 (b)의 공정과 마찬가지로, Si 웨이퍼(1)가 가열된다(제1 가열 처리). 그 결과, 불순물 이온(3)이 활성화되고, 연장 영역(제1 불순물 확산 영역)(24)이 Si 웨이퍼(1)의 표면에 자기 정합적으로 형성된다.
이 때, 제1 실시 형태와 마찬가지로 램프 배열 방향(10)과 결정 방위(9)가 다른 방향으로 설정되기 때문에, Si 웨이퍼(1) 내에 슬립 및 크랙 등의 열손상은 발생되지 않고, 또한 프로세스 윈도우도 넓어진다.
다음에, 도8의 (d)에 도시한 바와 같이, 주지의 방법에 의해 게이트 측벽 절연막(스페이서)(25)이 형성되고, 그 후 게이트 측벽 절연막(25) 및 게이트 전극(22)을 마스크로 하여, 도시하지 않은 불순물 이온이 Si 웨이퍼(1)의 표면에 주입된다.
다음에, 도8의 (e)에 도시한 바와 같이 제1 실시 형태의 도1의 (b)의 공정과 마찬가지로, Si 웨이퍼(1)가 가열된다(제2 가열 처리). 그 결과, 상기 불순물 이온이 활성화되고, 소스/드레인 영역(제2 불순물 확산 영역)(26)이 Si 웨이퍼(1)의 표면에 형성된다.
이 때, 제1 실시 형태와 마찬가지로 램프 배열 방향(10)과 결정 방위(9)가 다른 방향으로 설정되기 때문에, Si 웨이퍼(1) 내에 슬립 및 크랙 등의 손상은 발생되지 않고, 또한 프로세스 윈도우도 넓어진다.
또한, 제1 가열 처리시에는 Si 웨이퍼(1) 또는 플래시 램프 광원(5)이 회전되어, 제2 가열 처리시의 램프 배열 방향(10)이 제1 가열 처리시의 플래시 램프(8)의 배열 방향과는 다른 방향으로 설정된다. 이에 의해, 제2 가열 처리시의 플래시 램프의 조사에 의해 Si 웨이퍼(1) 내에 발생되는 열응력의 방향과, 제1 가열 처리시의 플래시 램프의 조사에 의해 Si 웨이퍼(1) 내에 발생되는 열응력의 방향은 서로 다르다.
그 결과, Si 웨이퍼(1) 내에 누적되는 열응력에 의한 부하는 효과적으로 경감된다. 이에 의해, 2회의 가열 처리를 행하는 경우라도, Si 웨이퍼(1)의 슬립 및 크랙 등의 열손상에 대한 내성을 쉽게 향상시킬 수 있다.
3회 이상의 가열 처리를 행하는 경우라도, 각 가열 처리에 있어서의 램프 배열 방향(10)을 서로 다르게 설정함으로써 상기 효과를 얻을 수 있다.
또한, 반드시 모든 가열 처리에 있어서 램프 배열 방향(10)이 서로 다를 필요는 없다. 예를 들어, 3회 이상의 가열 처리를 행하는 경우, 최초의 가열 처리와 최후의 가열 처리를 동일하게 하는 것도 가능하다. 이는, 최초의 가열 처리와 최후의 가열 처리가 시간적으로 떨어져 있어, 이들 가열 처리의 누적의 영향이 작기 때문이다.
본 실시 형태의 복수회 가열 처리 방법은, MOS 트랜지스터의 불순물 확산 영역[연장 영역(24), 소스/드레인 영역(26)] 이외의 불순물 확산 영역의 형성 프로세스(어닐 프로세스)에 대해서도 유효하다. 또한, 불순물 이온의 어닐 프로세스 이외의 열프로세스에 대해서도 유효하다.
또한, 복수의 MOS 트랜지스터 형성하는 경우, 복수의 게이트 전극(22)의 배열 방향은 결정 방위(9) 및 램프 배열 방향(10)과 다른 방향으로 설정되는 것이 바람직하다(참조 : 제2 실시 형태).
(제4 실시 형태)
도9의 (a) 및 도9의 (b)는, 본 발명의 제4 실시 형태에 관한 반도체 장치의 제조 공정을 도시한 단면도이다.
우선, 도9의 (a)에 도시한 바와 같이 Si 웨이퍼(1) 상에 이온 주입용 마스크(2)가 배치되고, 도시하지 않은 이온 주입 장치에 의해 불순물 이온(3)이 마스크(2) 상으로부터 Si 웨이퍼(1) 내에 주입된다.
다음에, 도9의 (b)에 도시한 바와 같이 Si 웨이퍼(1)가 핫 플레이트(4) 상에 적재되고, Si 웨이퍼(1)가 이면측으로부터 가열된 상태에서 플래시 램프 광원(5)으로부터 방사된 빛(6)에 의해, Si 웨이퍼(1)가 표면측으로부터 가열된다. 상기 가열 프로세스에 의해 불순물 이온(3)은 활성화되어, 불순물 확산 영역이 형성된다.
여기서, Si 웨이퍼(1)와 플래시 램프 광원(5) 사이의 거리(조사 거리)(L)는 23 내지 46 ㎜의 범위의 값으로 설정된다. 플래시 램프 광원(5)을 구성하는 복수의 플래시 램프로부터 발생되는 빛의 에너지는, 실질적으로 동일한 레벨이다.
23 ㎜ ≤ L ≤ 46 ㎜로 설정한 이유는, 이하와 같다.
도10은 Si 웨이퍼(1)의 면 내에 있어서의 빛(6)의 강도의 균일성과 조사 거리(L)의 관계를 나타낸 그래프이다. 도11은, 리플 폭/평균 광강도와 조사 거리(L)의 관계를 나타낸 그래프이다. 리플 폭은, 플래시 램프 바로 아래의 Si 웨이퍼(1) 표면의 광강도(D1)와, 인접하는 2개의 플래시 램프 사이의 바로 아래의 Si 웨이퍼(1) 표면의 광강도(D2)와의 차(D1 - D2)이다. 평균 광강도는 Si 웨이퍼(1) 표면 상의 빛(6)의 평균 강도이다. 도10 및 도11은, Si 웨이퍼(1)의 사이즈가 8인치인 경우의 결과이지만, 다른 사이즈라도 동일한 결과를 얻을 수 있었다.
도10으로부터, 광강도 면 내 균일성(σ)의 값은 조사 거리(L)가 23 ㎜보다도 짧아지면 증가하고, 또한 조사 거리(L)가 46 ㎜보다 길어도 증가하는 것이 명백해졌다. 또한, 도10으로부터 23 ㎜ ≤ L ≤ 46 ㎜의 범위에서, 광강도 면 내 균일성(σ)의 값은 1 ％ 이하가 되는 것도 알 수 있다. σ ＝ 1 ％ 이하라고 하는 값은, 명세서상 충분한 값이다.
한편, 도11로부터 리플 폭/평균 광강도는 조사 거리(L) ＝ 30 ㎜ 전후 및 69 ㎜ 전후에 있어서, 충분히 낮은 값이 된다. 그러나, 조사 거리(L) ＝ 69 ㎜ 전후에서는 광강도 면 내 균일성(σ)의 값은 도1O에 도시한 바와 같이 커져 버린다.
따라서, 조사 거리(L)를 23 ㎜ 이상 46 ㎜ 이하의 범위로 설정함으로써, 광강도 면 내 균일성(σ) 및 리플 폭/평균 광강도의 조사 거리의 의존성을 동시에 작게 할 수 있다. 이에 의해, 광강도 면 내 균일성(σ) 및 리플 폭/평균 광강도에 기인한 열응력의 영향이 충분히 작아져, 슬립이나 크랙 등의 열손상에 대한 Si 웨이퍼의 내성은 향상된다.
또한, 본 실시 형태의 불순물 확산 영역(7)을 소스/드레인 영역에 사용한 MOSFET로 구성된 로직 회로의 평균 수율을 조사한 바, 조사 거리(L)를 23 ㎜ 이상 46 ㎜ 이하의 범위로 설정함으로써 97 ％를 달성할 수 있었다.
또한, 상기 방법 이외에 광강도 면 내 균일성(σ) 및 리플 폭/평균 광강도의 조사 거리의 의존성을 동시에 작게 하는 방법으로서, Si 웨이퍼(1)와 플래시 램프 광원(5) 사이에서 광확산판 혹은 광강도 필터를 설치하는 방법도 있다. 그러나, 이들 방법에는 이하와 같은 문제가 있다.
플래시 램프 광원(5)으로부터 방사된 빛(6)의 에너지는, 광확산판 혹은 광강도 필터에 의해 Si 웨이퍼(1)에 도달할 때까지 감쇠된다. 그로 인해, 광확산판 혹은 광강도 필터에 의해 발생되는 에너지의 감쇠량에 대응한 만큼만, 본 실시 형태보다도 큰 전력(높은 전압)을 플래시 램프 광원(5)에 공급할 필요가 생긴다. 이는, 플래시 램프 광원(5)을 구성하는 복수의 플래시 램프의 내압을 열화시켜, 플래시 램프 광원(5)의 수명을 단축시켜 버리게 된다.
이에 대해, 본 실시 형태에 따르면 빛(6)의 에너지 감쇠는 거의 발생하지 않으므로, Si 웨이퍼(1)를 효율적으로 가열할 수 있다. 이에 의해, 플래시 램프 광원(5)에 큰 전력(높은 전압)을 인가할 필요가 없어, 플래시 램프 광원(5)의 수명 단축화를 방지하는 것이 가능해진다.
또한, 본 실시 형태의 방법과 제2 실시 형태의 방법을 조합해도 상관없고, 혹은 본 실시 형태의 방법과 제3 실시 형태의 방법을 조합해도 상관없다.
제1 내지 제4 실시 형태에서는, 가열 처리용 광원으로서 플래시 램프를 사용한 예를 설명하였지만, 할로겐 램프 등의 다른 램프를 사용하는 것도 가능하며, 또한 레이저 등의 램프 이외의 광원을 사용하는 것도 가능하다.
예를 들어, 라인형의 빔을 출사하는 레이저를 사용하는 경우에는, 제1 내지 제4 실시 형태의 램프 배열 방향을 레이저 빔의 길이 방향으로 바꿔 읽음으로써, 제1 내지 제4 실시 형태와 마찬가지로 실시할 수 있어 제1 내지 제4 실시 형태와 동일한 효과를 얻을 수 있다.
(제5 실시 형태)
본 실시 형태의 반도체 장치의 제조 방법이 종래의 제조 방법과 다른 점은, 플래시 램프 광원(5)의 1/2 펄스 폭이 소정치(1 msec) 이하로 설정되는 데 있다.
우선, 앞의 도1의 (a)에 도시한 바와 같이 Si 웨이퍼(1) 상에 이온 주입용 마스크(2)가 배치되고, 도시하지 않은 이온 주입 장치에 의해 불순물 이온(3)이 마스크(2) 상으로부터 Si 웨이퍼(1) 내에 주입된다.
다음에, 앞의 도1의 (b)에 도시한 바와 같이 Si 웨이퍼(1)가 핫 플레이트(4) 상에 장착되고, Si 웨이퍼(1)가 이면측으로부터 가열된 상태에서 플래시 램프 광원(5)으로부터 방사된 빛(6)에 의해 Si 웨이퍼(1)가 표면측으로부터 가열된다.
여기서는, 핫 플레이트(4)에 의한 Si 웨이퍼(1)의 가열 온도는 500 ℃로 한다. 핫 플레이트(4) 대신에 적외선 램프 중 하나인 할로겐 램프 등의 다른 가열 수단을 사용해도 상관없다. 또한, Si 웨이퍼의 가열 온도는 500 ℃ 이외라도 좋다.
또한, 플래시 램프 광원(5)으로부터 방사된 빛(6)의 에너지는, 예를 들어 20 내지 40 J/㎠이다. 플래시 램프 광원(5)의 1/2 펄스 폭은, 1 msec 이하로 설정된다.
또한, 본 실시 형태의 플래시 램프 광원(5)은 연구용으로 독자적으로 개발된 것으로, 종래의 플래시 램프 광원에서는 불가능한 1 msec 이하라고 하는 짧은 1/2 펄스 폭이 설정 가능한 것이다. 1/2 펄스 폭을 짧게 하기 위해서는, 플래시 램프 광원의 회로에 접속된 컨덴서 용량을 작게 하면 좋다. 예를 들어, 수 100 μF의 컨덴서를 플래시 램프에 대해 병렬로 접속하면, 1 msec 이하의 1/2 펄스 폭을 달성할 수 있다. 실제로는, 400 μF로 0.7 ms를 달성할 수 있다.
※2 : 발광 시간을 1 msec 이하로 할 수 있는 플래시 광원(5)의 구성을 간단히 기재해 두는 쪽이 좋은 것인가 생각합니다. 왜냐하면, 명세서는 당업자가 용이하게 발명을 실시할 수 있을 정도로 기재해야만 한다고 하는 특허 요건이 있어, 이 특허 요건을 충족시키지 않는 경우에는 특허되지 않기 때문입니다.
도12에 본 실시 형태의 플래시 램프 광원(5)으로부터 방사된 빛(6)의 발광 파형을 나타낸다. 본 실시 형태에서는, 도12에 나타낸 바와 같이 1/2 펄스 폭은 0.3 msec로 설정된다. 도12에는, 비교예로서 1/2 펄스 폭이 3.0 msec로 설정된 경우의 발광 파형도 나타내고 있다.
상기 가열 프로세스에 의해 불순물 이온(3)은 활성화되고, 앞의 도1의 (c)에 도시한 바와 같이 Si 웨이퍼(1)의 표면에 20 ㎚ 이하의 얕은 불순물 확산 영역(7)이 형성된다.
도13 및 도14는 각각 본 실시 형태(1/2 펄스 폭 ＝ 0.3 msec) 및 비교예(1/2 펄스 폭 ＝ 3 msec)에 있어서의 플래시 램프 조사 후의 각 시간에 있어서의 Si 웨이퍼(1)의 두께 방향의 온도 분포를 나타낸 그래프.
본 실시 형태의 경우, 플래시 램프 조사 후 Si 웨이퍼(1)의 표면 온도는 급상승하여, 약 0.3 msec 후에 최대 1100 ℃까지 도달한다. 이 때, Si 웨이퍼(1)의 이면 온도는 핫 플레이트(4)에 의한 기판 예비 가열 온도에 의해 지배된다. 그 결과, Si 웨이퍼(1)의 표면측과 이면측에서 600 ℃ 가까운 온도차가 생긴다.
한편, 비교예의 경우 플래시 램프 조사 후 약 3 msec 후에, Si 웨이퍼(1)의 표면 온도는 최대 1100 ℃에 도달한다. 비교예의 1/2 펄스 폭은, 본 실시 형태의 1/2 펄스 폭보다도 길다. 그로 인해 비교예의 웨이퍼 두께 방향의 온도 분포는 본 실시 형태의 온도 분포와 비교하면 완만해진다.
도15의 (a) 및 도15의 (b) 그리고 도16의 (a) 및 도16의 (b)는, 각각 본 실시 형태 및 비교예에 있어서의 플래시 램프 조사 후의 각 시간에 있어서의 Si 웨이퍼(1)의 두께 방향으로 발생하는 응력을 설명하기 위한 그래프이며, 도15의 (a)는 Si 웨이퍼 표면을 깊이 0 ㎜로 하는 상기 응력의 분포도, 도15의 (b)는 Si 웨이퍼 단면에 있어서의 상기 응력을 모식적으로 나타낸 도면이다. 본 실시 형태 및 비교예의 기판 예비 가열 온도는 모두 500 ℃이다.
또한, 도15의 (a) 및 도16의 (a)의 각각에 있어서, 인장 응력을 나타내는 파형과 응력 ＝ 0의 직선으로 규정되는 면적은, 조사 시간 후의 시간에 관계없이 압축 응력을 나타내는 파형과 상기 직선으로 규정되는 면적과 동등하다.
본 실시 형태 및 비교예 중 어느 하나에 있어서도, 플래시 램프 조사 후 Si 웨이퍼(1) 내에는 응력이 성장한다. 상기 응력은 Si 웨이퍼(1)의 표면 부분에서는 압축 응력으로서 성장해 가고, Si 웨이퍼(1)의 내부로부터 이면 부분에 걸쳐서는 인장 응력으로서 성장해 간다.
그리고, 본 실시 형태의 경우 플래시 램프 조사 후, 약 0.3 내지 0.5 msec에 발생되는 응력이 최대가 되고, 최대 인장 응력치는 약 40 ㎫가 된다. 한편, 비교예의 경우, 플래시 램프 조사 후 약 3 내지 5 msec로 발생되는 응력이 최대가 된다.
또한, 압축 응력으로부터 인장 응력으로 변하는 깊이는, 비교예 쪽이 본 실시 형태보다도 깊다. 환언하면, 비교예 쪽이 본 실시 형태와 비교하여 보다 Si 웨이퍼(1)의 이면측에 가까운 영역에서, 압축 응력과 인장 응력의 밸런스가 유지된다. 따라서, 본 실시예 쪽이 비교예보다도 Si 웨이퍼의 표면 온도와 이면 온도의 차가 큼에도 불구하고, 비교예 쪽이 본 실시 형태보다도 인장 응력의 절대치는 커진다. 비교예의 경우, 인장 응력은 최대 약 120 ㎫에 미치는 값으로까지 성장하게 된다.
도17은 다른 비교예(제2 비교예)의 발광 파형을 나타낸 그래프이다. 제2 비교예는, 도12에 도시된 비교예(제1 비교예)보다도 발광 펄스의 상승 시간은 짧지만 1/2 펄스 폭은 3 ms로 동일하다.
제2 비교예의 응력 분포 및 최대 응력량을 조사한 바, 제1 비교예와 동일한 결과를 얻을 수 있었다. 이 결과로부터, 인장 응력이 발생되는 깊이를 보다 웨이퍼 표면측으로 이동시키기 위해서는, 1/2 펄스 폭을 단축시키는 것이 필요하다는 것이 명백해졌다.
도18은 Si 웨이퍼의 취성 파괴 곡선을 나타낸 그래프이다. 도18로부터, Si 웨이퍼의 인장 응력에 대한 강도는 Si 웨이퍼의 가열 온도가 높아질수록 저하되는 것을 알 수 있다.
또한, 도15의 (a) 및 도15의 (b)(본 실시 형태) 그리고 도16의 (a) 및 도16의 (b)(비교예)의 기판 예비 가열 온도인 500 ℃ 에 있어서, Si 웨이퍼가 파괴(슬립 또는 크랙)되지 않는 최대의 인장 응력치는 약 100 ㎫인 것을 알 수 있다. 본 실시 형태의 인장 응력은 10 내지 30 ㎫, 비교예의 인장 응력치는 100 내지 120이므로, 본 실시 형태 쪽이 비교예보다도 Si 웨이퍼의 파괴는 발생되기 어려워진다. 즉, 본 실시 형태 쪽이 비교예보다도 프로세스 윈도우는 넓다.
도19 및 도20에, 각각 기판 예비 가열 온도 및 조사 에너지 밀도에 관한 본 실시 형태 및 비교예의 프로세스 윈도우를 나타낸다.
기판 예비 가열 온도가 높아질수록 불순물의 활성화에 필요한 조사 에너지 밀도는 낮게 억제되지만, 동시에 Si 웨이퍼(1)에 슬립 혹은 크랙이 발생되는 조사 에너지 밀도도 낮아진다.
여기서, Si 웨이퍼(1) 내에 슬립 혹은 크랙이 발생되는 조사 에너지 밀도에 대해, 본 실시 형태와 비교예를 비교하면 도19 및 도20으로부터 어떠한 기판 예비 가열 온도에 있어서도, 본 실시 형태 쪽이 보다 높은 것을 알 수 있다. 따라서, 기판 예비 가열 온도가 낮고 1/2 펄스 폭이 짧아질수록 프로세스 윈도우는 보다 넓어진다고 생각할 수 있다.
이상 서술한 바와 같이, 본 실시 형태에 따르면 플래시 램프 광원(5)의 1/2 펄스 폭을 짧게 설정함으로써, 인장 응력치를 작게 할 수 있다. 이에 의해, Si 웨이퍼(1)의 열응력 내성이 향상되기 때문에, Si 웨이퍼(1) 내에 슬립 혹은 크랙 등의 열손상을 발생시키는 일 없이, Si 웨이퍼(1) 내에 주입한 불순물 이온을 활성화시키는 것이 가능해진다. 즉, 본 실시 형태에 따르면, 프로세스 윈도우가 넓은 불순물 확산 영역의 프로세스를 실현하는 것이 가능해진다.
도21은 불순물 확산 영역(7)을 소스/드레인 영역에 사용한 MOSFET의 게이트 누설 전류와 1/2 펄스 폭과의 관계를 나타낸 그래프이다. 도면에서는, 간단히 하기 위해 횡축을 1/2 펄스 폭이 아닌 펄스 폭이라 표기하고 있다(다른 도면도 동일함). 도21로부터, 1/2 펄스 폭이 1 msec 이하가 되면 게이트 누설 전류는 급저하되고(명세서 이하), 1/2 펄스 폭이 0.5 msec 이하가 되면 게이트 누설 전류는 거의 일정한 낮은 값으로 안정화되는 것을 알 수 있다. 동일한 결과는, 본 실시 형태의 불순물 확산 영역(7)을 사용한 MOS 캐패시터에 있어서도 얻을 수 있었다.
도22는 불순물 확산 영역(7)으로 구성된 pn 접합의 접합 누설 전류와 1/2 펄스 폭과의 관계를 나타낸 그래프이다. 도22로부터, 1/2 펄스 폭이 1 msec 이하가 되면 접합 누설 전류는 급저하되고(명세서 이하), 1/2 펄스 폭이 0.5 msec 이하가 되면 접합 누설 전류는 거의 일정한 낮은 값으로 안정화되는 것을 알 수 있다.
도23은 상기 MOSFET로 구성된 로직 회로의 수율과 1/2 펄스 폭의 관계를 나타낸 그래프이다. 도23으로부터, 1/2 펄스 폭이 1 msec 이하가 되면 수율은 급상승하고, 1/2 펄스 폭이 0.5 msec 이하가 되면 수율은 거의 일정한 높은 값으로 안정화되는 것을 알 수 있다.
이상의 결과로부터 1/2 펄스 폭은 1 msec 이하, 보다 바람직하게는 0.5 msec 이하로 설정함으로써, 소자 특성의 개선 및 수율을 도모할 수 있는 것을 알 수 있다. 이는 1/2 펄스 폭을 1 msec 이하로 설정함으로써, 상술한 메커니즘에 의해 열손상의 원인이 되는 인장 응력치가 충분히 작아지기 때문이라고 생각할 수 있다.
또한, 본 발명은 상기 실시 형태에 한정되는 것은 아니다. 예를 들어, 상기 실시 형태를 적절하게 조합한 실시 형태도 가능하다. 예를 들어, 제5 실시 형태를 제1 내지 제4 실시 형태에 적용한 실시 형태도 가능하다.
또한, 상기 실시 형태에는 다양한 단계의 발명이 포함되어 있어, 개시되는 복수의 구성 요건에 있어서의 적당한 조합에 의해 다양한 발명이 추출될 수 있다. 예를 들어, 실시 형태에 나타낸 전구성 요건으로부터 몇 개의 구성 요건이 삭제되어도, 발명이 해결하고자 하는 과제의 란에서 서술한 과제를 해결할 수 있는 경우에는, 이 구성 요건이 삭제된 구성이 발명으로서 추출될 수 있다.
그 밖에, 본 발명의 요지를 일탈하지 않는 범위에서 다양하게 변형하여 실시할 수 있다.
이상 상세하게 서술한 바와 같이 본 발명에 따르면, 기판을 빛에 의해 가열하고 기판 내의 불순물 이온을 활성화할 때에, 기판 내에 발생되는 손상을 쉽게 방지할 수 있는 반도체 장치 및 그 제조 방법을 실현할 수 있게 된다.
도1의 (a) 내지 도1의 (c)는 본 발명의 제1 실시 형태에 관한 반도체 장치의 제조 공정을 도시한 단면도.
도2는 제1 실시 형태의 가열 프로세스시에 있어서의 복수의 플래시 램프와 Si 웨이퍼의 결정 방위의 관계를 도시한 평면도.
도3은 종래의 가열 프로세스시에 있어서의 복수의 플래시 램프와 Si 웨이퍼의 결정 방위의 관계를 도시한 평면도.
도4는 기판 예비 가열 온도 및 조사 에너지 밀도에 관한 제1 실시 형태의 프로세스 윈도우를 나타낸 그래프.
도5는 기판 예비 가열 온도 및 조사 에너지 밀도에 관한 비교예의 프로세스 윈도우를 나타낸 그래프.
도6의 (a) 내지 도6의 (c)는 본 발명의 제2 실시 형태에 관한 반도체 장치의 제조 공정을 도시한 단면도.
도7은 제2 실시 형태의 가열 프로세스시에 있어서의 램프 배열 방향과 결정 방위와 라인 패턴 배열 방향의 관계를 도시한 평면도.
도8의 (a) 내지 도8의 (e)는 본 발명의 제3 실시 형태에 관한 MOS 트랜지스터의 제조 공정을 도시한 단면도.
도9의 (a) 및 도9의 (b)는 본 발명의 제4 실시 형태에 관한 반도체 장치의 제조 공정을 도시한 단면도.
도10은 제4 실시 형태에 있어서의 Si 웨이퍼의 면 내에 있어서의 광강도의 균일성과 조사 거리(L)의 관계를 나타낸 그래프.
도11은 제4 실시 형태에 있어서의 리플 폭/평균 광강도와 조사 거리의 관계를 나타낸 그래프.
도12는 본 실시 형태 및 비교예의 플래시 램프의 발광 파형을 나타낸 그래프.
도13은 본 실시 형태에 있어서의 플래시 램프 조사 후의 각 시간에 있어서의 Si 웨이퍼의 두께 방향의 온도 분포를 나타낸 그래프.
도14는 비교예에 있어서의 플래시 램프 조사 후의 각 시간에 있어서의 Si 웨이퍼의 두께 방향의 온도 분포를 나타낸 그래프.
도15의 (a) 및 도15의 (b)는 본 실시 형태에 있어서의 플래시 램프 조사 후의 각 시간에 있어서의 Si 웨이퍼의 두께 방향으로 발생하는 응력을 설명하기 위한 그래프.
도16의 (a) 및 도16의 (b)는 비교에 있어서의 플래시 램프 조사 후의 각 시간에 있어서의 Si 웨이퍼의 두께 방향으로 발생하는 응력을 설명하기 위한 그래프.
도17은 다른 비교예(제2 비교예)의 발광 파형을 나타낸 그래프.
도18은 Si 웨이퍼의 취성 파괴 곡선을 나타낸 그래프.
도19는 기판 예비 가열 온도 및 조사 에너지 밀도에 관한 제5 실시 형태의 프로세스 윈도우를 나타낸 그래프.
도20은 기판 예비 가열 온도 및 조사 에너지 밀도에 관한 비교예의 프로세스 윈도우를 나타낸 그래프.
도21은 제7 실시 형태의 불순물 확산 영역으로 구성된 MOS 캐패시터의 게이트 누설 전류와 펄스 폭과의 관계를 나타낸 그래프.
도22는 제7 실시 형태의 불순물 확산 영역으로 구성된 pn 접합의 접합 누설 전류와 펄스 폭과의 관계를 나타낸 그래프.
도23은 제7 실시 형태의 불순물 확산 영역으로 구성된 디바이스의 수율과 펄스 폭과의 관계를 나타낸 그래프.
<도면의 주요 부분에 대한 부호의 설명>
1 : Si 웨이퍼(Si 기판)
2 : 마스크
3 : 불순물 이온
4 : 핫 플레이트
5 : 플래시 램프 광원
6 : 빛
7 : 불순물 확산 영역
8 : 플래시 램프
9 : 결정 방위
10 : 램프 배열 방향
11 : 피가공막
11p : 패턴
12 : 라인 패턴 배열 방향
21 : 게이트 절연막
22 : 게이트 전극
24 : 연장 영역
25 : 게이트 측벽 절연막
26 : 소스/드레인 영역

Claims (19)

  1. 단결정 반도체 영역을 포함하는 기판과,
    상기 기판 상에 설치된 라인 패턴을 포함하는 패턴이며, 상기 라인 패턴의 길이 방향이 상기 단결정 반도체 영역의 결정 방위와 다른 패턴을 구비하여 이루어지는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 기판은 상기 단결정 반도체 영역의 표면에 설치된 깊이 20 ㎚ 이하의 불순물 확산 영역을 더 포함하는 것을 특징으로 하는 반도체 장치.
  3. 단결정 반도체 영역을 포함하는 기판의 상방에, 광원을 배치하는 공정과
    상기 광원으로부터 방사된 빛에 의해 상기 기판을 가열하는 공정이며, 상기 빛에 의해 상기 기판 상에 형성되는 광강도 분포가 상기 단결정 반도체 영역의 결정 방위와는 다른 방향에 있어서 강도가 최대치가 되는 분포가 형성되도록 상기 기판을 가열하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제3항에 있어서, 상기 광원은 복수의 램프를 포함하고, 또한 상기 복수 램프의 배열 방향이 상기 단결정 반도체 영역의 결정 방위와 다른 방향이 되도록 상기 광원을 상기 기판의 상방에 배치하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제4항에 있어서, 상기 광원은 복수의 램프를 포함하고, 또한 상기 복수 램프의 길이 방향이 상기 단결정 반도체 영역의 결정 방위와 다른 방향이 되도록 상기 광원을 상기 기판의 상방에 배치하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제3항 내지 제5항 중 어느 한 항에 있어서, 상기 광원은 플래시 램프 또는 할로겐 램프를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제3항에 있어서, 상기 광원은 라인형의 빔을 출사하는 레이저를 포함하고, 상기 빔의 길이 방향이 상기 단결정 반도체 영역의 결정 방위와 다른 방향이 되도록 상기 광원을 상기 기판의 상방에 배치하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제3항 내지 제5항 중 어느 한 항에 있어서, 상기 광원으로부터 방사된 빛에 의해 상기 기판을 가열하는 공정을 복수회 행하고, 또한 이들 복수의 공정마다 상기 복수 램프의 배열 방향을 바꾸는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제3항 내지 제5항 중 어느 한 항에 있어서, 상기 기판과 상기 광원 사이의 거리를 23 ㎜ 이상 46 ㎜ 이하의 범위로 설정하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제3항 내지 제5항 중 어느 한 항에 있어서, 상기 기판을 예비 가열하는 공정을 더 포함하고, 또한 상기 기판이 예비 가열된 상태에서 상기 광원으로부터 방사된 빛에 의해 상기 기판을 가열하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제3항 내지 제5항 중 어느 한 항에 있어서, 상기 단결정 반도체 영역의 상기 결정 방위는 상기 반도체 영역의 벽개면의 면 방위인 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제3항 내지 제5항 중 어느 한 항에 있어서, 상기 광원의 1/2 펄스 폭을 1 msec 이하로 설정하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 단결정 반도체 영역을 포함하는 기판의 상방에, 광원을 배치하는 공정과
    상기 광원으로부터 방사된 빛에 의해 상기 기판을 가열하는 공정을 포함하는 반도체 장치의 제조 방법이며,
    상기 광원의 1/2 펄스 폭을 1 msec 이하로 설정하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제13항에 있어서, 상기 광원은 플래시 램프 또는 레이저를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제13항 또는 제14항에 있어서, 상기 광원의 1/2 펄스 폭을 0.5 msec 이하로 설정하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제3항 내지 제5항, 제13항 또는 제14항 중 어느 한 항에 있어서, 상기 기판은 상기 단결정 반도체 영역의 표면에 형성된 불순물 확산 영역을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제16항에 있어서, 상기 불순물 확산 영역의 깊이는 20 ㎚ 이하인 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제3항 내지 제5항, 제13항 또는 제14항 중 어느 한 항에 있어서, 상기 기판은 상기 단결정 반도체 영역 상에 형성된 패턴을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 재18항에 있어서, 상기 패턴은 라인 패턴을 포함하고, 또한 상기 라인 패턴의 길이 방향은 상기 단결정 반도체 영역의 결정 방위와 다른 것을 특징으로 하는 반도체 장치의 제조 방법.
KR1020040066623A 2003-08-26 2004-08-24 반도체 장치 및 그 제조 방법 KR100616379B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2003208809A JP2005072045A (ja) 2003-08-26 2003-08-26 半導体装置およびその製造方法
JPJP-P-2003-00208809 2003-08-26

Publications (2)

Publication Number Publication Date
KR20050022353A true KR20050022353A (ko) 2005-03-07
KR100616379B1 KR100616379B1 (ko) 2006-08-28

Family

ID=34263954

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040066623A KR100616379B1 (ko) 2003-08-26 2004-08-24 반도체 장치 및 그 제조 방법

Country Status (6)

Country Link
US (1) US7045458B2 (ko)
JP (1) JP2005072045A (ko)
KR (1) KR100616379B1 (ko)
CN (1) CN100373533C (ko)
DE (1) DE102004041346B4 (ko)
TW (1) TWI251880B (ko)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7255899B2 (en) * 2001-11-12 2007-08-14 Dainippon Screen Mfg. Co., Ltd. Heat treatment apparatus and heat treatment method of substrate
US20060258128A1 (en) * 2005-03-09 2006-11-16 Peter Nunan Methods and apparatus for enabling multiple process steps on a single substrate
JP2009188209A (ja) * 2008-02-06 2009-08-20 Panasonic Corp 不純物活性化熱処理方法及び熱処理装置
JP2011040544A (ja) * 2009-08-10 2011-02-24 Toshiba Corp 熱処理装置及び半導体装置の製造方法
CN102024681B (zh) * 2009-09-11 2012-03-07 中芯国际集成电路制造(上海)有限公司 用于制造半导体器件的方法
JP2011187916A (ja) 2010-02-12 2011-09-22 Fuji Electric Co Ltd 逆阻止型絶縁ゲートバイポーラトランジスタの製造方法
KR101829676B1 (ko) * 2011-12-29 2018-02-20 삼성전자주식회사 웨이퍼 열 처리 방법
KR101809141B1 (ko) * 2014-05-29 2018-01-19 에이피시스템 주식회사 히터 블록 및 기판 열처리 장치
JP6164672B1 (ja) * 2016-07-19 2017-07-19 国立研究開発法人産業技術総合研究所 半導体装置およびその製造方法
JP6839939B2 (ja) * 2016-07-26 2021-03-10 株式会社Ｓｃｒｅｅｎホールディングス 熱処理方法
JP6839940B2 (ja) 2016-07-26 2021-03-10 株式会社Ｓｃｒｅｅｎホールディングス 熱処理方法
JP6841666B2 (ja) * 2017-01-13 2021-03-10 株式会社Ｓｃｒｅｅｎホールディングス 結晶構造制御方法および熱処理方法
JP6838992B2 (ja) * 2017-02-21 2021-03-03 株式会社Ｓｃｒｅｅｎホールディングス 熱処理装置および熱処理方法
JP2020136307A (ja) * 2019-02-13 2020-08-31 株式会社Ｓｃｒｅｅｎホールディングス 熱処理方法および熱処理装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4151008A (en) * 1974-11-15 1979-04-24 Spire Corporation Method involving pulsed light processing of semiconductor devices
JPS5750427A (en) * 1980-09-12 1982-03-24 Ushio Inc Annealing device and annealing method
JPH02205034A (ja) * 1989-02-03 1990-08-14 Hitachi Ltd シリコン半導体素子およびその製造方法
JP3025408B2 (ja) * 1994-06-20 2000-03-27 シャープ株式会社 半導体素子の製造方法
JPH08288280A (ja) * 1995-04-20 1996-11-01 Mitsubishi Materials Corp トランジスタ構造
JPH1187729A (ja) 1997-09-12 1999-03-30 Sanyo Electric Co Ltd 半導体装置の製造方法
US6528397B1 (en) * 1997-12-17 2003-03-04 Matsushita Electric Industrial Co., Ltd. Semiconductor thin film, method of producing the same, apparatus for producing the same, semiconductor device and method of producing the same
TWI313059B (ko) * 2000-12-08 2009-08-01 Sony Corporatio
JP2002198322A (ja) * 2000-12-27 2002-07-12 Ushio Inc 熱処理方法及びその装置
JP2003197631A (ja) * 2001-12-25 2003-07-11 Seiko Epson Corp 薄膜半導体装置及びその製造方法、電気光学装置、並びに電子機器
US20030124821A1 (en) * 2001-12-28 2003-07-03 Robertson Lance Stanford Versatile system for forming shallow semiconductor device features
US6987240B2 (en) * 2002-04-18 2006-01-17 Applied Materials, Inc. Thermal flux processing by scanning

Also Published As

Publication number Publication date
US7045458B2 (en) 2006-05-16
US20050062107A1 (en) 2005-03-24
DE102004041346A1 (de) 2005-04-07
DE102004041346B4 (de) 2014-05-22
TWI251880B (en) 2006-03-21
KR100616379B1 (ko) 2006-08-28
CN1591776A (zh) 2005-03-09
CN100373533C (zh) 2008-03-05
JP2005072045A (ja) 2005-03-17
TW200518230A (en) 2005-06-01

Similar Documents

Publication Publication Date Title
KR100616379B1 (ko) 반도체 장치 및 그 제조 방법
US7645665B2 (en) Semiconductor device having shallow b-doped region and its manufacture
KR100535847B1 (ko) 반도체 장치의 제조 방법 및 어닐링 장치
JP4015068B2 (ja) 半導体装置の製造方法
US20030193066A1 (en) Semiconductor device and method of manufacturing the same
US20050202656A1 (en) Method of fabrication of semiconductor device
JP2005142344A (ja) 半導体装置の製造方法および半導体製造装置
US20080014763A1 (en) Method of heating semiconductor wafer to improve wafer flatness
US8283702B2 (en) Process for manufacturing a large-scale integration MOS device and corresponding MOS device
US20090197428A1 (en) Impurity-activating thermal process method and thermal process apparatus
US6905983B2 (en) Apparatus and method for manufacturing semiconductor devices, and semiconductor device
JP2006005373A (ja) 半導体装置の製造方法
JP2003059854A (ja) 光加熱装置、光加熱方法及び半導体装置の製造方法
JP4869130B2 (ja) 半導体装置の製造方法
JP5132695B2 (ja) 半導体装置の製造方法
KR20070000330A (ko) 반도체장치의 제조방법
JP2006261695A (ja) 半導体装置の製造方法
JPH0766152A (ja) 半導体装置の製造方法
KR20040029129A (ko) 반도체 장치의 제조 방법 및 제조 장치
KR20010061412A (ko) 플래쉬 메모리 소자의 제조방법
KR100976667B1 (ko) 반도체 소자의 제조방법
JP4372041B2 (ja) 半導体装置の製造方法およびアニール装置
JP2008124211A (ja) 半導体装置の製造方法
KR100520216B1 (ko) 반도체소자제조방법
KR20050042630A (ko) 엘디디 구조를 갖는 엔모스 박막트랜지스터

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120802

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20130801

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140722

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20150716

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20160719

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20170719

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20180718

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20190718

Year of fee payment: 14