JPH02205034A - シリコン半導体素子およびその製造方法 - Google Patents
シリコン半導体素子およびその製造方法Info
- Publication number
- JPH02205034A JPH02205034A JP2389189A JP2389189A JPH02205034A JP H02205034 A JPH02205034 A JP H02205034A JP 2389189 A JP2389189 A JP 2389189A JP 2389189 A JP2389189 A JP 2389189A JP H02205034 A JPH02205034 A JP H02205034A
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- silicon semiconductor
- buried
- layer
- shift
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 title claims description 11
- 239000004065 semiconductor Substances 0.000 title claims description 11
- 229910052710 silicon Inorganic materials 0.000 title claims description 11
- 239000010703 silicon Substances 0.000 title claims description 11
- 238000004519 manufacturing process Methods 0.000 title claims description 7
- 239000013078 crystal Substances 0.000 claims abstract description 18
- 239000000758 substrate Substances 0.000 claims abstract description 18
- 238000009792 diffusion process Methods 0.000 claims abstract description 13
- 238000000034 method Methods 0.000 claims description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 8
- 229910052787 antimony Inorganic materials 0.000 abstract description 5
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 abstract description 5
- 229910052681 coesite Inorganic materials 0.000 abstract description 4
- 229910052906 cristobalite Inorganic materials 0.000 abstract description 4
- 239000000377 silicon dioxide Substances 0.000 abstract description 4
- 235000012239 silicon dioxide Nutrition 0.000 abstract description 4
- 229910052682 stishovite Inorganic materials 0.000 abstract description 4
- 229910052905 tridymite Inorganic materials 0.000 abstract description 4
- 238000002955 isolation Methods 0.000 abstract description 3
- 238000000206 photolithography Methods 0.000 abstract description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 229910052736 halogen Inorganic materials 0.000 description 1
- 150000002367 halogens Chemical class 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000003954 pattern orientation Effects 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はシリコン半導体素子に係り、特にエピタキシャ
ル成長層のパターンシフトの防止に好適な構造及び製造
方法に関する。
ル成長層のパターンシフトの防止に好適な構造及び製造
方法に関する。
シリコンエピタキシャル成長におけるパターンシフトあ
るいはパターントランスファとよばれる現象の防止法は
、前田和夫著「最新ＬＳＩプロセス技術Ｊ （１９８
４年）工業調査会ｐ、２０５〜２０６において論じられ
ている。これによれば、パターシフトの低減には、Ｓｉ
基板の面方位やエピタキシャル成長条件の選定が有効で
あることが示されている。例えば、Ｓｉ基板として（１
１１）面を用いる場合は、オフアングルを２″以上とす
ると、プロセス条件としては、高温・低圧・低成長速度
・ハロゲンの少ないＳｉソースガスが望ましいことが記
載されている。
るいはパターントランスファとよばれる現象の防止法は
、前田和夫著「最新ＬＳＩプロセス技術Ｊ （１９８
４年）工業調査会ｐ、２０５〜２０６において論じられ
ている。これによれば、パターシフトの低減には、Ｓｉ
基板の面方位やエピタキシャル成長条件の選定が有効で
あることが示されている。例えば、Ｓｉ基板として（１
１１）面を用いる場合は、オフアングルを２″以上とす
ると、プロセス条件としては、高温・低圧・低成長速度
・ハロゲンの少ないＳｉソースガスが望ましいことが記
載されている。
上記従来技術は、エピタキシャル成長時のパターンシフ
トを防止する゛ためＳｉ単結晶基板の結晶方位やエピタ
キシ、ヤル成長条件を選定した場合、回路特性や他の製
造工程との整合性については配慮されていない。
トを防止する゛ためＳｉ単結晶基板の結晶方位やエピタ
キシ、ヤル成長条件を選定した場合、回路特性や他の製
造工程との整合性については配慮されていない。
本発明の目的は、使用するＳｉ単結晶の品位やプロセス
条件を変更せず、パターンシフトを防止しホトリソグラ
フィ用のマスク合わせを高精度にする構造及び製造方法
を提供することにある。
条件を変更せず、パターンシフトを防止しホトリソグラ
フィ用のマスク合わせを高精度にする構造及び製造方法
を提供することにある。
上記目的は、Ｓｉ単結晶基板表面に形成する埋込み選択
拡散のパターンを考慮することにより達成される。特に
（１１１）面を用いた場合は、パターンを＜ｔｉｏ＞±
１４°の方向に合わせることで、パターンシフトが防止
できる。
拡散のパターンを考慮することにより達成される。特に
（１１１）面を用いた場合は、パターンを＜ｔｉｏ＞±
１４°の方向に合わせることで、パターンシフトが防止
できる。
少なくとも、ホトマスク合わせ用のパターンを＜１１０
＞±１４°の方向に整合させることにより、エピタキシ
ャル成長層の表面におけるマスク合せの精度を向上させ
ることができ、埋込み層とアイソレーション拡散層のパ
ターンずれを防止できる。
＞±１４°の方向に整合させることにより、エピタキシ
ャル成長層の表面におけるマスク合せの精度を向上させ
ることができ、埋込み層とアイソレーション拡散層のパ
ターンずれを防止できる。
本発明者は、バイポーラＬＳＩに用いられる（１１１）
面Ｓｉ単結晶基板において、エピタキシャル層のパター
ンシフト量のパターン方位依存性を詳しく調べた。その
結果、パターンシフト量は＜１１０＞方向近傍が最も少
なく、＜１１２＞方向が大きいことが判った。
面Ｓｉ単結晶基板において、エピタキシャル層のパター
ンシフト量のパターン方位依存性を詳しく調べた。その
結果、パターンシフト量は＜１１０＞方向近傍が最も少
なく、＜１１２＞方向が大きいことが判った。
このため、Ｓｉ単結晶基板の埋込み拡散層のパターンを
＜１１０＞方向近傍に合わせておくことにより、パター
ンシフトのないエピタキシャル成長層が得られる。
＜１１０＞方向近傍に合わせておくことにより、パター
ンシフトのないエピタキシャル成長層が得られる。
実施例
第２図はエピタキシャル成長のＳｉ単結晶基板表面のＴ
ＥＧパターンを示す。Ｓｉ単結晶基板よ立の品位は、製
法ＣＺ、導電型ｐ型、抵抗率１０〜２０Ω・印９面方位
（１１，１）、オフアングル（１１０＞方向に２〜４°
、オリエンテーションフラット（ＯＦ）（１１０）面、
直径５“φ。
ＥＧパターンを示す。Ｓｉ単結晶基板よ立の品位は、製
法ＣＺ、導電型ｐ型、抵抗率１０〜２０Ω・印９面方位
（１１，１）、オフアングル（１１０＞方向に２〜４°
、オリエンテーションフラット（ＯＦ）（１１０）面、
直径５“φ。
厚み４８０μｍである。埋込み層１１ａ〜１］、ｔはＳ
ｉＯ２膜をマスクとしてアンチモンな選択拡散させたも
のである。埋込み層１１ａ〜ｌｌｊのパターンは［１１
０コ方向から１０°毎に、ｌｌｋに合わせ放射状に配置
した。パターンの大きさは６μｍ口である。
ｉＯ２膜をマスクとしてアンチモンな選択拡散させたも
のである。埋込み層１１ａ〜ｌｌｊのパターンは［１１
０コ方向から１０°毎に、ｌｌｋに合わせ放射状に配置
した。パターンの大きさは６μｍ口である。
これらのパターンの中心部に基準点となる十文字のパタ
ーン１２を形成した。アンチモンの拡散は拡散ソースと
して５ｂｓＯｚを用いた１１７５℃、３０分のプレデポ
ジションとアンチモンガラスを除去した後の１０００℃
、５０分のドライブインの二段階拡散である。拡散層の
シート抵抗７６Ω／口、拡散深さ１．２μｍ２表面の５
ｉＯｚ膜の厚み４００±４０ｎｍである。その後、基準
点パターン１２部分の上のＳｉＯ２膜を残してＳｉ基板
表面のＳｉＯ２膜をエツチング除去してからエピタキシ
ャル成長させた。この時、基準点パターン１２上の５ｉ
Ｏｔ膜上には多結晶シリコンが堆積し、その他の部分に
は単結晶シリコン膜が成長する。ホトエツチングにより
多結晶シリコン膜を除去し基準点パターン１２を露出さ
せて、各埋込み層パターンｌｌａ〜ｌｉｔのシフト量を
測定した。
ーン１２を形成した。アンチモンの拡散は拡散ソースと
して５ｂｓＯｚを用いた１１７５℃、３０分のプレデポ
ジションとアンチモンガラスを除去した後の１０００℃
、５０分のドライブインの二段階拡散である。拡散層の
シート抵抗７６Ω／口、拡散深さ１．２μｍ２表面の５
ｉＯｚ膜の厚み４００±４０ｎｍである。その後、基準
点パターン１２部分の上のＳｉＯ２膜を残してＳｉ基板
表面のＳｉＯ２膜をエツチング除去してからエピタキシ
ャル成長させた。この時、基準点パターン１２上の５ｉ
Ｏｔ膜上には多結晶シリコンが堆積し、その他の部分に
は単結晶シリコン膜が成長する。ホトエツチングにより
多結晶シリコン膜を除去し基準点パターン１２を露出さ
せて、各埋込み層パターンｌｌａ〜ｌｉｔのシフト量を
測定した。
第３図はエピタキシャル成長の工程の断面模式図を示す
。第３図（ａ）は第２図に示したＳｉ単結晶基板１０の
断面図である。ｌｌａ、ｌｌｋ。
。第３図（ａ）は第２図に示したＳｉ単結晶基板１０の
断面図である。ｌｌａ、ｌｌｋ。
１１ｊ、ｌｉｔ及び１２はアンチモンの埋込み拡散層で
ある。１３は基準点パターン１２上のＳｉＯ２膜である
。
ある。１３は基準点パターン１２上のＳｉＯ２膜である
。
第３図（ｂ）は上記Ｓｉ単結晶基板１０の表面上にエピ
タキシャル層１４を形成した状態を示す。
タキシャル層１４を形成した状態を示す。
エピタキシャル成長の条件は、原料ガスＳｉＨ＋。
反応温度１０１０〜１２００’Ｃ，反応圧力１気圧。
ドーパントなし、堆積膜厚２μｍである。この時、５ｉ
Ｏｚ膜１３上には多結晶Ｓ１膜１５が堆積する。
Ｏｚ膜１３上には多結晶Ｓ１膜１５が堆積する。
第３図（ｃ）は、エピタキシャル膜１４の表面を酸化し
てＳｉ○２膜１６膜形６し、アイソレーション拡散用の
ホトマスク１７の位置合せの状態を示す。ホトマスク１
７はエピタキシャル層１４の＜１１０＞方向の埋込みパ
ターンｌｌａ、ｌｌｋで合わせることにより、高精度で
位置合せできる（ホトレジストの記載は省略して、ホト
マスク１７との配置も模式的に示しである。また、一般
の製造プロセスでは基準点パターン１２やその表面の５
ｉＯｚ膜１３は不要であり、省略した。）。
てＳｉ○２膜１６膜形６し、アイソレーション拡散用の
ホトマスク１７の位置合せの状態を示す。ホトマスク１
７はエピタキシャル層１４の＜１１０＞方向の埋込みパ
ターンｌｌａ、ｌｌｋで合わせることにより、高精度で
位置合せできる（ホトレジストの記載は省略して、ホト
マスク１７との配置も模式的に示しである。また、一般
の製造プロセスでは基準点パターン１２やその表面の５
ｉＯｚ膜１３は不要であり、省略した。）。
第１図は、パターンシフトの結晶方位依存性を示す。パ
ターンシフトは、エピタキシャル成長後、多結晶Ｓｉ膜
１４をエツチング除去して基準点パターン１２を露出さ
せ、個々のパターンの位置を走査型電子顕微鏡で観察し
た。パターンシフトは、エピタキシャル層表面パターン
のずれを測定し、エピタキシャル層の厚みで規格化して
示す。その結果、実験温度範囲におけるパターンシフト
量は、（１１２）方向が最も大きく、（１１０）方向近
傍が小さいことが判った。また＜１１０＞方向近傍はパ
ターンのだれも小さい。パターンシフトを小さくできる
範囲は（１１０＞から＜３１４＞方向までの約１４°の
範囲である。
ターンシフトは、エピタキシャル成長後、多結晶Ｓｉ膜
１４をエツチング除去して基準点パターン１２を露出さ
せ、個々のパターンの位置を走査型電子顕微鏡で観察し
た。パターンシフトは、エピタキシャル層表面パターン
のずれを測定し、エピタキシャル層の厚みで規格化して
示す。その結果、実験温度範囲におけるパターンシフト
量は、（１１２）方向が最も大きく、（１１０）方向近
傍が小さいことが判った。また＜１１０＞方向近傍はパ
ターンのだれも小さい。パターンシフトを小さくできる
範囲は（１１０＞から＜３１４＞方向までの約１４°の
範囲である。
本発明によれば、エピタキシャル成長によるパターンシ
フトを極めて小さくでき、ホトマスクの合わせ精度を向
上させることができる。これによりＳｉ半導体集積回路
の微細化が可能となり、高集積化が計れる。
フトを極めて小さくでき、ホトマスクの合わせ精度を向
上させることができる。これによりＳｉ半導体集積回路
の微細化が可能となり、高集積化が計れる。
第１図は本発明を説明するための特性図、第２図は本発
明に用いたＳｉ単結晶基板の表面のパターン配置の平面
図、第３図は本発明の工程を示す断面模式図である。 １０・・・Ｓｉ単結晶基板、１１・・・埋込み拡散層、
１４・・・エピタキシャル成長層、１７・・・ホトマス
ク。
明に用いたＳｉ単結晶基板の表面のパターン配置の平面
図、第３図は本発明の工程を示す断面模式図である。 １０・・・Ｓｉ単結晶基板、１１・・・埋込み拡散層、
１４・・・エピタキシャル成長層、１７・・・ホトマス
ク。
Claims (1)
- 【特許請求の範囲】 １、（１１１）面又はそれに近い結晶面を主表面とする
シリコン半導体基板上にエピタキシャル成長層を有する
シリコン半導体素子において、シリコン半導体基板の主
表面に形成する選択埋込み拡散層のパターンを＜１１０
＞方向から１４°以内の方向を基軸とする結晶方位に合
わせたことを特徴とするシリコン半導体素子。 ２、（１１１）面又はそれに近い結晶面を主表面とする
シリコン半導体基板上にエピタキシャル成長層を有する
シリコン半導体素子において、シリコン半導体基板の主
表面のマスク合わせ用パターンを＜１１０＞方向から１
４０以内の方向を基軸とする結晶方位に合わせたことを
特徴とするシリコン半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2389189A JPH02205034A (ja) | 1989-02-03 | 1989-02-03 | シリコン半導体素子およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2389189A JPH02205034A (ja) | 1989-02-03 | 1989-02-03 | シリコン半導体素子およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02205034A true JPH02205034A (ja) | 1990-08-14 |
Family
ID=12123075
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2389189A Pending JPH02205034A (ja) | 1989-02-03 | 1989-02-03 | シリコン半導体素子およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02205034A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100373533C (zh) * | 2003-08-26 | 2008-03-05 | 株式会社东芝 | 半导体器件及其制造方法 |
| JP2021082641A (ja) * | 2019-11-15 | 2021-05-27 | 信越半導体株式会社 | エピタキシャルウェーハの製造方法及びエピタキシャルウェーハ |
-
1989
- 1989-02-03 JP JP2389189A patent/JPH02205034A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100373533C (zh) * | 2003-08-26 | 2008-03-05 | 株式会社东芝 | 半导体器件及其制造方法 |
| JP2021082641A (ja) * | 2019-11-15 | 2021-05-27 | 信越半導体株式会社 | エピタキシャルウェーハの製造方法及びエピタキシャルウェーハ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR890003382B1 (ko) | 유전체 분리 콤프리멘타리 ic의 제조방법 | |
| JP2001139399A (ja) | シリコンエピタキシャルウェーハの製造方法及びシリコンエピタキシャルウェーハ | |
| US20070224784A1 (en) | Semiconductor material having an epitaxial layer formed thereon and methods of making same | |
| WO2015003609A1 (zh) | 一种具有隔离层的复合衬底及其制造方法 | |
| JPH02205034A (ja) | シリコン半導体素子およびその製造方法 | |
| JPS61194826A (ja) | 半導体製造方法 | |
| JP2788275B2 (ja) | 半導体装置の製造方法 | |
| JPH02119123A (ja) | 半導体装置の製造方法 | |
| KR0169830B1 (ko) | 반절연 갈륨비소 기판위에 이온주입에 의한 저항 제조방법 | |
| JPS63108717A (ja) | 半導体装置の製造方法 | |
| JPS6127630A (ja) | 半導体装置の製造方法 | |
| JPS61251123A (ja) | 半導体装置の製造方法 | |
| JP2707641B2 (ja) | 半導体装置 | |
| JPH01305519A (ja) | 半導体集積回路の製造方法 | |
| JPH04352318A (ja) | 半導体装置およびその製造方法 | |
| JPH04324922A (ja) | 半導体装置とその製造方法 | |
| JPS6194367A (ja) | 半導体装置及び半導体装置の製造方法 | |
| TW202403843A (zh) | 半導體結構的製造方法 | |
| JPS59124711A (ja) | 半導体装置の製造方法 | |
| CN117423613A (zh) | 外延晶圆及其制造方法、半导体器件的制造方法 | |
| JPS6030150A (ja) | 半導体装置の製造方法 | |
| JPS60128633A (ja) | 半導体装置ならびにその製造方法 | |
| JP2000306833A (ja) | 半導体装置の製造方法 | |
| JPS5947756A (ja) | 半導体抵抗素子の製造法 | |
| JPH05198505A (ja) | Ｔｆｔポリシリコン薄膜作成方法 |