TWI251880B - Semiconductor device and manufacturing method thereof - Google Patents

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TWI251880B
TWI251880B TW093125007A TW93125007A TWI251880B TW I251880 B TWI251880 B TW I251880B TW 093125007 A TW093125007 A TW 093125007A TW 93125007 A TW93125007 A TW 93125007A TW I251880 B TWI251880 B TW I251880B
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Takayuki Ito
Kyoichi Suguro
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Description

1251880 九、發明說明: 【發明所屬之技術領域】 本發明係關於半導體裝置及其製造方法,特別是關於實 現減輕藉由光加熱而產生於基板内之損傷的半導體裝置及 其製造方法。 【先前技術】 LSI性能之提高在於提高積體度、即藉由構成LSi之元件 之微細化而得以達成。隨著元件尺寸得以縮小化,寄生電 阻及短通道效果將增大。因此,低電阻且淺忡接合之形成 不斷增加其重要性。 淺雜質擴散區域之形成,藉由將以低加速能量之離子佈 植及於其後實施之退火進行最適t化處理,而成為可能。 另方面’為降低雜質擴散區域之電阻,必須於高溫下實 施用以活性化雜質離子之退火。 使用爛(B)離子、鱗(P)離子或坤(As)離子,作為離子得 以佈植之雜質離子。該等雜皙齙 ^ ^ / 寺雜貝離子,於矽(Sl)中之擴散係 數較大。因此’於使用自素燈之似(快速加溫退 火KRapidThermal Anneal)中,產生雜質離子之向内擴散 =向外擴散’從而形成淺雜質擴散區域之情形逐漸變得困 柯坩丨令低退火溫度進杆 制。然而’當降低退火溫度時,則雜質離子之活性化: 大幅下降。因而’即使採用降低退火溫度之辦 形成淺雜質擴散區域。 也難 95467.doc I25l880 方、如此:i又先4之使用有鹵素燈之RTA處理中,係難以形 成低電阻且較淺(20 nm以下)之雜質擴散區域。 於疋,近年來,作為瞬間提供雜質離子之活性化所必需 之此里的辦法,進行討論的是使用封入有氙(X勾等稀有氣 體之閃光燈的閃光燈退火法。 閃光燈之1/2脈衝寬度為1〇 m秒左右。為此,於使用閃 一、且U火法之丨月形中,由於晶圓表面保持於高溫之時間極 紐,故而佈植於晶圓表面之雜質離子幾乎不產生擴散。因 乂成乎70王不改變佈植於晶圓表面之雜質離子的分佈 之方式,使雜質離子活性化之處理成為可能。 然而,先前之閃光燈退火法中,存在以下之問題。 為取得充分之退火效果,2〇 J/cm2以上之較大功率強度 則成為必要。X,於晶圓表面會產生急劇之溫度上升。該 等之結果,晶圓表面側與裏面側之間將產生溫差,於晶圓 之内部熱應力將增加。藉由該種熱應力之增大,於晶圓内 會產生滑動、裂痕(破損)等之損傷(熱損傷)。該種對晶圓 之熱損傷,將導致生產良率降低。 上述對晶圓之熱損傷,可於閃光燈照明前,透過降低預 熱晶圓之溫度或閃光燈之照射能量密度,得以避免。然 而,於該㈣中,冑無法期待雜質離子之充分活性化。…、 [發明所欲解決之問題] 如上所述,於先前之閃光燈退火法中,難以以於晶圓内 不致造成滑動、裂痕(破損)等之損傷的方式使佈植於晶圓 表面之雜質離子充分活性化。為此,現狀中,難以以不使 95467.doc 1251880 晶圓内產生損傷之方式、形成淺雜質擴散區域。 本發明係考;f μ、+、& 1 #述’丨月況而完成者,其目的在於提供一 佶其* :衣置及其製造方法’其係於藉由光加熱基板,並 土,之雜質離子活性化時,彳易於防止於基板中所產 生之彳貝傷者。 【發明内容】 ^本中請案所揭示之發明中,將具有代表性者之概要簡 早祝明如下。 即’為達成上述目的,本發明之半導體裝置之特徵在於 具有基板,其含有單結晶半導體區域;及圖案,其含有設 置於上述基板上之線形圖案,且上述線形圖案之長度方向 與上述單結晶半導體區域之結晶方位不同。 又,本發明 < 半導體裝置之製造方法之特徵在於具有: 於含有單結晶半導體區域之基板之上方,配置光源之步 驟,及藉由自上述光源所放射之光加熱上述基板,且以藉 由上述光而形成於上述基板上之光強度分佈於與上述單結 曰曰半導體區域之結晶方位不同之方向上形成強度為最大值 之分佈之方式加熱上述基板之步驟。 一又,本發明之其他半導體裝置之製造方法之特徵在於包 各·衣包含單結晶半導體區域之基板之上方配置光源之步 驟及藉由自上述光源所放射之光加熱上述基板之步驟; 且將上述光源之1/2脈衝寬度設定為1 m秒以下。 【實施方式】 以下’一面參照圖式一面說明本發明之實施形態。 95467.doc 1251880 (第1實施形態) 圖1係顯示本發明之第1實施形態之半導體裝置之製造步 驟的剖面圖。 首先,如圖1(a)所示,於單結晶之Si晶圓(si基板)丨上配 置離子佈植用之遮罩2,藉由未圖示之眾所周知之離子佈 植衣置,自遮罩2上將雜質離子3佈植於si晶圓丨内。 於此,si晶圓1既可係通常之整體Si晶圓,或亦可係s〇i 曰曰圓。再者,亦可使用將矽鍺等之矽以外之半導體材料作 為主要成分之晶圓(基板)。又,遮罩2既可係通常之遮罩, 或亦可係圖規遮罩。雜質離子3,例如可使用硼(B)離子作 :、、、Pi雜貝’亦可使用磷(p)離子或石申(As)離子作為型雜 質。 其次,如圖1(b)所示,將Si晶圓丨載置於電熱板4上,於以 晶圓1自背面側已經得到加熱之狀態(被預熱之狀態),藉由 自閃光燈光源5所放射之光6(藉由閃光燈退火),§丨晶圓丄自 表面側得以加熱。 藉由上述加熱處理,雜質離子3被活性化,如圖1(c)所 不,於Si晶圓1之表面形成2〇 nm以下之淺雜質擴散區域 Ί 〇 由電熱板4所產生之Si晶圓丨之加熱溫度(基板預熱溫 度),例如没疋為400°C。加熱溫度並非限定於4〇〇它,於 300〜6〇〇°C範圍即可。如係上述溫度範圍,則可易於形成 具有所希望之濃度分佈之雜質擴散區域7。基板預熱溫 度,一般設定為低於由閃光燈光源5所引起之Si晶圓1之加 95467.doc 1251880 熱溫度。 於此,為將Su曰曰圓i自裏面加熱(以預熱為目的),雖使用 電熱板4(電阻加熱機構),但亦可使用紅外線燈之—的函素 燈导加熱機構(光加熱機構)。 閃 光燈 J/cm2 下。 光燈光源5,包含複數封入有Xe氣等之稀有氣體之閃 。自閃光燈光源5所放射之光6之能量,例如為^ 。光6之能量並非限定於35 J/cm2,亦可為⑼j/c“ 圖2係表示於上述加熱處理時構成閃光燈光源5之複數個 閃光燈8與Si晶8Π之結晶方位9之關係的平面圖。以晶圓工 之結晶面例如係(10 0)’結晶方位9係S i晶圓丨之劈開面之面 方位,例如係<011〉。 如自圖2所知悉般,於本實施形態中,閃光燈光源5與Si 晶圓1之位置關係、,以複數之閃光燈8之排列方向(燈排列 方向)1〇與結晶方向9互為不同之方式得以設定。本實施形 態中,進而將複數之閃光燈8之長度方向亦設定為與結晶 方位9相異之方向,但無需一定如此。 另一方面,於先前之閃光燈退火法(比較例)中,如圖3 所示,閃光燈光源5與81晶圓丨之位置關係,以燈排列方向 10(閃光燈8之長度方向)與結晶方位9成為平行之方式得以 設定。 囷4係表示與由電熱板4所引起之以晶圓1之加熱溫度(基 板預熱溫度)、及由閃光燈光源5所引起之Si晶圓i上之照射 能置密度相關之本實施形態之處理窗口。圖5係表示與基 95467.doc -10- 1251880 板預熱溫度及照射能量密度相關之比較例之處理窗口。 基板預熱溫度越是升高,雜質之活性化所必需之照射能 量密度越是抑止為較低,同時於Si晶圓1内產生熱損傷(滑 動、裂痕)之照射能量密度亦變低。 於此,關於於Si晶圓1產生熱損傷之照射能量密度,當 將本實施形態與比較例進行比較時,由圖4及圖5可知,於 任一之基板預熱溫度,本實施形態更高。即,較為清楚的 是本實施形態比之比較例,處理窗口較寬廣。 一般情況,於燈加熱之情形,存在於燈正下方光強度變 強,於燈之間光強度變弱之傾向。因此,於燈正下方與燈 之間,會產生溫差。藉由該種溫差,於Si晶圓丨中將產生 熱應力。 於比較例之情形中,本發明者認為上述熱應力沿著基板 強度之較弱的結晶方位產生。本發明者認為於比較例中此 係S i晶圓1内易於產生熱損傷之理由。 另方面,於本貫施形態之Si晶圓1與閃光燈光源5之位 置關係方面,藉由光6形成於Si晶圓丨上之光強度分佈於以 晶圓1之結晶方位不同之方向上形成強度為最大之光強度 分佈。 ”、、°果,產生熱應力之方向偏離於Si晶圓1之結晶方 向藉此本發明者認為,於本實施形態^,可確保基板強 度,並提高了 Sl晶圓對於滑動或裂痕等熱損傷之抵抗力。 如上所述,根據本實施形態,於實施閃光燈退火法時, 藉由將Sl晶圓1與閃光燈光源5設定為特定之位置關係,可 95467.doc 1251880 易於防▲產生於&晶圓i内之熱損傷。即,可易於以於w 圓1内不造成埶指傷,t ,. v ^ .....甸之方式,形成淺雜質擴散區域7。 (第2實施形態) 圖6係表不本發明之第2實施形態之半導體裝置之製造步 驟之d面圖。再者’對於與上述圖式對應之部分,付與盘 上述圖式同—符號,並省略詳細說明(第3實施形態以後^ I先’如圖6⑷所示’於Si晶圓匕成為圖案之被加工膜 Π得以形成。被加工膜u係例如矽氧化膜等之絕緣膜、多 結晶石夕膜等之半導體膜、銘膜等之金屬膜、或光阻等 /其次’ 士口圖6⑻所示,被加工膜⑽藉由眾所周知之微 影及㈣得以加卫,從而形成含有複數之線形圖案之 lip。 此時,圖案Up係以複數之線形圖案之排列方向(線形圖 案排列方向mm位9互為列之方式形成。圖案W 係例如閘極絕緣膜等之絕緣體圖案、多結晶矽閘極電極等 之半導體圖案、鋁配線等之金屬圖案或光阻圖案。 其次,如圖6⑷所示,與第❻施形態同樣,#由閃光燈 光源5及電熱板4,加熱Si晶圓1。 圖7係表示於上述加熱處理時,燈排列方向处曰 /、、、、口日日万 知,於本實施形態中,燈排列方向1〇係以結晶 形圖案排列方向1 2互為不同之方式得以設定。 向9與線形圖案排列方向12之間之關係的平面圖。由圖了可 方位9及線 95467.doc -12- 1251880 由於Si晶圓1之光吸收係數與圖案llp之光吸收係數不 同’故於Si晶圓1與圖案lip之間會產生溫差。其結果,於 圖案1 lp熱應力將增長。 然而,已明確知悉的是如本實施形態般,於燈排列方向 1 〇不同於線形圖案排列方向丨2及結晶方位9之情形時,係 難以產生溫差的。 隨之’根據本實施形態,於含有圖案Up2Si晶圓1之加 熱處理中,可防止於於Si晶圓丨中產生滑動、裂痕等熱損 傷。 再者,燈排列方向10與線形圖案排列方向12可互為相 Π 仁兩者不同之狀況可期待更南之熱損傷之減輕效果。 (弟3實施形態) 圖8係顯示本發明之第3實施形態之“(^^電晶體之製造步 驟之剖面圖。 首先,圖8(a)係藉由眾所周知之方法,於si晶圓丨上,形 成閘極絕緣膜21及閘極電極22。 其次,如圖8(b)所示,將閘極電極22作為遮罩,並將雜 質離子3佈植至Si晶圓1之表面。 其次,如圖8(c)所示,與第丨實施形態之圖1(b)之步驟同 樣地加熱Si晶圓1(第1加熱處理)。其結果,雜質離子3得以 活性化,延伸區域(第i雜質擴散區域)24自己整合性地形成 於Si晶圓1之表面。 此日守,由於與第1貫施形態同樣地將燈排列方向丨〇與結 晶方位9設定於不同之方向,故Si晶圓丨中不會產生滑動、 95467.doc 1251880 裂痕等之熱損傷,又, 其次,如圖8(d)所示 側壁絕緣膜(分隔物)25 及閘極電極22作為遮罩 圓1之表面。 處理窗口亦將擴大。 ’藉由眾所周知之方法,形成閘極 ’並於其後,將閘極側壁絕緣膜25 ’將未圖示之雜質離子佈植於si晶 ”人如圖8(e)所不,與第❻施形態之圖明之步驟同 樣地加熱以晶圓1(第2加熱處理)。其結果,上述雜質離子 得以活性化,於Si晶圓1之表面會形成源極/汲極區域(第2 雜質擴散區域)26。 此%,由於與第!實施形態同樣,將燈排列方向⑺與結 晶方Γ設定為不同之方向,故Si晶圓1中不會產生滑動及 裂痕等之熱損傷,X ’處理窗口亦將擴大。 進而,於第i加熱處理時,將S1晶圓β閃光燈光源5旋 轉’第2加熱處理時之燈排列方向於與第^敎處理 時之閃光燈8之排列方向相異之方向。藉此,藉由第2加孰 處理時之閃光燈之照射而產生於Si晶圓^之熱應力之方 曰曰 向,與藉由第1加熱處理時之閃光燈之照射而產生於& 圓1中之熱應力之方向互不相同。 其結果’積累於81晶圓W之熱應力之負荷可有效得以 減輕。藉此,即使於實施2次加熱處理之情形時,亦可容 易地提高對於S1晶圓1之滑動、裂痕等之熱損傷之抿抗 力。 即使於實施3次以上之加熱處理之情形時,亦可藉由以 使各加熱處理中之燈排列方向1G互不相同之方式而^定, 95467.doc 14 !251880 從而獲得上述效果。 =者’“於全部之加熱處理中燈排列方⑽—定互不 不目同。例如,於杏 田、 、貝也3二人以上之加熱處理之情形時,可使 取初之加熱處理盥最德 ,^ ^ 取後之加熱處理相同。其係由於最初之 口的::與最後之加熱處理於時間上分離,該等之加熱處 理的積累之影響較小之故。 曰本之複數次的加熱處理方法,即使對於^仍電 曰曰體之雜質擴散區域(延伸區域24,源極/汲極區域26)以外 之雜貝擴散區域之形成處理(退火處理)亦為有效。進而, 對於雜f離子之退火處m卜之熱處料為有效。 又,於形成複數之M0S電晶體之情形時,較好的是將複 數之閘極電極22之排列方向設定於不同於結晶方位9及燈 排列方向10之方向(參照:第2實施形態)。 (第4實施形態) 圖9係表示本發明之第4實施形態之半導體裝置之製造步 驟之剖面圖。 首先,如圖9(a)所示,於Si晶圓丨上配置離子佈植用遮罩 2,藉由未圖示之離子佈植裝置,將雜質離子3自遮罩二上 佈植至Si晶圓1内。 其次,如圖9(b)所示,將Si晶圓1載入電熱板4上,於以 曰曰圓1自裏面側已得到加熱之狀態,藉由自閃光燈光源5所 放射之光6,Si晶圓1自表面側得以加熱。藉由上述加熱處 理’將雜質離子3活性化,從而形成雜質擴散區域。 於此,Si晶圓1與閃光燈光源5間之距離(照射距離)L,設 95467.doc 15 1251880 定為23〜46 mm之範圍之值。自構成閃光燈光源5之複數個 閃光燈所產生之光能係實質性相同之位準。 設定為23 mm$ L $ 46 mm之理由如下。 圖10係表示於Si晶圓1之平面内之的光6之強度的均一性 σ與照射距離L之關係之圖。圖丨丨係表示波紋寬度/平均光 強度與知、射距離L之關係之圖。波紋寬度係閃光燈正下方 之Si晶圓1表面之光強度D1,與相鄰接之兩個閃光燈間的 正下方之^晶圓1表面之光強度D2之間的差(D1-D2)。平均 光強度係Si晶圓1表面上之光6之平均強度。圖1〇及圖丨丨係
Si晶圓1之尺寸為8英吋之情形時的結果,但即使是其他尺 寸亦可獲得同樣之結果。 自圖10較為明確的是,光強度平面内之均一性σ之值, 菖知射距離L短於2 3 mm時則會增加,又,即使照射距離乙 長於46 mm時亦會增加。進而,自圖1〇亦可知悉,於23 mm^L^46 mm之範圍,光強度平面内之均一性值將成 為1%以下。σ=1%以下之值,於規袼方面係充分之值。 另一方面,自圖11,波紋寬度/平均光強度,於照射距 離L=30 mm左右及69 mm左右,將變為十分低之值。然 而’於照射距離L=69 mm左右,光強度平面内之均一性σ 之值如圖10所示將會變大。 隨之’藉由將照射距離L設定於23 mm以上46 mm以下之 範圍’可同時減小光強度平面内之均一性σ及波紋寬度/平 均光強度之照射距離之依存性。藉此,起因於光強度平面 内之均一性σ及波紋寬度/平均光強度之熱應力之影響會充 95467.doc 16 1251880 刀受小,從而Si晶圓對於滑動、裂痕等熱損傷之抵抗力將 提面。 、 又,於進行調查藉由於源極/汲極區域使用有本實施形 態之雜質擴散區域7iM〇SF]ET所構成之邏輯電路之平均 良率後,可藉由將照射距離L設定於23 mm以上46 mm以下 之範圍,從而達到9 7 %。 再者,於上述方法以外,尚有於Si晶圓1與閃光燈光源5 之間’設置光擴散板或光強度過濾器之方法,作為同時減 小光強度平面内之均一性σ及波紋寬度/平均光強度之照射 距離之依存性的方法。然而,於該等方法中存在如下問 題。 自閃光燈光源5所放射之光6之能量,藉由光擴散板或光 強度過濾器,得以衰減直至到達Si晶圓丨為止。為此,僅 由對應於藉由光擴散板或光強度過濾器所產生之能量之衰 減量之部分,即產生供給較之本實施形態更大之電力(高 電壓)至閃光燈光源5之必要。其將惡化構成閃光燈光源5 之複數之閃光燈之耐壓,縮短閃光燈光源5之壽命。 與此對應,根據本實施形態,由於幾乎不產生光6之能 量之衰減,故可高效地加熱Si晶圓丨。藉此,無需施加較 大電力(高電壓)至閃光燈光源5,即可防止閃光燈光源5之 短命化。 再者,既可將本實施形態之方法與第2實施形態之方法 組合,或亦可將本實施形態之方法與第3實施形態之方法 組合。 95467.doc 1251880 於第1〜第4實施形態中,雖作為加熱處理用之光源,例 示了使用閃光燈之例,但亦可使用鹵素燈等其他之燈,進 而,亦可使用雷射等之燈以外之光源。 例如,於使用射出線狀之光束的雷射之情形時,藉由將 第1〜第4實施形態之燈排列方向與雷射光束之長度方向互 相更換,可與第丨〜第4實施形態同樣地實施,從而可獲得 與第1〜第4實施形態同樣之效果。 (第5實施形態) 本實施形態之半導體裝置之製造方法與先前之半導體裝 置之製造方法不同之處在於將閃光燈光源5之1/2脈衝寬度 設定為特定值(1 m秒)以下。 首先,如上述圖1(a)所示,於Si晶圓丨上配置離子佈植用 遮罩2,藉由未圖示之離子佈植裝置,將雜質離子3自遮罩 2上佈植至Si晶圓1内。 其次,如上述圖1(b)所示,將Si晶圓丨載入電熱板4上, 於Si晶圓1自裏面側已得到加熱之狀態,藉由自閃光燈光 源5所放射之光6,Si晶圓1自表面側得以加熱。 於此,由電熱板4所產生之Si晶圓1之加熱溫度定為 5〇〇°C。代之電熱板4,亦可使用作為紅外線燈之一的鹵素 燈等其他加熱機構。又,Si晶圓之加熱溫度亦可為5〇〇它 以外。 又,自閃光燈光源5所放射之光6之能量係例如2〇〜4〇 J/cm2。閃光燈光源5之1/2脈衝寬度則設定為i⑽秒以下。 再者,本實施形態之閃光燈光源5係獨自開發用於研究 95467.doc 1251880 者’可設定為先前之閃光燈光源5所不可能之i崎以下之 較短的1/2脈衝寬度。為縮短1/2脈衝寬度,將連接於閃光 燈光源之電路之電容器容量縮小即可。例如,如將數⑽ 之電容器對於閃光燈並列連接,則即可實現!瓜秒以下 之1/2脈衝寬度。於實際中,以4〇〇 #即可實現〇·7 。 ※之.本發明者認為最好簡單地揭示有發光時間可為1 m fy以下,閃光燈光源5之構成。究其原因,係由於說明書 具有必須記錄該業者可容易地實施發明之中請的專利必要 條件,無法滿足該巾請專利必要條件時則無法獲得申請專 利之批准。 於圖12,表示自本實施形態之閃光燈光源5所放射之光6 之發光波形。於本實施形態中,如圖12所示,1/2脈衝寬 度設定為0.3 m秒。於圖12,作為比較例,亦揭示有1/2脈 衝幅寬度設定為3.0 m秒之情形時的發光波形。 藉由上述加熱處理,將雜質離子3活性化,並如上述圖 i(c)所示,於Si晶圓1之表面,2〇 nm以下之淺雜質擴散區 域7得以形成。 圖13及圖14係分別表示於本實施形態(1/2脈衝寬度=〇.3 m秒)及比較例(1 /2脈衝寬度=3 m秒)中之閃光燈照射後的各 時間上之Si晶圓1之厚度方向的溫度分佈之圖。 於本實施形態之情形中,於閃光燈照射後,Si晶圓1之 表面溫度急劇上升,於約〇_3 m秒後最大達到11〇〇。〇。此 時’ Si晶圓1之裏面溫度係根據由電熱板4所產生之基板預 熱溫度而決定。其結果,於Si晶圓丨之表面側與裏面側會 95467.doc 19 1251880 產生近600°C之溫差。 另一方面,於比較例之情形中,於閃光燈照射後,於約 3 m秒後Si晶圓1之表面溫度最大達到11〇〇〇c。比較例之 脈衝寬度較之本實施形態之1/2脈衝寬度更長,為此,比 較例之晶圓厚度方向之溫度分佈與本實施形態之晶圓厚度 方向之溫度分佈相比變得較為平緩。 圖15及圖i 6係用以分別說明產生於本實施形態及比較例 中之閃光燈照射後之各時間上的Si晶圓丨之厚度方向之應 力之圖’ ® 15(a)係將Si晶圓表面設定為深度〇 _之上述 應力之分佈圖,圖15(b)係模式性表示於⑴晶圓剖面之上述 應力之圖。纟實施形態及比較例之基板預熱溫度均為 500〇C。 再者,分別於圖15⑷及圖16(a),由表示拉伸應力之波 形與應力=〇之直線而規定之面積,與照射時間後之時間無 關’並與由表示壓縮應力之波形與上述直線而規定之面積 相等。 、 於本實施形態及比較例中之杯 ^ j τ之任一個,於閃光燈照射後, 應力於si晶圓1内成長。該應力, J日日® 1之表面部分作 為壓縮應力不斷成長,力自Si晶圓】之内部至裏面部分, 作為拉伸應力不斷成長。 於閃光燈照射後,於約 最大拉伸應力值為約40 中’於閃光燈照射後, 而且,於本實施形態之情形中, 0.3〜0.5 m秒所產生之應力為最大, MPa。另一方面,於比較例之情形 於約3〜5 m秒所產生之應力為最大。 95467.doc -20- 1251880 人 曰k、、、但應力向拉伸應力變 ^ , 刀又化之洙度,比較例較之本 貝化形恶為深。換而古夕, φ ^ ^ ° 匕較例與本實施形態相比,於 吏罪近於Si晶圓1之裏面側 ^或’壓縮應力與拉伸應力 之平衡得以保持。因此,即 丨使與比較例相比本實施例Si晶 圓之表面溫度與裏面溫度 ,此 差較大,比較例亦較之本實施 形態拉伸應力之絕對值變大 、 徂夂大於比較例之情形中,拉伸應 力成長至最大達到12〇 MPa。 #圖17係表示其他比較例(第2比較例)之發光波形之圖。 第2比較例較之圖12所示之比較例(第】比較例),發光脈衝 之開始時間較短,但1/2脈衝寬度同為3瓜秒。 於凋查第2比較例之應力分佈及最大應力量後,可得到 與第1比較例同樣之結果。由該結果,明確可知為使拉伸 應力所產生之深度更加移動至晶圓表面側,必須縮短1/2 脈衝寬度。 圖18係表示Si晶圓之脆性破壞曲線之圖。由圖18可知,
Si晶圓之加熱溫度越高,對於si晶圓之拉伸應力之強度將 越降低。 進而可知,於圖15(本實施形態)及圖ι6(比較例)之基板 預熱溫度之5 0 0 C ’ S i晶圓不產生破壞(滑動或裂痕)之最大 拉伸應力值約為1 00 MPa。由於本實施形態之拉伸應力為 10〜3 0 MPa,比較例之拉伸應力值為1〇〇〜120 MPa,故本 實施形態較之比較例更難以產生Si晶圓之破壞。即,本實 施形態較之比較例處理窗口亦寬廣。 於圖1 9及圖20,分別表示有關基板預熱溫度及照射能量 95467.doc -21 - 1251880 密度之本實施形態及比較例之處理窗口。 基板預熱溫度越是升高,雜質之活性化所必須之照射能 量密度越將抑制為較低,同時於Si晶圓丨產生滑動或裂痕 之照射能量密度亦會變低。 於此,關於於Si晶圓丨中產生滑動或裂痕之照射能量密 度,比較本實施形態與比較例,由圖19及圖20可知,於任 一之基板預熱溫度中,本實施形態為更高。隨之,本發明 者認為越是基板預熱溫度降低、1/2脈衝寬度縮短,則處 理窗口將越是變得更寬廣。 如上所述,根據本實施形態,可藉由將閃光燈光源5之 1/2脈衝寬度設定為較短,從而縮小拉伸應力值。藉此,& 曰曰圓1之熱應力抵抗力會提高,故可以於§丨晶圓1中不產生 滑動或裂痕等熱損傷之方式,使佈植於Si晶圓丨中之雜質 離子活性化。即,根據本實施形態,可實現處理窗口較寬 廣之雜質擴散區域之處理。 圖21係表示於源極/汲極區域使用有雜質擴散區域7之 MOSFET之閘極洩漏電流與1/2脈衝寬度間之關係之圖。於 圖中,出於方便之目的,將橫軸標注為脈衝寬度,而非 1 /2脈衝寬度(其他圖中亦同樣)。由圖2丨可知,當1 π脈衝 寬度為1 m秒以下時,閘極洩漏電流則急遽下降(規格以 下),當1/2脈衝寬度為〇·5 m秒以下時,閑極茂漏電流則大 致以固定之較低之值安定化。同樣之結果,亦可於使用有 本實施形態之雜質擴散區域7之MOS電容器獲得。 圖22係表示以雜質擴散區域7構成之卯接合之接合洩漏 95467.doc -22- 1251880 電流與1/2脈衝寬度間之關係之圖。由圖22可知,當1/2脈 衝寬度為1 m秒以下時接合洩漏電流則急遽下降(規格以 下)’當1/2脈衝寬度為〇·5 m秒以下時接合洩漏電流大致以 固定之低值安定化。 圖23係表示以上述M0SFET構成之邏輯電路之良率與1/2 脈衝寬度間之關係之圖。由圖23可知,當1/2脈衝寬度為夏 m秒以下時,良率急遽上升,當1/2脈衝寬度為〇·5❿秒以 下時,良率大致以固定之較高之值安定化。
由以上之結果知悉,藉由將1/2脈衝寬度設定為丨m秒以 下,較好的是0.5 m秒以下,可實現元件特性之改善及良 率。本發明者認為此係由於藉由將1/2脈衝寬度設定為1㈤ 心以下,並藉由上述機械裝置,成為熱損傷原因之拉伸應 力值將充分變小之故。 再者,本發明並非限定於上述實施形態者。例如,將」 述:施形態適當組合之實施形態亦可。例如,將第$實利 形恶適用於第1〜第4實施形態之實施形態亦可。
進而’於上述實施形‘態巾包含種種階段之發明,藉由於 所揭示之複數之構成必要條件中之適當的組合,可_出 種種之發明。例如,即委 A 即使自K施形怨中所示之全體構成必 ==干構成必要條件’於可解決於一 碭攔中所敍述之問題之情形時,可楹梏山 構成必要條件之構成,作為發明。 刪除該 形其他,可於不脫離本發明之要旨之範圍内,實施種種變 95467.doc 23- 1251880 [發明之效果] 根據以上詳細說明之本發明,於藉由光加熱基板,並將 土板中之雜質離子活性化時,可實現可易於防止產生於基 反中之熱損傷的半導體裝置及其製造方法。 【圖式簡單說明】 圖1 (a)-(c)係表示本發明之筐眘 知乃 < 弟1貫鈀形悲之半導體裝置的 製造步驟之剖面圖。
圖2係表示於第以施形態之加熱處理時,複數個閃光燈 與&晶圓之結晶方位之關係之平面圖。 。圖3係表示於先前之加熱處理時,複數個閃光燈與&晶 圓之結晶方位之關係之平面圖。 圖4係表示有關基板預熱溫度及照射能量密度之第丨實施 形態的處理窗口之圖。 圖5係表不有關基板預熱溫度及照射能量密度之比較例 的處理窗口之圖。
圖6(a)_(c)係表示本發明之第2實施形態之半導體裝置之 製造步驟的剖面圖。 S係表示於第2實施形態之加熱處理時,燈排列方向與 、、口曰曰方位與線形圖案排列方向之間的關係之平面圖。 圖8(a)-(e)係表示本發明之第3實施形態之MC)S 製造步驟之剖面圖。 图9(a) (b)係表示本發明之第4實施形態之半導體裝置之 製造步驟之剖面圖。 圖10係表示於第4實施形態,於Si晶圓之平面内之光之 95467.doc -24- 1251880 強度的均一性與照射距離L之間的關係之圖。 圖11係表示於第4實施形態,波紋寬度/平均光強度與照 射距離之關係之圖。 圖12係表示本實施形態及比較例之閃光燈之發光波形之 圖。 圖13係表示於本實施形態之閃光燈照射後之各時間上的 Si晶圓之厚度方向的溫度分佈之圖。 圖14係表示於比較例之閃光燈照射後之各時間上的&晶 圓之厚度方向的溫度分佈之圖。 圖係用以說明產生於本實施形態之閃光燈照射 後之各時間上的Si晶圓之厚度方向的應力之圖。 圖16(a)-(b)係用以說明產生於比較例之閃光燈照射後之 各日ττ間上的S i晶圓之厚度方向的應力之圖。 圖1 7係表示其他比較例(第2比較例)之發光波形之圖。 圖1 8係表示Si晶圓之脆性破壞曲線之圖。 圖1 9係表示有關基板預熱溫度及照射能量密度之第$實 施形態的處理窗口之圖。 圖20係表示有關基板預熱溫度及照射能量密度之比較例 的處理窗口之圖。 圖21係表示以第7實施形態之雜質擴散區域而構成之 MOS電奋為之閘極洩漏電流與脈衝寬度之間的關係之圖。 圖22係表示以第7實施形態之雜質擴散區域而構成之pn 接口之接合洩漏電流與脈衝寬度之間的關係之圖。 圖23係表示以第7實施形態之雜質擴散區域而構成之裝 95467.doc 1251880 之圖。 置的良率與脈衝寬度之間的關夺 【主要元件符號說明】 1 Si晶圓(Si基板) 2 遮罩 3 雜質離子 4 電熱板 5 閃光燈光源 6 光 7 雜質擴散區域 8 閃光燈 9 結晶方位 10 燈排列方向 11 被加工膜 lip 圖案 12 線形圖案排列方向 21 閘極絕緣膜 22 閘極電極 24 延伸區域 25 閘極側壁絕緣膜 26 源極/沒極區域 95467.doc -26-

Claims (1)

1251880 十、申請專利範圍: 1 · 一種半導體裝置,其特徵在於包含: 基板’其含有單結晶半導體區域;及 圖案,其含有设置於上述基板上之線形圖案,且上述 線形圖案之長度方向與上述單結晶半導體區域之結晶方 位不同者。 2·如請求項丨之半導體裝置,其中上述基板進而含有設置 於上述單結晶半導體區域之表面的深度2〇 nm以下之雜 質擴散區域。 3· 一種半導體裝置之製造方法,其特徵在於包含: 配置光源於含有單結晶半導體區域之基板之上方之步 驟;及 藉由自上述光源所放射之光加熱上述基板,且以藉由 上述光而形成於上述基板上之光強度分佈於與上述單結 晶半導體區域之結晶方位不同之方向上形成強度為最大 值之分佈的方式加熱上述基板之步驟。 4·如請求項3之半導體裝置之製造方法,其中上述光源含 有複數個燈,且以上述複數個燈之排列方向成為與上述 單結晶半導體區域之結晶方位不同的方向之方式,將上 述光源配置於上述基板之上方。 5.如請求項4之半導體裝置之製造方法,其中上述光源含 有複數個燈,且以上述複數個燈之長度方向成為與上述 單結晶半導體區域之結晶方位不同之方向的方式,將上 述光源配置於上述基板之上方。 95467.doc !251880 如明求項3至5中任一項之半導體裝置之製造方法,其中 上述光源含有閃光燈或鹵素燈。 女叫求項3之半導體裝置之製造方法,其中上述光源含 2射出線狀光束之雷射,且以上述光束之長度方向成為 14上述單結晶半導體區域之結晶方位不同之方向的方 式將上述光源配置於上述基板之上方。 8· 2請求項3至5中任一項之半導體裝置之製造方法,其中 只施複數次藉由自上述光源所放射之光加熱上述基板之 步驟,且於每次該等之複數之步驟改變上述複數個燈之 排列方向。 士明求項3至5中任一項之半導體裝置之製造方法,其中 將上述基板與上述光源間之距離設定為23 mm以上46 mm以下之範圍。 〇·如明求項3至5中任一項之半導體裝置之製造方法,其中 進而含有預熱上述基板之步驟,且於已預熱上述基板之 狀悲下’藉由自上述光源所放射之光加熱上述基板。 11 ·如請求項3至5中任一項之半導體裝置之製造方法,其中 上述單結晶半導體區域之上述結晶方位係上述半導體區 域之劈開面之面方位。 12·如請求項3至5中任一項之半導體裝置之製造方法,其中 將上述光源之1/2脈衝寬度設定為1 m秒以下。 13· —種半導體裝置之製造方法,其特徵在於含有於含有單 結晶半導體區域之基板之上方配置光源之步驟;及 藉由自上述光源所放射之光加熱上述基板之步驟;且 95467.doc 1251880 將上述光源之1/2脈衝寬度設定為1 m秒以下。 14. 15. 16. 17. 18. 19. 如叫求項1 3之半導體裝置之製造方法,其中上述光源含 有閃光燈或雷射。 如請求項13或14之半導體裝置之製造方法,其中將上述 光源之1/2脈衝寬度設定為〇·5㈤秒以下。 如睛求項3至5、13及14中任一項之半導體裝置之製造方 法,其中上述基板進而含有形成於上述單結晶半導體區 域之表面之雜質擴散區域。 如請求項16之半導體裝置之製造方法,其中上述雜質擴 散區域之深度為20 nm以下。 如請求項3至5、13及14中任—項之半導體裝置之製造方 法,其中上述基板進而含有形成於上述單結晶半導體區 域上之圖案。 如請求項18之半導體裝置之製造方法,其中上述圖案含 有線形圖案,且上述線形圖案之長度方向與上述單結曰 半導體區域之結晶方位不同。 曰曰 95467.doc
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7255899B2 (en) * 2001-11-12 2007-08-14 Dainippon Screen Mfg. Co., Ltd. Heat treatment apparatus and heat treatment method of substrate
US20060258128A1 (en) * 2005-03-09 2006-11-16 Peter Nunan Methods and apparatus for enabling multiple process steps on a single substrate
JP2009188209A (ja) * 2008-02-06 2009-08-20 Panasonic Corp 不純物活性化熱処理方法及び熱処理装置
JP2011040544A (ja) * 2009-08-10 2011-02-24 Toshiba Corp 熱処理装置及び半導体装置の製造方法
CN102024681B (zh) * 2009-09-11 2012-03-07 中芯国际集成电路制造(上海)有限公司 用于制造半导体器件的方法
JP2011187916A (ja) * 2010-02-12 2011-09-22 Fuji Electric Co Ltd 逆阻止型絶縁ゲートバイポーラトランジスタの製造方法
KR101829676B1 (ko) * 2011-12-29 2018-02-20 삼성전자주식회사 웨이퍼 열 처리 방법
KR101809141B1 (ko) * 2014-05-29 2018-01-19 에이피시스템 주식회사 히터 블록 및 기판 열처리 장치
JP6164672B1 (ja) * 2016-07-19 2017-07-19 国立研究開発法人産業技術総合研究所 半導体装置およびその製造方法
JP6839939B2 (ja) * 2016-07-26 2021-03-10 株式会社Screenホールディングス 熱処理方法
JP6839940B2 (ja) * 2016-07-26 2021-03-10 株式会社Screenホールディングス 熱処理方法
JP6841666B2 (ja) * 2017-01-13 2021-03-10 株式会社Screenホールディングス 結晶構造制御方法および熱処理方法
JP6838992B2 (ja) * 2017-02-21 2021-03-03 株式会社Screenホールディングス 熱処理装置および熱処理方法
JP2020136307A (ja) * 2019-02-13 2020-08-31 株式会社Screenホールディングス 熱処理方法および熱処理装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4151008A (en) * 1974-11-15 1979-04-24 Spire Corporation Method involving pulsed light processing of semiconductor devices
JPS5750427A (en) * 1980-09-12 1982-03-24 Ushio Inc Annealing device and annealing method
JPH02205034A (ja) * 1989-02-03 1990-08-14 Hitachi Ltd シリコン半導体素子およびその製造方法
JP3025408B2 (ja) * 1994-06-20 2000-03-27 シャープ株式会社 半導体素子の製造方法
JPH08288280A (ja) * 1995-04-20 1996-11-01 Mitsubishi Materials Corp トランジスタ構造
JPH1187729A (ja) 1997-09-12 1999-03-30 Sanyo Electric Co Ltd 半導体装置の製造方法
EP1049144A4 (en) * 1997-12-17 2006-12-06 Matsushita Electronics Corp THIN SEMICONDUCTOR LAYER, METHOD AND DEVICE THEREOF, SEMICONDUCTOR COMPONENT AND METHOD FOR MANUFACTURING SAME
TWI313059B (zh) * 2000-12-08 2009-08-01 Sony Corporatio
JP2002198322A (ja) * 2000-12-27 2002-07-12 Ushio Inc 熱処理方法及びその装置
JP2003197631A (ja) * 2001-12-25 2003-07-11 Seiko Epson Corp 薄膜半導体装置及びその製造方法、電気光学装置、並びに電子機器
US20030124821A1 (en) * 2001-12-28 2003-07-03 Robertson Lance Stanford Versatile system for forming shallow semiconductor device features
US6987240B2 (en) * 2002-04-18 2006-01-17 Applied Materials, Inc. Thermal flux processing by scanning

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