JP2011240523A - 記録素子基板 - Google Patents

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Abstract

【課題】 記録素子基板の面積が増大を抑制する。
【解決手段】 矩形状の記録素子基板であって、
第1方向に沿って複数の記録素子がそれぞれ配列する第1、第2記録素子列と、複数のパッドが配置される第1パッド列と第2パッド列と、記録素子を駆動するためのデータを外部から受信する受信回路と、受信したデータに基づき、各記録素子列に対応するデータを生成するデータ生成回路と、生成されたデータに基づき、各記録素子列の駆動の期間信号を生成する信号生成回路と、記録素子基板に関する情報の出力を行う出力回路とを備え、
各記録素子列と第1パッド列との間に前記信号生成回路、前記受信回路、前記データ生成回路を配置し、各記録素子列と第2パッド列との間に出力回路を配置する。
【選択図】 図1

Description

本発明は、データを受信して、データに基づいて記録素子の駆動を制御する回路を備えた記録素子基板に関するものである。
引用文献1には、複数の記録素子列と記録素子列に対応した駆動回路を備える記録素子基板の開示がある。引用文献2には、記録ヘッドが低電圧差動信号(LVDS)によりデータ受信を行い、記録素子の駆動を制御する信号を生成することが開示されている。
特開2008−23990号公報 特開2009−149036号公報
記録素子基板に備える記録素子列の数の増加により、記録素子の駆動を制御するための信号数やデータ得様が増加する。また、記録素子基板の多機能化が進み、記録素子基板に関する様々な情報を取得や制御を行うことが求められている。また、記録素子基板内の回路を流れる信号の高周波数化が進んでいる。このために、記録素子基板の面積の増大や記録素子基板内における回路配置の制約等の課題がある。引用文献1や引用文献2には、このような課題に対して記録素子基板における各回路の配置について具体的な開示がない。
本発明は、上記課題を解決するためにさなれたものであり、記録素子基板が高機能化、信号の高速化に対応し、回路面積の増大の抑制や回路の適切な配置を実現できる記録素子基板を提供することを目的とする。
上記課題を解決するために、本発明の記録素子基板は、矩形状の記録素子基板であって、前記記録素子基板の第1方向に沿って複数の記録素子がそれぞれ配列する第1記録素子列及び第2記録素子列と、前記記録素子基板の第2方向に沿う対向する2つの辺にそれぞれ沿って複数のパッドが配置される第1パッド列と第2パッド列と、記録素子を駆動するためのデータを外部から受信する受信回路と、前記受信回路にて受信したデータに基づき、前記第1記録素子列に対応するデータと前記第2記録素子列に対応するデータを生成するデータ生成回路と、前記データ生成回路にて生成されたデータに基づき、前記第1記録素子列及び前記第2記録素子列に含まれる記録素子の駆動期間を定める期間信号を生成する信号生成回路と、前記記録素子基板に関する情報の出力を行う出力回路とを備え、前記第1記録素子列及び前記第2記録素子列と前記第1パッド列との間に前記信号生成回路、前記受信回路、前記データ生成回路が配置され、前記第1記録素子列及び前記第2記録素子列と前記第2パッド列との間に前記出力回路が配置されていることを特徴とする。
以上、本発明の構成により、記録素子基板が高機能化、信号の高速化に対応して、記録素子基板において、回路面積の増大の抑制や回路の適切な配置を実現できる。
第1の実施形態における記録素子基板の回路レイアウトを説明する図である。 第1の実施形態における駆動回路の内部を説明する図である。 第1の実施形態におけるヒータグループ内の回路構成を説明する図である。 第1の実施形態におけるCLK分周回路で生成されたクロック信号の説明図である。 第1の実施形態におけるデータ展開回路で生成されたデータの説明図である。 第1の実施形態におけるデータ展開回路で生成されたデータの記録素子基板内を転送される順序を説明する図である。 第2の実施形態における記録素子基板の回路レイアウトを説明する図である。 第2の実施形態における駆動回路の内部を説明する図である。 第2の実施形態におけるデータ展開回路で生成されたデータの説明図である。 第3の実施形態における記録素子基板の回路レイアウトの一部を説明する図である。
(第1の実施形態)
図1は、第1の実施形態を説明するための回路ブロックを示す図である。図1は、矩形状の半導体基板(記録素子基板)100にインク供給口101を2個形成したものである。半導体基板(記録素子基板)100は、ヒータ回路ブロック105を4つ備えている。ヒータ回路ブロック105は、ヒータアレイ102と駆動回路103を備え、インク供給口101を挟んで対向する位置に配置している。ヒータアレイ(記録素子列)102には、複数のヒータが矢印Aの方向(第1方向)に配列されている。このヒータを駆動する駆動回路103が、ヒータに対応して配置されている。
駆動回路103は、ヒータ列内(記録素子列内)の隣合う所定数のヒータ毎(記録素子毎)に複数のグループに分け、各グループに属するヒータを異なるブロックに割当て、ブロック毎に時分割で駆動する。時分割制御回路は領域103Aに備えられている。
パッド列(第1パッド列)106Aとパッド列(第2パッド列)106Bは、それぞれ矢印Bの方向(第2方向)に複数のパッド104を備えている。図1では、半導体基板(記録素子基板)100にそれぞれパッド列106A、パッド列106Bが配置されている。これらのパッドは、信号の入力、信号出力、電源の入力に使用される。
領域505Aには、データレシーバ(受信回路)501や、データ展開回路(データ生成回路)502、機能データ回路503、HE生成回路(信号生成回路)504等が備えられている。機能データ回路503は、温度検知素子を選択する情報を取得する回路や、素子基板100の外部から受信するデータの受信エラーを検知するために、パリティを判定する判定回路を備えている。
また、領域505Bは、素子基板内を転送するデータの転送エラーを検知するために、パリティを判定する判定回路を備えている。領域505Bは、更に、温度検知素子の選択回路、温度検知素子で検出された情報を出力する出力回路等を備えている。
第1の実施形態では、データ及び信号の受信をいわゆる差動伝送方式で行う。データレシーバ(受信回路)501は、LVDS(低電圧差動信号)を受信する回路を備えている。データ展開回路(データ生成回路)502はデータレシーバ(受信回路)501で受信したデータから、ヒータ列102に対応したデータを生成する。図1では、4つのヒータ列を備えているので、4列分のデータを生成する。機能データ回路503は、データ転送エラー検知回路や温度検知素子選択回路のためのデータ処理を行う回路である。
ここでデータレシーバ501とは、2本の異なる電圧で送られてきた信号を1本の信号へと戻す回路であり、LVDSの場合必須となる。また、CLK、DATA1系統ずつの場合もあるが各々複数系統設ける場合もある。
次に、データレシーバによって受信された信号はデータ展開回路へ送られる。データ展開回路502はシフトレジスタとクロック分周回路を有しており、シフトレジスタによってクロック(CLK)と同期してデータ(DATA)を転送し、CLK分周回路によって低周波化された分周CLKを複数(1/4分周では4系統)生成する。図4にデータを取り込むタイミング図を示す。601は基板に入力されたCLK信号、602はDATAであり、データ展開回路のシフトレジスタにて601のCLKと同期して602のDATAを取り込んだ出力が603である。また、604がCLK分周回路によって1/4分周されたCLK信号である。CLK_A_1〜CLK_B_2の立上りエッジで、DATA603は読み出され、4つのデータラインへ振り分けられる。振り分けられた4つのデータはそれぞれシフトレジスタに入力される。
なお、機能データ回路503は、領域505Bに設けられた回路の制御を行うためのデータ処理を行う。これにより、領域505Bに設けられた回路毎に端子を設ける必要がなくなり、素子基板の端子数を削減できる。素子基板には、高速転送でのデータ誤送信やデータの誤受信を確認する機能がある。この他に、素子基板内の温度分布を検知するために複数個の温度検知素子でスイッチを切り換えて、複数の素子の出力を読み取る機能がある。また、データの受信を確認するためパリティ検査ビットを判定する機能がある。このために、機能データ回路503は、シフトレジスタとラッチ回路を備えている。
図2は、駆動回路103の説明図である。簡単にするために、1つの駆動回路について説明する。駆動回路103は、ヒータ駆動グループ207を8個備えている。ヒータ駆動グループ207にヒータは16個有している。駆動回路103に入力した素子選択データ803は、シフトレジスタ201、シフトレジスタ202へ順に転送される。素子選択データ803のうち、時分割制御データ(時分割情報)はシフトレジスタ203を介してデコーダ204へ入力する。デコーダ204は、時分割信号206を出力し、この信号をヒータ駆動グループ207はそれぞれ入力する。グループ毎にシフトレジスタ202を備え、ヒータ駆動グループ207は、記録データ信号をシフトレジスタ202から入力する。以上の信号を入力することで、各ヒータ駆動グループ207は、それぞれ駆動する記録素子を選択し、記録データ信号に基づいて駆動を行う。ここで、グループに含まれるヒータの数が16個であれば、時分割信号の信号線の数は16本であり、時分割制御データ(時分割情報)は4ビットの情報である。これを一般化すると、グループに含まれるヒータの数が2個であれば、時分割信号の信号線の数も2本であり、時分割制御データ(時分割情報)はnビットの情報である。
図3は、ヒータ駆動グループ207の構成を説明する図である。ヒータ駆動グループ207は、ヒータ303、駆動素子(MOSトランジスタ)304、電圧変換回路305、ヒータ選択回路306からなる。ヒータ303は、1つのヒータ駆動グループ207に16個設けられている。
ヒータ電源配線301は外部から供給されるヒータの駆動電圧(第1電圧:例えば24ボルト)が供給されており、ヒータ303は駆動素子304がオンすると、GNDH302へ電流が流れる。ここで駆動素子304はヒータ303に電流を通電するかどうかのスイッチである。記録データ信号線307および時分割信号線308がヒータ選択回路306であるANDゲートの入力に接続されている。これら2つの信号が共にアクティブとなった場合にそのANDゲートの出力がアクティブとなる。電圧変換回路305は、信号の電圧振幅を大きくする働きをする。このANDゲート306の出力信号は、電圧変換回路305によりロジック電圧(第3電圧:例えば5ボルト)から第2電圧(例えば、12ボルト)まで昇圧される。入力回路からヒータ選択回路305までの駆動電圧(第3電圧)よりも高い電源電圧(第2電圧)にレベル変換される。電圧変換回路305の出力は、駆動素子304のゲートに接続されている。
図1の説明に戻ると、HE生成回路(信号生成回路)504は、ヒータ(記録素子)の駆動期間を定める期間信号(HE信号)を生成する回路である。例えば、HE信号の開始のタイミングと終了のタイミングを値とするデータを入力し、この値をそれぞれカウンタによってカウントし、出力信号を合成することでHE信号を生成する。図1では、4つのヒータ列を備えている。HE生成回路504は、例えば、ヒータ列に対応する第1の期間信号〜第4の期間信号を生成する。HE生成回路504は、HE信号の開始(立ち上がり)、終了(立下り)に応じた数分のカウンタを備える。また、HE生成回路には、データを受信するためのシフトジスタやラッチ回路も含まれる。
次に、入力された高速シリアルデータが展開され、各記録素子列へと振り分けられる様子を説明する。図6は、信号の流れと信号の速度を説明するために、各回路のシフトレジスタに着目した図である。記録素子基板へ入力されたCLK信号とDATA信号が、データレシーバ701によって受信され、データ展開回路のシフトレジスタ702へ送られる。また、図4に示すように、CLK分周回路703によって分周されたCLK信号が生成される。図4では1/4分周されたクロック信号CLK_A_1,CLK_A_2,CLK_B_1,CLK_B_2が生成される。データ展開回路は、図4に示すように、各クロック信号の立上りエッジで1ビットづつ順に選択し、各クロック信号が選択したデータを、クロック信号に対応させて1つのデータ列(データ群)として生成する。
図5は、データ展開回路は、入力したデータを、4系統に振り分けたデータの内容の説明図である。データ(DATA)802はデータ展開回路から出力されるデータである。DATA_A_1は、CLK_A_1で選択されたデータであり、DATA_A_2は、CLK_A_2で選択されたデータである。同様に、DATA_B_1は、CLK_B_1で選択されたデータであり、DATA_B_2は、CLK_B_2で選択されたデータである。この図5では、データ(DATA)802の先頭から4ビット分(0〜3)のタイミングについて詳細に説明し、その後のタイミングは、簡略化している。データ802は、先頭から記録データ803、時分割データ804、HEデータ805、機能データ806の順に転送され、データ展開回路はこの順序で受信する。記録データ803と時分割データ804を素子選択データと表現する。データ展開回路502は、以上のように、DATA_A_1,DATA_A_2,DATA_B_1,DATA_B_2の4つに振り分けて出力する。
ここで、機能データ回路のシフトレジスタ704はデータ展開回路のシフトレジスタ702の次に配置するのが望ましい。理由は、データ転送の上流側(入り口の近くに)配置することで、機能データのみ入力する場合に、機能データ数に対応する数のCLK信号を入力し、ラッチすれば、データを読み取ることができるからである。つまり、機能データのみ入力する場合に、余分な空データを転送する必要がないからである。機能データには、記録素子を駆動する制御期間とは別のタイミングで温度情報の取得などを行うために、機能データのみ受信することがある。このとき、必要最小限のデータを送ることができるので、データ転送制御に要する時間を短縮できる。
以上のように、図6に示すシフトレジスタの並びに対応して、図5に示すようにデータ信号のフォーマットが定められている。図6に示すようにデータ信号802は、データレシーバ701→データ展開回路内のシフトレジスタ702→機能データ回路内のシフトレジスタ704→HE生成回路内のシフトレジスタ705→駆動回路内のシフトレジスタ706と順に転送される。
図6に示すように、ヒータを駆動する素子選択データは、データ転送順序で最下流にある駆動回路のシフトレジスタ706まで転送されるため先頭に割当てられ、続いてHE生成回路705へ送られるHEデータ805、続いて機能データ回路704へ送られる機能データ806と定められる。受信回路で受信したデータを4系統に分割するが、分割後のデータ順序は、記録データ、時分割データ、HEデータ、機能データの順であり、分割の前後で同じである。
以上のように、半導体基板(記録素子基板)100に備える回路構成により、記録素子基板の高機能化に対応しつつ、記録素子基板の面積の増大を抑制することができる。
(第2の実施形態)
第2の実施形態の記録素子基板を図7に示す。記録素子基板に割当てられている駆動回路1103の領域の形状が、第1の実施形態の図1で説明した領域の形状と異なっている。他の内容は、図1と同じであるので説明を省く。
駆動回路103の領域の形状について、図8を用いて説明する。図8と第1の実施形態で説明した図2との相違点は、時分割制御回路の位置が異なっている。図7に示すように駆動回路1103の領域1103Aに、時分割制御回路が配置される。時分割制御回路は、シフトレジスタ1203とデコーダ1204を備えている。そのために、図9に示すようなデータ転送順序となっている、データの先頭が、時分割データ1004であり、次に記録データ1003、HEデータ1005、機能データ1006の順となっている。各回路の動作は、第1の実施形態と同じであるので、説明を省く。この時分割制御回路は、ヒータ回路ブロック905内で第2パッド列側(領域505B側)に配置されている。このことにより、記録素子基板の第1パッド列側の領域505Aにスペースを確保することができる。
(第3の実施形態)
第3の実施形態では、図10に示すように、半導体基板(記録素子基板)100にインク供給口101を4個備え、8つのヒータ回路ブロックを備えている。そのために、クロック信号用のデータレシーバを1系統備え、データ信号用のデータレシーバを2系統(複数)備えている。このように、受信回路の数と受信回路の配置が、第1の実施形態と異なっている。
図10は、記録素子基板のパッド列106A側を拡大した図である。パッド列106Aに含まれるパッド104から入力した信号の経路を矢印で示している。パッド104の配列方向において、CLK信号用のレシーバ1301と分周回路1304が記録素子基板の内側に配置されており、DATA1信号用のレシーバ1302と、DATA2信号用のレシーバ1303が記録素子基板の外側に配置されている。分周回路1304は、クロック信号の分周を行って、高速CLK信号から低速CLK信号を生成する。展開回路1305及び1306は、CLK信号と高速DATA信号のタイミングを取るシフトレジスタを備える。1307と1308はDiの切り換えスイッチ等を含む機能データ回路である。4つのHE生成回路1309〜1312は、それぞれ2つのヒータ回路ブロックへ供給する期間信号(HE信号)を生成する。
第3の実施形態では、記録素子基板の外部から入力するDATA信号が2系統あるため、1系統のCLK信号を用いて、各展開回路において同期をとる。展開回路では高速のCLKと高速のDATAをシフトレジスタで転送し直すことで、基板までの伝送経路で起こったCLKとDATAの遅延を補正する。図13に示すように、機能データ回路までは、高速でデータ転送が行われる。高速のCLKで転送するため遅延を許容できる時間的な余裕は小さいため、伝送経路で生ずる信号の遅延が小さくなるように回路配置を行う。そこで、図13に示すように、CLK信号用データレシーバ1301をDATA1信号用データレシーバ1302とDATA2信号用データレシーバ1303の間に配置し、さらに、展開回路1305をCLK信号用データレシーバ1301とDATA1信号用データレシーバ1302の真中に配置する。同様に、展開回路1306をCLK信号用データレシーバ1301とDATA1信号用データレシーバ1303の真中に配置する。また、展開回路に隣接して機能データ回路を配置する。
このような配置をとることによってDATA信号が2系統あってもCLK信号とDATA信号の配線長をそれぞれ揃えることが可能となり、CLK信号とDATA信号のタイミングがずれを抑制できる。また、HE生成回路や駆動回路のシフトレジスタは、分周されたCLK信号によって動作するので、CLK信号とDATA信号のタイミングには時間的な余裕が比較的ある。従って、CLKとDATAの配線長を厳密に揃える必要はないため信号の送り順に配置される。
(その他の実施形態)
以上、実施形態について説明してきたが、上記記載に限定するものではない。例えば、領域505Bには、上述した回路の他に、電圧生成回路や、記録素子基板の動作テストのためのテスト回路等を備える構成でも構わない。この電圧生成回路は、例えば、図3で説明した電圧変換回路へ供給するための第2電圧を生成する回路である。
HE生成回路504は、例えば、ヒータ列に対応する期間信号を生成する形態の他に、1つのヒータ列を複数のブロックに分けて、ブロック毎に期間信号を生成する回路を備える構成でも構わない。
なお、領域505A内での各回路の配置も、実施形態1や実施形態3に限定するものではない。
102 ヒータアレイ
103 駆動回路
104 パッド
106A、106B パッド列

Claims (6)

  1. 矩形状の記録素子基板であって、
    前記記録素子基板の第1方向に沿って複数の記録素子がそれぞれ配列する第1記録素子列及び第2記録素子列と、
    前記記録素子基板の第2方向に沿う対向する2つの辺にそれぞれ沿って複数のパッドが配置される第1パッド列と第2パッド列と、
    記録素子を駆動するためのデータを外部から受信する受信回路と、
    前記受信回路にて受信したデータに基づき、前記第1記録素子列に対応するデータと前記第2記録素子列に対応するデータを生成するデータ生成回路と、
    前記データ生成回路にて生成されたデータに基づき、前記第1記録素子列及び前記第2記録素子列に含まれる記録素子の駆動期間を定める期間信号を生成する信号生成回路と
    前記記録素子基板に関する情報の出力を行う出力回路とを備え、
    前記第1記録素子列及び前記第2記録素子列と前記第1パッド列との間に前記信号生成回路、前記受信回路、前記データ生成回路が配置され、
    前記第1記録素子列及び前記第2記録素子列と前記第2パッド列との間に前記出力回路が配置されていることを特徴とする記録素子基板。
  2. 前記記録素子基板は、更に
    第1記録素子列に含まれる記録素子を駆動する第1駆動回路を備え、
    前記第1駆動回路と前記第1記録素子列は、前記第2方向に配置されていることを特徴とする請求項1に記載の記録素子基板。
  3. 前記第1駆動回路は、
    前記第1記録素子列内の隣合う所定数の記録素子毎に複数のグループに分け、各グループに属する記録素子を異なるブロックに割当て、ブロック毎に時分割で駆動するための時分割制御回路と、
    前記グループ毎にそれぞれ割当てられたシフトレジスタを備え、
    前記時分割制御回路と前記シフトレジスタは前記第1方向に沿って配列し、前記時分割制御回路は、前記シフトレジスタより前記第2パッド列側に配置されていることを特徴とする請求項2に記載の記録素子基板。
  4. 前記記録素子基板は、更に
    複数の温度検知素子を備え、
    前記温度検知素子を選択する選択回路を備えていることを特徴とする請求項1に記載の記録素子基板。
  5. 前記記録素子基板は、更に
    前記記録素子基板内を転送されるデータのパリティを判定する判定回路を備えていることを特徴とする請求項1に記載の記録素子基板。
  6. 前記受信回路は、差動伝送で送信されるデータを受信することを特徴とする請求項1乃至5のいずれか1項に記載の記録素子基板。
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