JP2008104066A - 信号伝送装置 - Google Patents

Abstract

【課題】信号伝送装置を簡易な回路により構成し、且つ、省線化を図る。
【解決手段】１台の親局装置３０と、端末に素子Ｓ、Ａが接続される複数の子局装置４０、４２とがデータ線６０によりバス型に接続された信号伝送装置２０において、前記親局装置は、電圧値が鋸歯形状で周期的に漸増又は漸減するアドレス信号を発生させる鋸波発生器３２を備え、前記子局装置は、前記鋸波発生器からのアドレス信号の漸増区間又は漸減区間における電圧値が自局に割り当てられた電圧範囲内であるか否かを判定する判定手段４４と、該判定手段により前記アドレス信号の電圧値が自局に割り当てられた電圧範囲内であると判定された場合に、端末に接続された前記素子を、前記データ線を介して前記親局装置に対して応答させる手段４６、４８と、を備える。
【選択図】図２

Description

本発明は、信号伝送装置に関する。特に、簡易な回路構成で、省線化及び小型化を図ることができる信号伝送装置に関するものである。

一般に、ロボットや部品実装機（チップマウンタ）やＮＣ等の機械では、システムの状態を検知するセンサや、駆動源としてエアの流れを制御する電磁弁等の駆動素子（アクチュエータ）がシステムの重要な部品として用いられている。これらの部品の動作情報はＯＮ又はＯＦＦの１ビットのデータ（１と０）によって表されることが多く、これらセンサや駆動素子の一般的な配線は、図１に示すような信号伝送装置１０において、各センサＳ又は駆動素子である各電磁弁Ａが、これらをコントロールする制御回路１２に対して１対１に接続されている。

このために機械に取付けられているセンサＳや電磁弁Ａの総数と同じ本数のデータ伝送用の束線６が必要となるため、省配線化する場合は、シリアル通信方式が用いられているのが一般的である。

例えば、特許文献１には、シリアル情報の中に、スタート信号と、出力ビット、応答ビット、入力ビットから構成されるデータを入力用又は出力用の子局の数だけアドレスの順に並べて構成されるデータ部とを設け、親局が子局に対して信号を伝送し、子局においてこれを解読して各子局に対応した入出力動作を行う技術が記載されている。

又、特許文献２には、複数のセンサのそれぞれを、各センサごとに固有の抵抗値を持ち、かつ、検知信号を出力しているセンサの組み合わせに応じて異なる合成抵抗値を示す抵抗器により重み付けをすることにより、センサとその設置位置との対応関係を抵抗器により識別する技術が記載されている。

特開平２−３０１３４０号公報 特開２００４−２２１１６４号公報

しかしながら、シリアル通信方式を用いた省配線化では、通信プロトコルの制御方法が複雑であり、通信専用の制御回路を組み込んだカスタムＩＣやＣＰＬＤ（Complex Programmable Logic Device）などを実装した通信基板を各センサＳや電磁弁Ａ毎に取付けて通信を行う必要があるため、回路基板は高価になり、しかも小型化が難しいのが現状である。

更に、各センサＳや電磁弁Ａに使用する電源は２４Ｖであるが、カスタムＩＣやＣＰＬＤに使用する電源は１．５〜５Ｖであるため、信号線の他に、複数の電源と、そのための複数の電源線が必要になってしまう。

又、特許文献１の技術の場合は、センサ側にタイミング制御回路やカウンタ回路などを設ける必要があり、データ伝送の制御に専用のＣＰＵを用いる必要があるために、高価で小型化が難しく実用面での問題があった。

又、特許文献２の技術の場合は、微小電圧の変化を検出してセンサのＯＮ／ＯＦＦ状態を判定するため、アナログ信号のノイズ対策や高分解能で高精度精度の電圧変位の測定が要求され、高価なＡ／Ｄ変換器とシールドケーブルとが必要となり、実用面で問題があった。又、この特許文献２の方式では、センサの状態を読込むことはできるが、同一の信号線で電磁弁等の駆動素子への駆動信号を伝送できないという点もあった。

本発明は、前記従来の問題点を解消するべくなされたもので、信号伝送装置を簡易な回路により構成し、省線化及び小型化を図ることを課題とする。

本発明は、１台の親局装置と、端末に素子が接続される複数の子局装置とがデータ線によりバス型に接続された信号伝送装置において、前記親局装置は、電圧値が鋸歯形状で周期的に漸増又は漸減するアドレス信号を発生させる鋸波（又はランプ波）発生器を備え、前記子局装置は、前記鋸波（又はランプ波）発生器からのアドレス信号の漸増区間又は漸減区間における電圧値が自局に割り当てられた電圧範囲内であるか否かを判定する判定手段と、該判定手段により前記アドレス信号の電圧値が自局に割り当てられた電圧範囲内であると判定された場合に、端末に接続された前記素子を、前記データ線を介して前記親局装置に対して応答させる手段と、を備えたことで、前記課題を解決したものである。

前記素子は、センサ又は駆動素子とすることができる。

又、前記親局装置と子局装置とが、共通の電源により駆動されるようにしてもよい。

本発明によれば、親局装置の鋸波（又は、ランプ波）発生器から伝送されるアドレス信号の漸増区間又は漸減区間における電圧範囲を割り振ることで、複数のセンサからの信号や、複数の駆動素子への信号の伝送を１本のデータ線により実現することができるので、省配線化が容易になる。又、各子局装置に対して信号伝送のために個別のＣＰＵや複雑なデジタル素子を使わなくても、基準クロックに同期した鋸波発生回路等で親局装置を構成でき、子局装置は簡易な回路構成で実現できる判定手段及び応答手段の構成になるので、基板の省スペース化が容易になる。

更に、親局装置及び子局装置を１つの電源で動作させることができるため、複数の電圧源を必要とする場合に比べ、電源用の配線が少なくて済む。

又、簡易な回路構成で実現できるため、安価な信号伝送方式を実現することができる。

以下、図面を参照して、本発明の実施形態について説明する。

図２に示す如く、本発明に係る信号伝送装置２０は、親局装置３０と、端末にセンサＳ等の素子が接続された読込型子局装置４０と、電磁弁Ａ等の駆動素子が接続された書込型子局装置４２と、これらに電力を供給する共通の電源５０とを備え、前記親局装置３０と子局装置４０、４２とがデータ線６０及びアドレス線６２により各々バス型に接続されている。

前記親局装置３０は、アドレス信号を発生させるための鋸波（又は、ランプ波）発生器（以下、単に鋸波発生器と称する）３２を備え、アドレス線６２に電圧値が鋸歯形状で周期的に漸増して急減するアドレス信号を伝送するようになっている。

前記読込型子局装置４０には、各々アドレス信号の漸増区間における電圧値が自局に割り当てられた電圧範囲内であるか否かを判定する判定手段４４と、この判定手段４４により、アドレス信号の電圧値が自局に割り当てられた電圧範囲内であると判定された場合に、端末に接続されたセンサＳを、データ線６０を介して親局装置３０に対して応答させる応答手段４６とを有している。

又、前記書込型子局装置４２には、前記読込型子局装置４０と同様の判定手段４４と、この判定手段４４によりアドレス信号の電圧値が自局に割り当てられた電圧範囲内であると判定された場合に、端末に接続された電磁弁Ａを、データ線６０を介して親局装置３０に対して応答させる応答手段４８とを有している。

（第１実施形態）
次に、本発明に係る第１実施形態の信号伝送装置における親局装置３０及び読込型子局装置４０の具体的な回路構成について図３に基づき説明する。

図３は、１０個の読込型子局装置４０がバス型に接続された信号伝送装置２２の場合の接続例で、親局装置３０及び読込型子局装置４０の回路例が示されている。親局装置３０のコントロール基板は、信号伝送装置２２の全体の同期を取るための基準クロック回路３４と、鋸波発生器３２と、部品実装機等の本体に備え付けられたＣＰＵの専用ポートの一つに割り当てられたシフトレジスタのＩ／Ｏポート３６とを備えている。

前記基準クロック回路３４の出力は、鋸波発生器３２及びＩ／Ｏポート３６に入力され、この鋸波発生器３２において、基準クロックに基づいたアドレス信号用の鋸波（ランプ波）を発生するようになっている。更に、Ｉ／Ｏポート３６のシフトレジスタのビットをシフトさせる鋸波発生器３２の出力は、アドレス線６２を介して各子局装置４０に伝送される。

前記Ｉ／Ｏポート３６は、データ線６０を介して読込型子局装置４０からのデータを受信し、バッファに一時保持し、接続された部品実装機など機械の本体のＣＰＵにより、センサＳからの情報を読取れるようになっている。なお、シフトレジスタで構成されているＩ／Ｏポート３６は、読込型子局装置４０からのデータを読込むときは、ポート読込みデータ方向Ｄ１にシフトしてデータを記憶する。

図３に示される如く、読込回路に当たるＲＥＡＤ基板を備えた読込型子局装置４０は、上述の判定手段４４と応答手段４６とを備え、前記判定手段４４は、２つの基準電圧源５２と、比較回路（コンパレータ回路）５４と、ＥＸＯＲ（排他的論理和）回路５６とを具備し、前記応答手段４６は、オープンコレクタＮＡＮＤ回路（以下、ＮＡＮＤ回路と称する）５８を具備している。

前記比較回路５４の入力端の各々に、２つの基準電圧源５２とアドレス線６２とが接続され、基準電圧源５２の電圧値と、親局装置３０の鋸波発生器３２からのアドレス信号の電圧値とを比較できるようになっている。

前記比較回路５４の各コンパレータの出力が、ＥＸＯＲ回路５６に入力され、この出力がＮＡＮＤ回路５８に入力されるようになっている。

前記ＮＡＮＤ回路５８には、前記ＥＸＯＲ回路５６の出力と、センサＳなどの読込み素子の出力とが接続されていて、センサＳを親局装置３０に対して応答させるゲートの機能を有している。

又、各読込型子局装置４０に所定の電圧範囲が割り当てられており、例えば、図３に示される如く、「ＲＥＡＤ基板１」は基準電圧値Ｖ１及びＶ２の基準電圧源５２を備え、「ＲＥＡＤ基板２」は基準電圧値Ｖ２及びＶ３の基準電圧源５２を備えている。

前記基準電圧源５２の基準電圧値は、電源５０の電圧を抵抗で分圧する等により実現され、可変抵抗により基準電圧値が設定できるようになっている。なお、上述の各回路は、図２に示した共通の電源５０により、駆動されている。

次に、読込型子局装置４０の読込み回路の動作を、図４の読込みタイミングチャートに基づきで説明する。

図４で示される如く、鋸波は、基準クロック回路３４の基準クロックに基づき、鋸波発生器３２により発生させたものである。この図では最初の鋸波の漸増区間（Ａ〜Ｂ）において、Ｉ／Ｏポート３６のＲＥＡＤポート＃１、＃２、及び、＃１０に接続するセンサＳ_１、Ｓ_２、Ｓ_１０、がＯＮ（センサ出力信号がＯＮ）で、その他のＲＥＡＤポートに接続するセンサＳ_３〜Ｓ_９がＯＦＦ（センサ出力信号がＯＦＦ）の状態を示している。次に、図中２番目の鋸波の漸増区間（Ｃ〜Ｄ）では、ＲＥＡＤポート＃１、及び、＃１０に接続するセンサＳ_１、Ｓ_１０がＯＮで、その他のＲＥＡＤポートに接続するセンサＳ_２〜Ｓ_９がＯＦＦの状態を示している。なお、ポート番号０の位置で、鋸波は一度リセットされている。

鋸波発生器３２において、電圧の上がり始めのスタート時点では、鋸波の電圧レベルが「ＲＥＡＤ基板１」の比較回路５４の基準電圧値Ｖ１、Ｖ２よりも低いので、ＥＸＯＲ回路５６の出力は０となり、センサＳの出力が、“０”又は“１”であっても、ＮＡＮＤ回路５８の出力は“１”である。

次に、鋸波の電圧レベルが基準電圧値Ｖ１を超えると、ＥＸＯＲ回路５６の出力は“１”になり、センサＳの出力が“１”のとき、ＮＡＮＤ回路５８の出力は“０”となり、図４に示される如く、Ｉ／Ｏポート３６のポート読込データの値は“１”から“０”になる。

更に、鋸波の電圧レベルが基準電圧値Ｖ２を超えるとＥＸＯＲ回路５６の出力は“０”に戻り、ＮＡＮＤ回路５８の出力は“１”となり、図４に示される如く、Ｉ／Ｏポート３６のポート読込データの値は“０”から“１”に戻る。

なお、Ｉ／Ｏポート３６の読込データを読込むタイミングは、信号値が安定している、例えば、各センサＳに割り当てられている期間の中間のところで行う。図４においては、基準クロックが立ち上がるタイミングで読込む。

このように読込型子局装置４０の２つの基準電圧源５２の電圧値を鋸波の２点間の電圧レベルに割り当てることで、データ線６０への応答が時間的に割り振られ、この期間が読込型子局装置４０のアウトプットエネーブル期間になり、センサＳの出力状態の読み出しが可能となるようになっている。

即ち、読込型子局装置４０の「ＲＥＡＤ基板１」、「ＲＥＡＤ基板２」、・・・「ＲＥＡＤ基板１０」の各々の基準電圧源５２を、０＜Ｖ１（＝最小電圧値）＜Ｖ２、Ｖ２＜Ｖ３、・・・Ｖ１０＜Ｖ１１（＝最大電圧値）として鋸波の電圧勾配に対して割り当てることで、各読込型子局装置４０のセンサＳの状態を同一のデータ信号線６０上で読出し、識別することができる。

又、共通の電源５０により電力が供給されているので、電源５０の電源電圧が変動しても、各回路が同じように影響を受けるので、アドレス信号の割り当てに対する影響が少なく、本実施形態の信号伝送装置２２は、ノイズに対する頑健性を有している。

次に、ポート読込みのタイミングについて、図５に基づき説明する。

読込型子局装置４０の各ＲＥＡＤ基板からのセンサ出力信号は、ＲＥＡＤ基板内部の基準電圧や比較回路５４の誤差によりポート読込みデータにタイミング誤差を生じさせる。

図中Ｖｒは、基準電圧の差Ｖｎ＋１−Ｖｎで、このＶｒにより生じるセンサ出力信号のタイミング幅をＴｒとする。ＴｒはＩ／Ｏポート読込みデータのタイミング幅に一致している。ここで、Ｖｒは基準電圧Ｖｎの誤差及びＶｎ＋１の誤差を含んでおり、この誤差はＴｒのタイミング誤差Ｔｒｎ及びタイミング誤差Ｔｒｎ＋１となる。

ポート読込みデータをＩ／Ｏポート３６のシフトレジスタに書込むタイミングを、基準クロックの立ち上がりエッジで行うようにすれば、基準電圧Ｖｎの誤差及びＶｎ＋１の誤差がそれぞれの基準電圧の±５０％（１／２タイミング幅）未満になり、各ＲＥＡＤ基板からのセンサ出力信号をシフトレジスタにより正しく書込むことができる。

なお、基準クロックは基本クロックをｎ分周して作る。図５の基準クロックは基本クロックを２分周にした例である（後述の図８で詳説）。

（第２実施形態）
次に、本発明に係る第２実施形態の信号伝送装置における書込型子局装置４２の具体的な回路構成について図６に基づき説明する。図６は、１０個の書込型子局装置４２がバス型に接続された信号伝送装置２４の接続例で、書込型子局装置４２の回路例が示されている。

図６に示される如く、親局装置３０は、第１実施形態のものと同様で、書込み回路に当たるＷＲＩＴＥ基板を備えた書込型子局装置４２は、第１実施形態の読込型子局装置４０と、比較回路５４等といった構成要素は同じであるが、主に接続の仕方が異なり、応答手段４８のＮＡＮＤ回路５８の入力端にＮＯＴ回路を介してデータ線６０が接続され、出力端に電磁弁Ａなどの駆動素子が接続されている点が異なる。

このように、通信の対象が書込型子局装置４２の場合には、読込型子局装置４０と共通のデータ線６０を介してＯＮ／ＯＦＦ情報を電磁弁Ａに送信できるようになっている。

なお、親局装置３０のＩ／Ｏポート３６で動作させたい電磁弁Ａの情報をパラレルデータとして基準クロックに同期したシフトレジスタに書込んでおき、図６のポート書込み方向Ｄ２にシフトしてデータを出力するようになっている。又、電磁弁ＡとＮＡＮＤ回路５８の間には、図示しないがフリップフロップ回路又はラツチ回路等が挿入され、トリガ信号で電磁弁Ａの開閉状態を切り換えるようになっている。

次に、前記書込型子局装置４２の書込み回路の動作を図７の書込みタイミングチャートに基づき説明する。

まず、機械本体のＣＰＵにより、動作させたい電磁弁Ａなど駆動素子の情報をパラレルデータとして、基準クロックに同期したＩ／Ｏポート３６のシフトレジスタに書込んでおく。

図７では最初の鋸波の漸増区間（Ａ〜Ｂ）において、Ｉ／Ｏポート３６のＷＲＩＴＥポート＃１、＃２、及び、＃１０に接続する電磁弁Ａ_１、Ａ_２、Ａ_１０をＯＮ（ポート選択信号をＯＮ）にし、その他のＷＲＩＴＥポート＃３〜＃９に接続する電磁弁Ａ_３〜Ａ_９をＯＦＦ（ポート選択信号をＯＦＦ）にする。次に、図中２番目の鋸波の漸増区間（Ｃ〜Ｄ）において、ＷＲＩＴＥポート＃１及び＃１０に接続する電磁弁Ａ_１、Ａ_１０をＯＮにし、その他のＷＲＩＴＥポート＃２〜＃９に接続する電磁弁Ａ_２〜Ａ_９をＯＦＦにしている。

鋸波発生器３２において電圧の上がり始めでは、鋸波の電圧レベルが「ＷＲＩＴＥ基板１」の比較回路５４の基準電圧値Ｖ１、Ｖ２よりも低いので、ＥＸＯＲ回路５６の出力は０となり、データ線６０の信号が“０”又は“１”であっても、ＮＡＮＤ回路５８の出力は“１”である。

次に、鋸波の電圧レベルが基準電圧値Ｖ１を超えると、ＥＸＯＲ回路５６の出力は“１”になり、データ線６０の信号が“０”になって、ＮＡＮＤ回路５８の入力端が“１”となると、ＮＡＮＤ回路５８の出力が“１”から“０”になる。

更に、鋸波の電圧レベルが基準電圧値Ｖ２を超えると、ＥＸＯＲ回路５６の出力は“０”にもどり、データ線６０の信号によらず、ＮＡＮＤ回路５８の出力は“１”となる。例えば、電磁弁Ａの入力端に、トリガフリップフロップが挿入されている場合は、このタイミングで、電磁弁Ａの状態が切り換わる。

このように書込型子局装置４２の２つの基準電圧源５２を鋸波の漸増区間の２点間の電圧レベルに割り当てることで、データ線６０への応答が時間的に割り振られ、この間が書込型子局装置４２のアウトプットエネーブル期間になり、基準クロックに同期し、Ｉ／Ｏポート３６の書込みデータに従って電磁弁Ａの開閉状態の切り換えが可能となる。

即ち、書込型子局装置４２の「ＷＲＩＴＥ基板１」、「ＷＲＩＴＥ基板２」、・・・「ＷＲＩＴＥ基板１０」の各々の基準電圧源５２を０＜Ｖ１（＝最小電圧値）＜Ｖ２、Ｖ２＜Ｖ３、・・・Ｖ１０＜Ｖ１１（＝最大電圧値）として鋸波の電圧勾配に割り当てることで、各基板の電磁弁Ａの開閉状態を同一のデータ線６０を通して切り換えることができる。

又、第１実施形態と同様に電源５０の電圧が変動しても、影響を受けにくい。

次に、ポート書込みのタイミングについて図８に基づいて説明する。

書込型子局装置４２の各ＷＲＩＴＥ基板からのポート選択信号は、ＷＲＩＴＥ基板内部の基準電圧や比較回路の誤差によりタイミング誤差を生じさせる。

図中のＶｗは基準電圧の差Ｖｎ＋１−Ｖｎで、このＶｗにより生じるポート選択信号のタイミング幅をＴｗとする。ＴｗはＩ／Ｏポート書込みデータのタイミング幅に一致している。ここで、Ｖｗは基準電圧のＶｎの誤差及びＶｎ＋１の誤差を含んでおり、この誤差はＴｗのタイミング誤差Ｔｗｎ及びタイミング誤差Ｔｗｎ＋１となる。基準クロックは基本クロックをｎ分周して作る。図８の基準クロックは基本クロックを２分周した例である。

Ｉ／Ｏポート３６のシフトレジスタから書込型子局装置４２のＷＲＩＴＥ基板に出力されるポート書込み信号のタイミングを、基準クロックの立ち上がりエッジに同期させたポート書込み信号として出力し、タイミング幅を基本クロックの半周期にとれば、基準電圧Ｖｎの誤差及びＶｎ＋１の誤差が、それぞれ基準電圧の±２５％（１／４タイミング幅）未満になり、各ＷＲＩＴＥ基板へのポート書込みをより正しく行うことができる。

なお、基準クロックは基本クロックをｎ分周して作るが、このｎ数を上げて４分周、８分周、・・・にすることで、更に基準電圧の誤差のマージンを向上させることができる。

（第３実施形態）
次に、本発明に係る第３実施形態の信号伝送装置について図９に基づき説明する。

図９は、第１及び第２実施形態と同様の回路構成である読込型子局装置４０と書込型子局装置４２とが、例えば、各５個ずつ親局装置３０にバス型に接続された信号伝送装置２６の場合の様子を示すブロック図である。

このように、１本のデータ線６０及び１本のアドレス線６２に、読込型子局装置４０と書込型子局装置４２とが混在して接続されている。そして、読込型子局装置４０の「ＲＥＡＤ基板１」には、基準電圧値Ｖ１及びＶ２の基準電圧源５２が、・・・「ＲＥＡＤ基板５」には、基準電圧値Ｖ５及びＶ６の基準電圧源５２が、書込子局装置４２の「ＷＲＩＴＥ基板１」には、基準電圧値Ｖ６及びＶ７の基準電圧源５２が、・・・「ＷＲＩＴＥ基板５」には、基準電圧値Ｖ１０、Ｖ１１の基準電圧源５２が、各々備えられ、アドレス信号の電圧値が自局に割り当てられた電圧範囲内であると判定できるようになっている。

次に、本実施形態における動作を図１０のタイミングチャートに基づき説明する。

図１０で示される如く、最初の鋸波の漸増区間（Ａ〜Ｂ）即ち、ＲＥＡＤ基板専用期間において、Ｉ／Ｏポート３６のＲＥＡＤポート＃１、＃２に接続するセンサＳ_１、Ｓ_２がＯＮで、その他のＲＥＡＤポートに接続するセンサＳ_３〜Ｓ_５がＯＦＦの状態を示している。

次に、図中２番目の鋸波の漸増区間（Ｃ〜Ｄ）即ち、ＷＲＩＴＥ基板専用期間において、ＷＲＩＴＥポート＃５に接続する電磁弁Ａ_５をＯＮにし、その他のＷＲＩＴＥポート＃１〜＃４に接続する電磁弁Ａ_１〜Ａ_４をＯＦＦにしている。なお、ＲＥＡＤ基板専用期間及びＷＲＩＴＥ基板専用期間を交互又は任意に繰り返す。

各回路の基本動作は、第１及び第２実施形態と同じであるが、図１０に示される如く、データ線６０上のセンサＳからの信号と電磁弁Ａの駆動信号とを、鋸波の電圧値により時間的に、割り振ることができ、１本のデータ線６０により、信号を伝送できる。

なお、本発明に係る実施形態の比較回路５４やＥＸＯＲ回路５６等は、数個のトランジスタ等で実現できるので、読込型子局装置４０及び書込型子局装置４２の回路は、簡易に構成でき、小型化も図れる。

又、鋸波発生器３２からのアドレス信号は、第１及び第２実施形態のように漸増区間及び急減区間を備えた信号の他に、漸減区間及び急増区間を備えた信号でもよい。

従来におけるセンサ及び駆動素子の接続の一例を示すブロック図 本発明に係る実施形態の信号伝送装置を示すブロック図 本発明に係る実施形態における読込型子局装置が接続された第１実施形態の信号伝送装置を示す回路構成図 前記信号伝送装置における読込み時の回路動作を示すタイミングチャート 前記信号伝送装置におけるポート読込みのタイミングを示すチャート 本発明に係る実施形態における書込型子局装置が接続された第２実施形態の信号伝送装置を示す回路構成図 前記信号伝送装置における書込み時の回路動作を示すタイミングチャート 前記信号伝送装置におけるポート書込みのタイミングを示すチャート 前記読込型及び書込型の子局装置が接続された第３実施形態の信号伝送装置を示すブロック図 前記信号伝送装置の回路動作を示すタイミングチャート

符号の説明

２０、２２、２４、２６…信号伝送装置
３０…親局装置
３２…鋸波発生器
４０…読込型子局装置（子局装置）
４２…書込型子局装置（子局装置）
４４…判定手段
４６、４８…応答手段（応答させる手段）
５０…電源
６０…データ線
Ｓ…センサ（素子）
Ａ…電磁弁（駆動素子、素子）

Claims (3)

1. １台の親局装置と、端末に素子が接続される複数の子局装置とがデータ線によりバス型に接続された信号伝送装置において、
   前記親局装置は、電圧値が鋸歯形状で周期的に漸増又は漸減するアドレス信号を発生させる鋸波発生器を備え、
   前記子局装置は、前記鋸波発生器からのアドレス信号の漸増区間又は漸減区間における電圧値が自局に割り当てられた電圧範囲内であるか否かを判定する判定手段と、該判定手段により前記アドレス信号の電圧値が自局に割り当てられた電圧範囲内であると判定された場合に、端末に接続された前記素子を、前記データ線を介して前記親局装置に対して応答させる手段と、を備えたことを特徴とする信号伝送装置。
2. 前記素子が、センサ又は駆動素子であることを特徴とする請求項１に記載の信号伝送装置。
3. 前記親局装置と子局装置とが、共通の電源により駆動されることを特徴とする請求項１に記載の信号伝送装置。
   

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