JP2011205624A5 - パルス信号出力回路 - Google Patents

Claims (7)

1. 第１乃至第９のトランジスタと、第１の入力信号生成回路と、第２の入力信号生成回路と、を有し、
   前記第１のトランジスタの第２の端子と、前記第２のトランジスタの第１の端子とは第１の出力端子と電気的に接続され、
   前記第３のトランジスタの第２の端子と、前記第４のトランジスタの第１の端子とは第２の出力端子と電気的に接続され、
   前記第１の入力信号生成回路は、第５のトランジスタと、第６のトランジスタとを有し、
   前記第５のトランジスタの第２の端子と、前記第６のトランジスタの第１の端子とは、電気的に接続され前記第１の入力信号生成回路の出力端子として機能し、
   前記第２の入力信号生成回路は、第７乃至第９のトランジスタを有し、
   前記第７のトランジスタの第２の端子と、前記第８のトランジスタの第２の端子と、前記第９のトランジスタの第１の端子とは電気的に接続されて前記第２の入力信号生成回路の出力端子として機能し、
   前記第１のトランジスタのゲート端子と、前記第３のトランジスタのゲート端子と、前記第１の入力信号生成回路の出力端子と、は電気的に接続され、
   前記第２のトランジスタのゲート端子と、前記第４のトランジスタのゲート端子と、前記第２の入力信号生成回路の出力端子と、は電気的に接続され、
   前記第６のトランジスタのチャネル長は、前記第３のトランジスタのチャネル長及び前記第４のトランジスタのチャネル長よりも大きく、
   前記第９のトランジスタのチャネル長は、前記第３のトランジスタのチャネル長及び前記第４のトランジスタのチャネル長よりも大きいパルス信号出力回路。
2. 前記第１のトランジスタの第２の端子と、前記第３のトランジスタの第２の端子には、第１のクロック信号が入力され、
   前記第２のトランジスタの第２の端子と、前記第４のトランジスタの第２の端子と、前記第６のトランジスタの第２の端子と、前記第９のトランジスタの第２の端子には、第１の電位が与えられ、
   前記第５のトランジスタの第２の端子と、前記第７のトランジスタの第１の端子と、前記第８のトランジスタの第１の端子には、前記第１の電位より高い第２の電位が与えられ、
   前記第５のトランジスタのゲート端子と、前記第９のトランジスタのゲート端子には第１のパルス信号が入力され、
   前記第６のトランジスタのゲート端子には前記第２の入力信号生成回路の出力信号が入力され、
   前記第７のトランジスタのゲート端子には第２のクロック信号が入力され、
   前記第８のトランジスタのゲート端子には第２のパルス信号が入力され、
   前記第１の出力端子または前記第２の出力端子から、第３のパルス信号を出力する請求項１に記載のパルス信号出力回路。
3. 前記第６のトランジスタまたは前記第９のトランジスタの少なくとも一が、直列配置された少なくとも２つのゲートを有するマルチゲート型のトランジスタである請求項１または２に記載のパルス信号出力回路。
4. 第１乃至第１１のトランジスタと、第１の入力信号生成回路と、第２の入力信号生成回路と、を有し、
   前記第１のトランジスタの第２の端子と、前記第２のトランジスタの第１の端子とは第１の出力端子と電気的に接続され、
   前記第３のトランジスタの第２の端子と、前記第４のトランジスタの第１の端子とは第２の出力端子と電気的に接続され、
   前記第１の入力信号生成回路は、第５のトランジスタ乃至第７のトランジスタを有し、
   前記第５のトランジスタの第２の端子と、前記第６のトランジスタの第１の端子と、前記第７のトランジスタの第１の端子と、は電気的に接続され、
   前記第７のトランジスタの第２の端子は、前記第１の入力信号生成回路の出力端子として機能し、
   前記第２の入力信号生成回路は、第８乃至第１１のトランジスタを有し、
   前記第１１のトランジスタの第１の端子と、前記第９のトランジスタの第１の端子とは電気的に接続され、
   前記第９のトランジスタの第２の端子と、前記第８のトランジスタの第２の端子と、前記第１０のトランジスタの第１の端子とは電気的に接続されて前記第２の入力信号生成回路の出力端子として機能し、
   前記第１のトランジスタのゲート端子と、前記第３のトランジスタのゲート端子と、前記第１の入力信号生成回路の出力端子と、は電気的に接続され、
   前記第２のトランジスタのゲート端子と、前記第４のトランジスタのゲート端子と、前記第２の入力信号生成回路の出力端子と、は電気的に接続され、
   前記第６のトランジスタのチャネル長は、前記第３のトランジスタのチャネル長及び前記第４のトランジスタのチャネル長よりも大きく、
   前記第１０のトランジスタのチャネル長は、前記第３のトランジスタのチャネル長及び前記第４のトランジスタのチャネル長よりも大きいパルス信号出力回路。
5. 前記第１のトランジスタの第１の端子と、前記第３のトランジスタの第１の端子には、第１のクロック信号が入力され、
   前記第２のトランジスタの第２の端子と、前記第４のトランジスタの第２の端子と、前記第６のトランジスタの第２の端子と、前記第１０のトランジスタの第２の端子には、第１の電位が与えられ、
   前記第５のトランジスタの第１の端子と、前記第７のトランジスタのゲート端子と、前記第８のトランジスタの第１の端子と、前記第１１のトランジスタの第１の端子には、前記第１の電位より高い第２の電位が与えられ、
   前記第５のトランジスタのゲート端子と、前記第１０のトランジスタのゲート端子には第１のパルス信号が入力され、
   前記第６のトランジスタのゲート端子には前記第２の入力信号生成回路の出力信号が入力され、
   前記第８のトランジスタのゲート端子には第２のパルス信号が入力され、
   前記第９のトランジスタのゲート端子には第２のクロック信号が入力され、
   前記第１１のトランジスタのゲート端子には前記第３のクロック信号が入力され、
   前記第１の出力端子または前記第２の出力端子から、第３のパルス信号を出力する請求項４に記載のパルス信号出力回路。
6. 前記第６のトランジスタまたは前記第１０のトランジスタの少なくとも一が、直列配置された少なくとも２つのゲートを有するマルチゲート型のトランジスタである請求項４または５に記載のパルス信号出力回路。
7. 一方の端子が、前記第２のトランジスタのゲート端子と、前記第４のトランジスタのゲート端子と、前記第２の入力信号生成回路の出力端子と、が電気的に接続されたノードに電気的に接続した容量素子をさらに有する請求項１乃至６に記載のパルス信号出力回路。