JP2011192290A - 集積化埋込型フラッシュ及びsramメモリを有する移動通信装置 - Google Patents
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Abstract
【解決手段】フラッシュメモリ列の異なる部分を用いて使用するためのフラッシュバス待機状態のための待機状態メモリレジスタ138を持つ。待機状態は、フラッシュメモリアクセスユニットが読出し動作によるデータの検索まで待機しなければならないような、フラッシュメモリバスの周期の数を指定する。異なる待機状態値は、フラッシュメモリ列の異なる品質低下の度合いを適応させるためにフラッシュメモリ列の異なる部分に設けられる。
【選択図】図3
Description
フラッシュメモリは、電力が切断された後でも記憶された情報を保持する一つの型の不揮発性メモリである。これは、一旦電力が切断されてしまうとその中に記憶されたデータを喪失する、SRAM又はダイナミックRAM(DRAM)のような揮発性メモリ装置とは対照的である。不揮発性であるのに加えて、フラッシュメモリは、それが組入れられたシステムの中で電気的に消去可能で且つ再プログラムが可能である。これは、典型的には再プログラムのために特殊な電圧を要求し、且つ、この故に、典型的には製造業者又はサービススペシャリストによる再プログラムのみが可能な、消去可能でプログラム可能なリードオンリメモリ(EPROM)のような他の不揮発性メモリ装置とは対照的である。
図面を参照して、本発明の好ましく且つ例示的な実施形態について説明する。本発明は、最初に、CDMAセルラ電話機の音声及びデータモデムASICの中で使用するための集積化埋込型フラッシュ及びSRAMシステムを参照して説明されるだろう。しかしながら、本発明の原理は、同様に他のシステムにも適用可能である。
こうして、別々の待機状態値は、そのメモリの予想された品質低下の度合いに依存するメモリの各部分のための待機状態レジスタの中に記憶される。たまにしか再プログラムされないように予想されるメモリの部分のために、0の待機状態は、相応する待機状態メモリレジスタの中に再プログラムされる。頻繁に再プログラムされるように予想される列の部分のために、3の待機状態値は、好ましくは、事前プログラムされる。予想される再プログラムの量は、全体に亘るシステムハードウェア及びソフトウェア設計に基づいて、前もって決定される。こうして、音声備忘録構成要素のように、頻繁にフラッシュメモリへ書込む確かなハードウェア及びソフトウェア構成要素がフラッシュマクロ#3のみに使用するために設計されているならば、そのときは、フラッシュマクロ#3のための待機状態は、3にプリセットされる。その代わりに、0の待機状態は、フラッシュマクロ#1のためにプリセットされ、1の待機状態は、フラッシュマクロ#2のためにプリセットされ、2の待機状態は、フラッシュマクロ#3のためにプリセットされる、等である。ソフトウェア及びハードウェアの設計者達は、予想される書込み頻度に基づいて、フラッシュマクロへ書込みをするためにシステムを設計するよう指図される。フラッシュメモリへの頻繁な書込みを行うハードウェア又はソフトウェアを開発する設計者達は、フラッシュマクロ#4へ書込むように彼等のシステムを構成するだろう。たまにしかフラッシュメモリへ書込まないハードウェア又はソフトウェアを開発する設計者達は、フラッシュマクロ#1へ書込むように彼等のシステムを構成するだろう。今までのところ他の代案では、フラッシュメモリアクセスユニットは、それぞれのフラッシュマクロへ実行される書込み動作の数を追跡し、且つそれに応じて関連する待機状態の数を選択的に増加させるように構成される。待機状態レジスタは、セルラ電話機が最初に製造されるときに、全て0にプリセットされる。その後、異なるフラッシュマクロがセルラ電話機の使用の間に再書込みされる範囲に依存して、待機状態レジスタの中に記憶された個々の値は、選択的に1に、それから多分2、それから3又はより大きくリセットされる。使用される特定のフラッシュメモリ、且つセルラ電話機の使用の量に依存して、どんな待機状態レジスタも0から1へリセットされるまでは、1年又は2年はあるかも知れない、且つ3の待機状態値へ到達するものは、全くないかも知れない。他の場合においては、その値は、より頻繁にリセットされる必要があるかも知れない。それでも他の実施においては、より大きい数の待機状態値でさえも、例えば、0から10の待機状態値を含んで提供される。待機状態値の合計数及び待機状態の数が増大する前に実行される再プログラム動作の数は、種々の構成要素を制御するために使用されるクロックの全体に亘る周波数と同様に、特定のフラッシュメモリ列、フラッシュバス、及びフラッシュコントローラにより大きく依存する。しかしながら、構成要素のそれぞれの選択のために、且つクロック信号のそれぞれの選択のために、日常の実験が、待機状態値のための容認できるか又は最適の値を決定するために、且つ待機状態値がどのくらい頻繁に増大される必要があるかを決定するために、実行されるかも知れない。いずれにせよ、プログラム可能な待機状態値を提供することによって、平均のメモリアクセス時間は、短縮されることができ、これによってより大きな処理速度又は同様な処理速度を達成するためのより緩慢なクロックの使用を可能にすることのどちらかを提供する。
Claims (17)
- フラッシュマクロの組として配列されたフラッシュメモリセル、と
前記フラッシュマクロの一方の一つへ、同時に前記フラッシュマクロの他方の一つを読出している間に、書込むための読出し間書込み手段、
を含むフラッシュメモリシステム。 - マイクロプロセッサへ接続された請求項1のシステムであって、且つ前記読出し間書込み手段は、
マイクロプロセッサから受信された信号を選択された前記マクロフラッシュの一つへ書込むための手段、と
前記選択されたマクロへ向けられたマイクロプロセッサからの読出しコマンドの受信に応答して、書込むための手段がその動作を完了してしまうまでマイクロプロセッサの動作を停止させ、それから読出しコマンドを実行するための手段
を含む請求項1のシステム。 - 読出し間書込み手段の現在のステータスを表現する値で、マイクロプロセッサによりアクセス可能な前記値を記憶するための手段を更に含む請求項2のシステム。
- フラッシュマクロの組として配列されたフラッシュメモリセル、
フラッシュメモリコントローラ、
フラッシュメモリマクロとフラッシュメモリコントローラを連結するフラッシュメモリバス、
前記フラッシュメモリコントローラは、
フラッシュマクロ当り一つのプログラム可能な待機状態の数を用いて、フラッシュマクロと関連するプログラム可能な待機状態の数を記憶するための手段、と
選択されたフラッシュマクロへアクセスするための手段で、選択されたフラッシュマクロと関連する待機状態の数を用いてプログラムされたフラッシュメモリバスを使用して選択されたフラッシュマクロへアクセスする選択されたフラッシュへアクセスするための前記手段、
を含むこと、
を含むメモリシステム。 - それぞれの前記待機状態レジスタユニットは待機状態のどのような整数も表現するためにプログラム可能である請求項4のシステム。
- フラッシュメモリセルで、フラッシュマクロの組として配列された前記フラッシュメモリセル、と
それぞれのフラッシュマクロと関連する別々のパスワードを記憶するための手段、と
選択された前記フラッシュマクロの一つのために有効なパスワードの受信に応答して、同時に全ての他のフラッシュセルのプログラム又は消去を防止している間に、前記選択されたフラッシュマクロのフラッシュセルのプログラム又は消去ができるようにするための手段、
を含むフラッシュメモリコントローラ、
を含むフラッシュメモリシステム。 - 前記フラッシュマクロの一つのフラッシュセルの一部分がブートローダソフトウェアを記憶する請求項6のフラッシュメモリシステム。
- ブートローダと関連するパスワードを記憶するための手段、と
ブートローダのために有効なパスワードの受信に応答して、前記ブートローダの前記フラッシュセルのプログラム又は消去ができるようにするための手段、
を更に含む請求項7のフラッシュメモリシステム。 - フラッシュマクロの選択されたフラッシュセルを消去するための手段で、ワード消去、頁消去又は大量消去動作を選択的に実行する、消去するための前記手段を更に含む請求項7のフラッシュメモリシステム。
- それぞれのフラッシュマクロに関連する別々のパスワードを記憶するための手段がハードワイヤードメモリにパスワードを記憶する請求項7のフラッシュメモリシステム。
- フラッシュメモリセル、
前記フラッシュメモリセルをハイメモリロケーションおよびロウメモリロケーションに区分するための手段を含むフラッシュメモリコントローラ、
前記フラッシュメモリセルは、フラッシュメモリ空間の最下位のメモリアドレスに始まるブートローダと他のメモリロケーション内のフラッシュマクロを記憶すること、と
区分するための前記手段は、ブートローダにより実行される動作が完了してしまった後、ハイメモリロケーションとロウメモリロケーションを交換するための手段を含むこと、
を含むフラッシュメモリシステム。 - 第1番目のメモリ区分の最下位のメモリアドレスに始まり記憶されたブートローダを用いて、第1番目及び第2番目のメモリ区分に区分可能なメモリ空間を有するフラッシュメモリシステム内に記憶された符号をアクセスするための方法であって、前記方法は、
リセット信号を受信し、
メモリの低位の部分としてメモリ空間の第1番目の区分、且つメモリの高位の部分として第2番目の区分を明示し、
ブートローダを動作させ、且つ
ブートローダにより実行される動作の完了のときに、メモリの第2番目の区分の中に記憶されたどのような符号も後で低位のメモリからアクセスされることができるように、メモリ空間の第1番目及び第2番目の区分を交換する、
ステップを含む方法。 - 請求項12の方法であって、ブートローダを動作させる前記ステップは、どのような新しい符号がフラッシュメモリの中にプログラムされる必要があるかどうかを決定し、且つもしそうならば、新しい符号をダウンロードし、且つそれから第1番目及び第2番目の区分が交換される前にメモリの高位の部分に新しい符号を書込むステップを含む請求項12の方法。
- フラッシュマクロの組として配列されたフラッシュメモリセル、と
前記フラッシュマクロの一つへ、同時に前記フラッシュマクロの他の一つを読出している間に、書込むための読出し間書込み回路網を有するフラッシュメモリアクセスユニット、
を含むフラッシュメモリシステム。 - フラッシュマクロの組として配列されたフラッシュメモリセル、
フラッシュメモリコントローラ、
フラッシュメモリマクロとフラッシュメモリコントローラを連結するフラッシュメモリバス、
前記フラッシュメモリコントローラは、
フラッシュマクロ当り待機状態の一つのプログラム可能な数を用いて、フラッシュマクロに関連する待機状態のプログラム可能な数を記憶するための待機状態レジスタユニット、と
選択されたフラッシュマクロへアクセスするためのフラッシュマクロアクセスユニットで、選択されたフラッシュマクロに関連する待機状態の数を用いてプグラムされたフラッシュメモリバスを使用して選択されたフラッシュマクロへアクセスする前記フラッシュマクロアクセスユニット、
を含むこと、
を含むメモリシステム。 - フラッシュメモリセルであって、フラッシュマクロの組として配列された前記フラッシュメモリセル、と
それぞれのフラッシュマクロに関連する別々のパスワードを記憶するためのパスワードレジスタ、と
選択された前記フラッシュマクロの一つのために有効なパスワードの受信に応答して、同時に全ての他のフラッシュセルのプログラム又は消去を防止している間に、選択されたフラッシュマクロのフラッシュセルのプログラム又は消去ができるようにするための回路網、
を含むフラッシュメモリコントローラ、
を含むフラッシュメモリシステム。 - フフラッシュメモリセル、
前記フラッシュメモリセルをハイメモリロケーションおよびロウメモリロケーションに区分するフラッシュメモリコントローラ、
前記フラッシュメモリセルは、フラッシュメモリ空間の最下位のメモリアドレスに始まるブートローダ及び他のメモリ位置内のフラッシュマクロを記憶すること、と
前記フラッシュメモリコントローラは、ブートローダにより実行された動作が完了してしまった後に前記ハイメモリロケーション及びロウメモリロケーションを交換すること、
を含むフラッシュメモリシステム。
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