JP2003517168A - 集積化埋込型フラッシュ及びｓｒａｍメモリを有する移動通信装置 - Google Patents

Abstract

(57)【要約】 【解決手段】 フラッシュ及びＳＲＡＭメモリ（１１２，１１３）は、改善されたアクセス時間を備え、且つその上ＡＳＩＣを使用する移動電話機全体に亘るパワー消費を低減させるために、特定用途集積回路（ＡＳＩＣ）の中に埋込まれる。フラッシュメモリシステム（１１２）は、個々のフラッシュマクロの組及びフラッシュマクロにアクセスするためのフラッシュメモリコントローラ（１３２）を備えるように構成されたフラッシュメモリ列（１３０）を含む。フラッシュメモリコントローラは、フラッシュマクロの一つへ、同時にフラッシュマクロの他の一つから読出している間に、書込むための読出し間書込みユニット（１４４，１４６）を含む。フラッシュメモリコントローラは、また、プログラム可能な待機状態レジスタ（１３８）及びフラッシュメモリ列の異なる部分のための別々のパスワードを提供するパスワードレジスタ（１４０）を含む。メモリ交換ユニット（１４９）は、ブートローダによって実行される動作の完了に引続いてハイメモリおよびロウメモリを交換するために設けられる。方法及び装置の実施が開示される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】

本発明は、全般的にみてセルラ電話機のような移動通信装置に関し、特に、そ
の中に使用するためのフラッシュメモリ及びスタティックランダムアクセスメモ
リ（ＳＲＡＭ）に関する。

【０００２】

【関連技術の説明】

フラッシュメモリは、電力が切断された後でも記憶された情報を保持する一つ
の型の不揮発性メモリである。これは、一旦電力が切断されてしまうとその中に
記憶されたデータを喪失する、ＳＲＡＭ又はダイナミックＲＡＭ（ＤＲＡＭ）の
ような揮発性メモリ装置とは対照的である。不揮発性であるのに加えて、フラッ
シュメモリは、それが組入れられたシステムの中で電気的に消去可能で且つ再プ
ログラムが可能である。これは、典型的には再プログラムのために特殊な電圧を
要求し、且つ、この故に、典型的には製造業者又はサービススペシャリストによ
る再プログラムのみが可能な、消去可能でプログラム可能なリードオンリメモリ
（ＥＰＲＯＭ）のような他の不揮発性メモリ装置とは対照的である。

【０００３】 従って、フラッシュメモリは、選択的に消去され且つ再プログラムされること
ができる不揮発性メモリを要求する装置の中で有利に使用される。特に、フラッ
シュメモリは、デスクトップパーソナルコンピュータ、ラップトップコンピュー
タ、ビデオゲームカートリッジ、ディジタル音声レコーダ、パーソナルディジタ
ルアシスタント（ＰＤＡ）、及びセルラ電話機（又は無線通信システムの他の移
動局）に使用するためには好都合である。典型的には、このようなシステムの中
で、フラッシュメモリは、どのような時でも、それへ書込まれることができるか
又はそれから読出されることができるかのどちらかであるが、その両方ではない
一つのフラッシュマクロ（ｆｌａｓｈ ｍａｃｒｏ）のように構成される。大部
分の装置に対してはこれで十分である。例えば、フラッシュメモリを含む大部分
の装置の中では、フラッシュメモリの中に記憶されるどのようなデータも、装置
が電力を遮断されるまでは揮発性メモリの中に記憶され、それからフラッシュメ
モリは、停止動作の間にそのデータを用いて再プログラムされる。そういうもの
として、装置がフラッシュメモリからの読出し及びフラッシュメモリへの書込み
の両方を同時に行うことが、いつも必要であるとは思われない。一つの例として
、ＰＣ又はラップトップコンピュータは、コンピュータが動作停止するまで、Ｄ
ＲＡＭメモリの中の基本入出力システム（ＢＩＯＳ）への変化を記憶するかも知
れない、次に、ＢＩＯＳへの変化がフラッシュメモリへ伝達される。

【０００４】

【発明が解決しようとする課題】

しかしながら、フラッシュメモリへ多くのより頻繁な読出し動作及び書込み動
作を要求するかも知れないセルラ電話機の中に、フラッシュメモリを設けようと
試みるときに問題が生じる。セルラ電話機は、使用中に多量の電力を消費し、そ
して、商業的に好ましくは、セルラ電話機は、再充電間の長い時間の間、効果的
に動作することができなければならない。その結果、セルラ電話機は、典型的に
は、できるだけ頻繁に内部の構成要素への電力を遮断するように構成される。例
えば、ＣＤＭＡセルラ電話機の中では、多くの構成要素は、ＣＤＭＡシステムの
それぞれ連続する呼出しスロット間で、電力を遮断される。（呼出しスロットは
、３０ミリ秒離れて生じる。）従って、たった一つの最後の電力遮断動作まで不
揮発性メモリの中で未処理の書込み動作を累積することは、実行可能ではない。
むしろ、フラッシュメモリへ書込まれるデータは、それぞれ連続する一時的電力
遮断の前に、素早く書込まれる必要があるかも知れない。更に、フラッシュメモ
リを頻繁に再プログラムする必要は、典型的には、セルラ電話機の中では、特に
、セルラスマートホン（ｃｅｌｌｕｌａｒ ｓｍａｒｔ ｐｈｏｎｅ）、即ち、
セルラ電話機能とＰＤＡ機能の両方をそれによって提供するＰＤＡを用いて構成
されるセルラ電話機の中では、遥かにより重要である。コンピュータに関する限
りにおいては、フラッシュメモリは、ＢＩＯＳ又はシステムの他の構成パラメー
タへの変化がある場合に再プログラムされる必要があるのみかも知れない。セル
ラスマートホンを用いて、フラッシュメモリは、新電話番号、住所、暦日付、会
合日付の類を記録するために頻繁に再プログラムされる必要があるかも知れない
。音声備忘録を記録するように構成されたスマートホンのために、フラッシュメ
モリは、電話機を使用して音声備忘録を記録するときには何時でも再プログラム
される必要があるかも知れない。従って、読出し及び書込み動作は、セルラ電話
機に関連して、遥かにより頻繁に実行される必要があるかも知れなく、且つ在来
のフラッシュメモリ構成は、これによってフラッシュメモリからの読出し及びフ
ラッシュメモリへの書込みが、同時に実行されることができなくて、不十分であ
るかも知れない。

【０００５】 更に、セルラ電話機応用の中では、フラッシュメモリは、他の応用において要
求されるよりも遥かにより素早くアクセスされる必要があるかも知れない。フラ
ッシュメモリから検索されるデータが、音声電話呼のように、セルラ電話機のど
のようなリアルタイム機能にも関連して使用するために要求されるならば、これ
は特に然りである。このような機能のために、フラッシュメモリからの読出しの
前に完了される前の書込み動作を待機しなければならないことによって必要とさ
れるどのような遅延も重要であるかも知れない。

【０００６】 それだけではなく、たとえ読出し動作が、未処理の書込み動作の完了を遅延さ
せられる必要がなくても、在来のフラッシュメモリの中の読出し時間は、かなり
緩慢になることができる。フラッシュメモリは、頻繁に再書込みされていた特定
のフラッシュセル（ｆｌａｓｈ ｃｅｌｌ）のための読出し時間が、頻繁に再書
込みされていなかったフラッシュセルと比較すると緩慢になるような使用では、
品質低下を生じる。この故に、フラッシュセルを含む装置が暫くの間使用された
後では、幾らかのフラッシュセルは、他のものより緩慢な読出し時間を有する。
可能性のある品質低下の原因となるのに対して、フラッシュセルを含む装置は、
典型的には、内部のフラッシュメモリの読出し時間を比較的に緩慢になるように
セットする。この点について、フラッシュメモリからデータを検索するためにフ
ラッシュメモリに接続されたバスシステムは、品質低下をするかも知れない潜在
的に緩慢なセルのアクセス時間の原因となるのに対して、十分な幾つかの待機時
間を用いて事前プログラムされる。換言すれば、フラッシュメモリアクセス時間
に関する限りにおいては、バスシステムは、最悪の場合のシナリオに適応させる
ために事前プログラムされる。その結果、まだ品質低下していないフラッシュメ
モリ位置からでさえも、全ての読出しアクセスは、比較的に緩慢である。多くの
装置においては、緩慢な読出し時間は、問題とはならない。しかしながら、セル
ラ電話機に関連して、フラッシュメモリからのそれぞれのアクセスに要求される
時間を最小化することは、特に、セルラ電話機がリアルタイム機能に活動してい
る間においては、遥かにより重要である。従って、改良されたフラッシュメモリ
システムを提供することは、特に、上に述べた不利な点を克服するセルラ電話機
又は同様な装置の中で使用するためには、非常に望ましいことであろう。本発明
の諸態様が目指すものは、この目的のためにある。

【０００７】 典型的には、セルラ電話機の中で、フラッシュメモリは、ＳＲＡＭと関連して
使用され、その中でフラッシュメモリは、不揮発性記憶を提供し、且つ、ＳＲＡ
Ｍは、揮発性記憶を提供する。典型的には、フラッシュメモリ及びＳＲＡＭ装置
は、お互いに別々の装置で、且つ、セルラ電話機能を取扱うためのマイクロプロ
セッサ及び種々の周辺構成要素を含むセルラ電話機の主要なＡＳＩＣからも別々
に搭載される。このような実施においては、フラッシュ及びＳＲＡＭメモリがＡ
ＳＩＣから分離しているために、フラッシュメモリ及びＳＲＡＭメモリへアクセ
スするために要求される時間は、比較的に遅くなることができ、こうして、全体
に亘るシステム性能を阻害する。従って、フラッシュ及びＳＲＡＭメモリへの速
められたアクセスを可能にするフラッシュメモリ、ＳＲＡＭ及び中央ＡＳＩＣを
有するセルラ電話機の中で使用するための改良されたシステム構成を提供するこ
とが、また望ましく、且つ、本発明の他の諸態様が目指すものは、この目的のた
めにある。

【０００８】 その上、セルラ電話機のフラッシュメモリは、頻繁にアクセスされる必要があ
るかも知れないので、フラッシュメモリの中に記憶されたデータの部分は、不注
意に上書きされるかも知れないという危険がある。これは、それぞれフラッシュ
メモリの部分を再プログラムする能力があるたくさんのハードウェア構成要素を
含むかも知れない最新式のセルラ電話機においては、特に、然りである。この問
題は、セルラ電話機の中で使用するためのソフトウェアが、典型的に、開発され
、且つ、急速に変化する商業界に適応させるために、非常に素早く市場へもたら
されなければならないという事実によって悪化させられる。その結果、ソフトウ
ェアが、不注意に、フラッシュメモリの中のデータの部分が再書込みされ又は消
去されることを引き起こすかも知れないという、明らかに重要な危険がある。フ
ラッシュメモリの部分が、不注意に、電話機の動作のために要求される、警察番
号、消防署番号の類のような記憶された重要な番号、又はブートローダ（ｂｏｏ
ｔ ｌｏａｄｅｒ）の類のような記憶された重要なソフトウェアプログラムを消
去したとするならば、これは、深刻な問題であり得る。従って、フラッシュメモ
リの部分の不注意な消去の危険を最小化する改良されたフラッシュメモリシステ
ムを提供することが非常に望ましく、且つ、なお、更に、本発明の諸態様は、こ
の目的を目指すものである。

【０００９】

【課題を解決するための手段】

本発明の第１の態様に従えば、フラッシュメモリシステムは、フラッシュマク
ロの一つへ、同時にフラッシュマクロの他の一つから読出している間に、書込む
ための読出し間書込み手段が設けられる。フラッシュメモリシステムがマイクロ
プロセッサヘ接続される一つの特定の例においては、読出し間書込み手段は、マ
イクロプロセッサから受信された信号を選択されたフラッシュマクロの一つへ書
込むための手段、且つ、選択されたフラッシュマクロへ目指すマイクロプロセッ
サからの読出しコマンドの受信に応答して、書込みのための手段がその動作を完
了するまでマイクロプロセッサの動作を中止させ、それから、読出しコマンドを
実行するための手段を含む。

【００１０】 こうして、フラッシュメモリセルは、独立にアクセスされることができるフラ
ッシュマクロの組に分割される。書込み動作は、フラッシュマクロの一つへ実行
されることができ、一方その間読出し動作は、フラッシュマクロ他の一つの中で
実行される。これは、一部においては、読出し動作は、書込み動作が完了するま
で延ばされる必要はないという理由で、全体に亘るシステム応答時間を改良する
。実際は、フラッシュメモリ書込み動作は、典型的には、フラッシュメモリ読出
し動作より遥かに長くかかるので、たくさんの読出し動作が、たった一つのフラ
ッシュメモリ書込み動作の間に並行して実行されるかも知れない。

【００１１】 本発明の第２の態様に従えば、フラッシュメモリシステムは、プログラム可能
な待機状態が設けられる。例示的実施形態においては、フラッシュメモリセルは
、再びフラッシュマクロの組として配列される。フラッシュメモリバスは、フラ
ッシュマクロとフラッシュメモリコントローラを連結させる。フラッシュメモリ
コントローラは、フラッシュマクロにつき１つのプログラム可能な待機状態の数
を用いて、フラッシュマクロに関連するプログラム可能な待機状態の数を記憶す
るための待機状態レジスタユニットを含む。フラッシュメモリコントローラは、
又、選択されたフラッシュマクロへアクセスするためのフラッシュマクロアクセ
スユニットを含む。フラッシュマクロアクセスユニットは、選択されたフラッシ
ュマクロに関連する待機状態の数を用いるフラッシュメモリバスプログラムを使
用して選択されたフラッシュマクロへアクセスする。この構成を用いて、頻繁に
再プログラムされ、且つ、この故に品質低下の支配を受けるフラッシュメモリの
部分は、フラッシュメモリの他の部分より大きい待機状態の数を使用してアクセ
スされることができる。その結果、頻繁に再プログラムされないフラッシュメモ
リの部分は、フラッシュメモリへの全ての読出し動作が、更に悪い場合の品質低
下の量に従う更に悪い場合のメモリアクセス時間に適応させる幾らかの待機状態
の数によって遅延させられる、システムの中より遥かに素早くアクセスされるこ
とができる。

【００１２】 本発明の第３の態様に従えば、フラッシュメモリシステムは、パスワード保護
が設けられる。例示的実施形態においては、フラッシュメモリシステムは、各フ
ラッシュマクロに関連する別々のパスワードを記憶するための手段、並びに、選
択されたフラッシュマクロの一つからの有効なパスワードの受信に応答して、同
時に全ての他のフラッシュセルの消去のためにプログラムすることを防止してい
る間、選択されたフラッシュマクロのフラッシュセルの消去のためにプログラム
することができるようにするための手段、を有するフラッシュメモリコントロー
ラと一緒にフラッシュマクロの組として配列されたフラッシュメモリセルを含む
。この構成を用いて、フラッシュメモリの部分の不注意な消去の危険は、大きく
最小化される。有効なパスワードは、消去動作が実行されることができる前に獲
得される。この故に、ソフトウェアバグの類の結果として生じる不注意な消去動
作は、大きく減少させられる。さらに、フラッシュメモリの異なる部分に対して
異なるパスワードを設けることによって、個々のコンピュータプログラム又は個
々の周辺ハードウェア構成要素は、フラッシュメモリの特定の部分を消去のみす
るように制限されることができる。その結果、フラッシュメモリの大きな部分の
不注意な消去又は再プログラムすることの危険は、大きく減少させられる。特定
の実施においては、フラッシュメモリの一部分は、フラッシュメモリが定在する
システムに役立つ使用のためのブートローダを記憶する。ブートローダに関連す
る別々のパスワードは、ブートローダの偶発的再プログラムの危険を更に最小化
するように設けられる。

【００１３】 本発明の第４の態様に従えば、フラッシュメモリシステムは、プログラム可能
なメモリマップが設けられる。フラッシュメモリシステムは、フラッシュメモリ
セルをハイメモリロケーションおよびロウメモリロケーションに区分するための
手段が設けられたフラッシュメモリセル及びフラッシュメモリコントローラを含
む。フラッシュメモリセルは、フラッシュメモリ空間の最下位のメモリアドレス
で始まるブートローダを記憶する。区分するための手段は、ブートローダによっ
て実行された動作が完了してしまった後にハイメモリロケーションとロウメモリ
ロケーションを交換するための手段を含む。この配列を用いて、典型的には、最
初のパワーアップ（ｐｏｗｅｒ−ｕｐ）動作の間アクセスされるのみのブートロ
ーダは、より頻繁にアクセスされる必要があるかも知れない他のデータ及びプロ
グラムが、より適切にアクセスされることができる下位のメモリの中に記憶され
ることができるような、上位のメモリに交換される。

【００１４】

【発明の実施の形態】

本発明の他の目的、特徴及び利点は、添付された図面とともに、後に続く説明
から明白になるだろう。本発明の方法及び装置の実施形態が提供される。

【００１５】 例示的実施形態の詳細な説明 図面を参照して、本発明の好ましく且つ例示的な実施形態について説明する。
本発明は、最初に、ＣＤＭＡセルラ電話機の音声及びデータモデムＡＳＩＣの中
で使用するための集積化埋込型フラッシュ及びＳＲＡＭシステムを参照して説明
されるだろう。しかしながら、本発明の原理は、同様に他のシステムにも適用可
能である。

【００１６】 図１は、ＣＤＭＡ無線通信システムの中で使用するために構成されたセルラ電
話機のような、移動無線通信装置の中で使用するための音声及びデータモデムＡ
ＳＩＣ１００を図示する。音声及びデータモデムＡＳＩＣは、セルラ電話機の電
話機能を取扱うための回路網を含む。示されていないが、セルラ電話機は、他の
ＡＳＩＣ、又は他の機能を実行するように構成された他の集積回路を含んでもよ
い。例えば、セルラ電話機が、無線電話機能と同様な、ＰＤＡ機能を提供するス
マートホンのように構成されるならば、別々のＡＳＩＣは、ＰＤＡ機能を制御す
るために設けられるかも知れない。その代わりに、全ての機能は、たった一つの
ＡＳＩＣの中に集積化されるかも知れない。

【００１７】 セルラ電話機の無線電話機能を取扱うために、ＡＳＩＣは、音声及びデータモ
デム機能を制御するためのマイクロプロセッサ１０２を含む。マイクロプロセッ
サは、例えば、Ａｒｍ，ＩｎｃＪ．社によって提供されるＡＲＭ７ ＴＤＭＩＪ
マイクロプロセッサのような、縮小命令セット計算（ｒｅｄｕｃｅｄ ｉｎｓｔ
ｒｕｃｔｉｏｎ ｓｅｔ ｃｏｍｐｕｔｉｎｇ）（ＲＩＳＣ）マイクロプロセッ
サであるかも知れない。ＡＲＭ７ ＴＤＭＩ及びＡｒｍ，Ｉｎｃ．は、両方とも
Ａｒｍ，Ｉｎｃ．社の商標である。他の実施においては、例えば、複合命令セッ
ト計算（ｃｏｍｐｌｅｘ ｉｎｓｔｒｕｃｔｉｏｎ ｓｅｔ ｃｏｍｐｕｔｉｎ
ｇ）（ＣＩＳＣ）マイクロプロセッサを含む他のマイクロプロセッサが使用され
る。一般に符号１０４で示される種々の周辺構成要素が、特定のＣＤＭＡ無線電
話機能を実行するためにＡＳＩＣの中に設けられる。

【００１８】 システムバス１０６は、マイクロプロセッサと種々のＣＤＭＡ周辺構成要素を
連結させる。使用時に、マイクロプロセッサは、基地局（示されていない）から
受信されたＣＤＭＡ信号をセルラ電話機のスピーカを通して出力するための音声
信号に変換し、又はセルラ電話機のマイクロホンから受信された音声信号を基地
局への伝送のためのＣＤＭＡ信号に変換するような、ＣＤＭＡ無線通信を処理す
るように指図された種々の機能を実行するために、システムバスを介して、種々
のＣＤＭＡ周辺構成要素を制御する。これら及び他の機能を実行するために、マ
イクロプロセッサ及び周辺構成要素は、ＡＳＩＣの外側のセルラ電話機の中に実
装された１つ若しくはより多いＳＲＡＭ、ＤＲＡＭ又はフラッシュメモリチップ
を含むかも知れない、ＡＳＩＣの上に形成された内部メモリシステム１０８の中
又は外部メモリシステム１１０の中のいずれかに、データ又は他の情報を記憶す
る。全般に、電話呼のリアルタイム処理の類に関連して使用されるデータのよう
な、素早くアクセスされる必要があるデータ又は他の情報は、適切なアクセスの
ために内部メモリシステムの中に記憶される。非リアルタイム機能を用いて使用
するためのデータのような、素早く検索される必要がないデータは、外部メモリ
システムの中に記憶される。

【００１９】 内部メモリシステムは、たった一つのメモリシステムとして集積化されたフラ
ッシュメモリシステム１１２及びＳＲＡＭ１１３を含む。図１の例示的実施にお
いては、たった一つのメモリシステムの回路及びマイクロプロセッサの回路並び
にＣＤＭＡ周辺構成要素は、全てたった一つのシリコン型の上に集積化される。
他の実施においては、たった一つのメモリシステムの回路は、一方の型の上に設
けられ、且つ、マイクロプロセッサ及び周辺ＣＤＭＡ構成要素は、他方の型の上
に設けられる。好ましくは、この実施においては、二つの別々のシリコン型は、
たった一つのチップの中で集積化される。どの場合においても、内部メモリイン
タフェースユニット１１５は、システムバス１０６を介して、内部メモリシステ
ムをマイクロプロセッサ及び周辺ＣＤＭＡ構成要素と連結させる。外部メモリイ
ンタフェースユニット１１７は、システムバス１０６をも介して、外部メモリシ
ステムをマイクロプロセッサ及び周辺ＣＤＭＡ構成要素と連結させる。

【００２０】 内部メモリシステムのフラッシュメモリシステム１１２のフラッシュメモリは
、主に、マイクロプロセッサ又はＣＤＭＡ周辺構成要素によって使用するための
ＣＤＭＡソフトウェアコードを記憶するために使用される。典型的には、フラッ
シュメモリは、また、マイクロプロセッサによる最初のパワーアップ動作の間検
索され且つ動作させられるブートローダを含む。ブートローダは、フラッシュメ
モリの中に記憶された他のＣＤＭＡプログラムへアクセスしたり且つ動作させる
ための命令を含む。フラッシュメモリは、また、名前、電話番号、住所の類の記
憶のような、セルラ電話機に関連して使用されるデータの不揮発性記憶を設ける
ために使用される。セルラ電話機がＰＤＡの動作を追加的に実行するスマートホ
ンのように構成されているならば、そのときは、フラッシュメモリは、会合日付
、暦、予定、音声備忘録、の類のような、ＰＤＡによって使用されるデータを追
加的に記憶する。一般に、セルラ電話機が電力停止してしまっている間でさえも
保たれているかも知れないどのような型のソフトウェア又はデータも、好ましく
は、ＡＳＩＣの中に埋込まれたフラッシュメモリの中、又はもし外部メモリの中
に設けられていれば、フラッシュメモリシステムの中のいずれかに記憶される。

【００２１】 埋込型ＳＲＡＭ１１３は、それらの機能に関連してマイクロプロセッサ又は周
辺構成要素によって使用される他の型のデータ又はソフトウェアプログラムの揮
発性記憶を設ける。例えば、ＣＤＭＡ信号がセルラ電話機の通話中に基地局から
受信されるとき、種々の周辺構成要素は、信号、又はその処理されたバージョン
（ｖｅｒｓｉｏｎ）をＳＲＡＭの中に記憶する。一つの特定の例として、ビタビ
（Ｖｉｔｅｒｂｉ）復号器が入力信号を処理してしまった後、音声のために復号
化されたシンボルは、ボコーダによる引続く処理のためにＳＲＡＭの中に記憶さ
れる。外部メモリは、また、データ、特に高レートでアクセスされる必要がない
データを記憶するための揮発性メモリとして使用されるかも知れない。

【００２２】 さて、信号の伝送のために、ＡＳＩＣ１００のＣＤＭＡ周辺構成要素を考慮し
てみると、ＤＳＰを含むかも知れないボコーダ１１４は、マイクロホン（示され
ていない）を通して受信された音声信号をディジタル化されたシンボル又は他の
情報のパケットに変換するために設けられる。誤り訂正及び検出目的のために、
ＣＤＭＡ符号器１１６は、ボコーダによって発生させられたシンボルを符号化す
る。ＣＤＭＡインタリーバ１１８は、時間ダイバーシティを設けるために符号化
された信号をインタリーブし、これによって伝送電力の低減を可能にする。ＣＤ
ＭＡ変調器１２０は、アンテナ（示されていない）を介する次の伝送のためにイ
ンタリーブされた信号を変調する。受信された信号を処理するために、ＣＤＭＡ
復調器１２２は、信号を復調し、デインタリーバ１２４は、どのような前のイン
タリーブの影響も除去するように、信号をデインタリーブし、且つＣＤＭＡ復号
器１２６は、その中に符号化されている音声又はデータ信号を取出すために、信
号を復号化する。音声通信については、復号化された音声信号は、スピーカ（示
されていない）を通して電話機のユーザへ出力される。データ通信については、
復号化されたデータ信号は、例えば、ウェブブラウザプログラム（ｗｅｂ ｂｒ
ｏｗｓｅｒ ｐｒｏｇｒａｍ）、ｅメールプログラムの類を使用して、表示する
ため（示されていない表示装置上に）のような、電話機の他の構成要素によって
更に処理される。

【００２３】 こうして、図１は、他にも特徴はあるが、埋込型のフラッシュ及びＳＲＡＭを
図示する。ＡＳＩＣ上にフラッシュメモリ及びＳＲＡＭを埋込むことによって、
マイクロプロセッサ並びにフラッシュ及びＳＲＡＭメモリは、これによって物理
的に互いに密接する。この故に、マイクロプロセッサからメモリへのデータバス
及び制御信号は、逆もまた同様に、オフチップメモリ（ｏｆｆ−ｃｈｉｐ ｍｅ
ｍｏｒｙ）を使用するときに印刷回路基板上で見出だされるよりも少ない経路及
び容量遅延に出会う。これは、全体に亘たるメモリアクセス時間、且つより速い
全体に亘たる処理速度を改善する。その上、ＡＳＩＣの中にフラッシュ及びＳＲ
ＡＭを埋込むことによって、ＡＳＩＣの外部にある全てのメモリを要求するシス
テムと比較して、セルラ電話機のエレクトロニクスの全体に亘る寸法が削減され
得る。これは、スリムで且つコンパクトな設計を使用して構成されたセルラ電話
機を可能にする。それだけではなく、重要な電力節減が、ＡＳＩＣの中にフラッ
シュメモリ及びＳＲＡＭを埋込むことによって達成される。特に、フラッシュメ
モリ及びＳＲＡＭがオフチップを設けているならば、少なからぬ電力及びエネル
ギーが消費され、フラッシュメモリ及びＳＲＡＭへアクセスするために要求され
る種々の入力／出力ピン並びに印刷回路基板上の信号追跡をトグル（ｔｏｇｇｌ
ｉｎｇ）する。この故に、埋込まれたフラッシュメモリ及びＳＲＡＭの中で頻繁
にアクセスされる必要があるデータ及びプログラムを記憶することによって、電
力消費が低減され、これによって、電話機が、再充電動作が要求される前に、顧
客によってより長く動作させられ得るような、セルラ電話機の待機時間を改善す
る。その上、装置が活動しているときにより低い全体に亘る電流消費があり、こ
れによって更に電力消費を低減させる。好ましくは、システムバス、マイクロプ
ロセッサ、及び内部メモリシステムは、全て３２ビットのデータ通路を処理する
ように構成される。外部のフラッシュ及びＳＲＡＭは、典型的には、８ビットの
データ通路のみを使用してアクセスされる。この故に、３２ビットのデータ通路
を適応させることによって、アクセス時間は、また、更に改善される。その上、
それぞれのクロック周期の間、より大量のデータが処理され得るので、ＡＳＩＣ
の構成要素の全体に亘るクロックレートは、低減させられることができ、これに
よって、なお、更に、パワー消費を改善する。オフチップメモリについて、３２
ビットのデータパスは、典型的には、ピン及び経路の制限のため、使用されない
。それでも他の利点として、ＡＳＩＣの中に埋込型のフラッシュメモリ及びＳＲ
ＡＭを設けることは、セルラ電話機のマザボード上に要求されるチップの合計数
を減少させ、これによって簡単化された製造工程の結果として信頼性を向上させ
る。

【００２４】 こうして、ＡＳＩＣ１００の中に埋込型のフラッシュ及びＳＲＡＭを設けるこ
とは、たくさんの利点を提供する。次に、内部メモリシステムのフラッシュ及び
ＳＲＡＭメモリの特定の特徴をより詳細に説明する。これらの特徴は、例えば、
改善されたアクセス時間、改善された不注意な書込み動作からの保護、の類を提
供する。

【００２５】 さて、図２を参照すると、埋込型フラッシュメモリシステムは、フラッシュメ
モリ列１３０及びフラッシュメモリコントローラ１３２を含む。フラッシュメモ
リ列１３０は、説明されるように、独立にアクセスされることができるＮ個の異
なるフラッシュマクロまでに限定されるフラッシュメモリセルを含む。換言すれ
ば、一つのフラッシュマクロ上の読出し動作は、他の一つのフラッシュマクロ上
の書込み動作が実行されている間に、実行されることができる。ある特定の例に
おいては、Ｎは４にセットされて、合計四つの別々のフラッシュマクロに細分さ
れるようなフラッシュメモリを可能にする。フラッシュメモリシステムバス１３
４は、フラッシュメモリ列とフラッシュコントローラを連結し、読出し又は書込
み動作を実行するためにフラッシュメモリ列へアクセスするようなフラッシュコ
ントローラを可能にする。好ましくは、全ての三つの構成要素は、３２ビットの
データパスに適応するように構成される。フラッシュコントローラ１３２は、フ
ラッシュマクロアクセスユニット１３６、並びにプログラム可能な待機状態レジ
スタ１３８、プログラム可能なパスワードレジスタ１４０及びステータスレジス
タ１４２を含んでいる、種々のメモリレジスタを含む。フラッシュメモリアクセ
スユニットは、フラッシュメモリ列のフラッシュマクロへのアクセスを制御する
ために、種々のレジスタの中に記憶された情報を使用する。レジスタの中に記憶
された情報及びその情報が使用される方法について、さらに詳細に説明する。

【００２６】 フラッシュメモリアクセスユニット１３６は、フラッシュメモリ読出しユニッ
ト１４４及びフラッシュメモリ書込みユニット１４６を含む。読出しユニットは
、フラッシュメモリユニットの中に記憶されたデータ又はソフトウェアプログラ
ムを読出すために使用される。書込みユニットは、新しいデータ又は新しいプロ
グラムを記憶するためにフラッシュメモリの部分を再プログラムするために使用
される。一緒にして、読出し及びフラッシュ書込みユニットは、一つのフラッシ
ュマクロ上に、同時に書込み動作が他の一つのフラッシュマクロ上に実行されて
いる間、実行される読出し動作を可能にするための読出し間書込み手段を設ける
。こうして、特定の例として、読出しユニット１４４は、書込みユニットがフラ
ッシュマクロ＃２上に書込み動作を実行している間に、フラッシュマクロ＃１上
に読出し動作を実行してもよい。読出し動作は、全体に亘るメモリ列の中の特定
のメモリアドレスを指定して、フラッシュバス１３４を介して、フラッシュメモ
リ列１３０へ読出しコマンドを転送することによって行われる。フラッシュマク
ロ＃１からの読出し動作の場合においては、アドレスは、フラッシュマクロ＃１
のアドレス空間の中の３２ビットのメモリアドレスを指定する。同様に、書込み
動作については、書込みコマンドは、フラッシュバスを介してフラッシュメモリ
へ転送される。書込みコマンドは、フラッシュマクロの中のアドレスを指定し、
且つ追加的にその中に記憶されているデータを指定する。３２ビットのデータ通
路の実施については、書込みコマンドは、メモリアドレスと一緒に３２ビットの
データを設ける。その上、下記に説明されるように、書込み動作は、正しいパス
ワードが書込みコマンドの一部としてマイクロプロセッサ又は周辺構成要素から
受信されるならば、実行されるのみである。

【００２７】 フラッシュメモリ書込み動作は、本質的にフラッシュ読出し動作より多くの量
の時間がかかる。読出し動作は、例えば、たった一つのクロック周期の中で実行
されるかも知れない。書込み動作は、幾百ものクロック周期を要求するかも知れ
ない。従って、非常に多数の個々の読出し動作は、たった一つの書込みが実行さ
れている間に、実行されるかも知れない。読出し動作は、書込み動作の支配を受
けているマクロとは異なるフラッシュマクロのどの上にでも実行される。読出し
要請が、現在、書込み動作の支配を受けているフラッシュマクロの中のアドレス
を指定してマイクロプロセッサから受信されるならば、書込み動作は、書込み動
作が完了してしまうまでフラッシュマクロアクセスユニットによって延期される
。その上に、フラッシュメモリアクセスユニットは、マイクロプロセッサヘ信号
を転送し、書込み動作の完了が未処理の動作を中止するようプロセッサを制御す
る。これは、断続信号又は他の在来の手法を使用して達成されるかも知れない。
純理論的な処理ができるマイクロプロセッサを使用する実施におけるような、他
の実施においては、書込み動作が実行されている間、マイクロプロセッサが動作
を継続することを可能にすることが望ましいかも知れない。

【００２８】 この故に、読出し間書込み機構が設けられる。もし、同じフラッシュマクロへ
命令が出され（ｉｓｓｕｅ）ないならば、未処理の書込み動作の完了まで、読出
し動作が延期される必要がないという理由で、読出し間書込み機構は、平均して
、より速い読出しアクセス時間が達成されることを可能にする。そういうものと
して、全体に亘るシステムは、より効率的であって、与えられた期間の時間の範
囲内でより多くの動作をシステムが実行することを可能にするか、又は全般的に
より低いクロックレートでシステムが動かされることを可能にするかのいずれか
であり、こうして電力消費を低減する。

【００２９】 フラッシュメモリアクセスユニットは、追加的に、フラッシュメモリの部分を
消去するための消去ユニット１４７を含む。消去ユニットは、開始アドレスを指
定し且つ更に消去されるデータの量を指定して、マイクロプロセッサ又は他の構
成要素から消去コマンドを受信する。消去コマンドは、たった一つのワード（３
２ビット）、まる一頁、又はフラッシュメモリ列全体のいずれかの消去を指定し
てもよい。正しいパスワードがマイクロプロセッサ又は周辺構成要素から消去コ
マンドの一部として受信されるならば、書込み動作を用いるとして、消去動作は
、実行されるのみである。“大量消去”動作としてこの中で参照される、フラッ
シュメモリ列全体が消去される動作の間に、フラッシュメモリへの全ての他の読
出し又は書込み要請は、大量消去動作の完了を未処理のまま、停止させられる。
例示的実施においては、全てのフラッシュメモリ動作は、また、フラッシユメモ
リの頁が消去されたとき、たとえ動作が、消去されている頁から分離したフラッ
シュマクロヘ実行されるものであっても、停止させられる。他の実施においては
、フラッシュメモリ動作は、他のフラッシュマクロが消去されている頁によって
影響されないことを可能にされる。その上、フラッシュメモリの特定の実施に依
存して、消去動作は、どのような書込み（又はプログラム）動作の前でも実行さ
れる必要があるかも知れない。その上、特に、書込み動作が“１”ビットに“０
”ビットへ変化させることのみができるように、フラッシュメモリが構成されて
いるならば、そのときは、消去動作は、ワード又は実際の書込み動作の前に書込
まれているワードヘ実行される必要があるだろう。消去動作は、引続く書込み動
作が選択されたワードの中のビットを“０”へ再プログラムすることができるよ
うに、以前に“０”へプログラムされた全てのビットを“１”へ変換し返す。従
って、このような実施においては、フラッシュメモリ書込みユニット１４６は、
書込みコマンドを受信したとき、最初に、ワード又は書込み動作を実行する前の
書込み動作の支配を受けているワードを消去するように、消去ユニット１４７を
制御する。代案においては、書込みユニット１４６は、書込み動作の前に自動的
に消去動作を実行しない。このような実施においては、ソフトウェア設計者達は
、フラッシュメモリヘアクセスするソフトウェアが書込み動作の前に消去動作を
実行することを確実にしなければならない。

【００３０】 フラッシュメモリアクセスユニットは、また、メモリ列１３０のメモリアドレ
スフェーズの全体に亘るハイメモリ部分およびロウメモリ部分の交換に使用する
ためのメモリ交換ユニット１４９を含む。メモリ交換ユニットの動作を、図５に
関連して下記により詳細に説明する。

【００３１】 図３は、フラッシュメモリ列の異なる部分を用いて使用するためのフラッシュ
バス待機状態のための待機状態メモリレジスタ１３８を図示する。待機状態メモ
リレジスタは、フラッシュメモリ列の別々のＭ個の部分に関連する待機状態値を
記憶するための別々のＭ個の記憶レジスタを含む。一つの実施においては、フラ
ッシュマクロ当り別々の１つの待機状態レジスタがあるように、Ｍは、Ｎにセッ
トされる。他の実施においては、フラッシュマクロ当り多数の待機状態レジスタ
又は待機状態レジスタ当り多数のフラッシュマクロがあるかも知れない。一つの
特定な実施においては、Ｎは４にセットされ、且つＭは１６にセットされる。各
待機状態レジスタは、メモリ列の相応する部分の中のどんなメモリアドレスへの
読出し動作の間でも使用するための待機状態値を記憶する。待機状態は、フラッ
シュメモリアクセスユニットが読出し動作によるデータの検索まで待機しなけれ
ばならないような、フラッシュメモリバスの周期の数を指定する。待機状態が０
にセットされているならば、そのときは、フラッシュメモリアクセスユニットは
、読出し動作がフラッシュ列へ強行されたクロック周期の直後に引続くクロック
周期の間にフラッシュバスへアクセスする。待機状態が３にセットされているな
らば、そのときは、フラッシュメモリアクセスユニットは、読出し動作の強行に
引続く三つのクロック周期を待機する。

【００３２】 異なる待機状態値は、フラッシュメモリ列の異なる品質低下の度合いを適応さ
せるためにフラッシュメモリ列の異なる部分に設けられる。簡単には、より頻繁
にフラッシュメモリが書込まれれば、より緩慢にフラッシュセルは、引続く読出
し動作に応答する。異なる型のデータ又はプログラムを記憶するフラッシュ列の
異なる部分に対して、異なる度合いの読出し時間の品質低下が生じる。その上特
に、音声備忘録を記憶するために使用される部分のように、頻繁に再書込みされ
るフラッシュメモリの部分は、ブートローダを記憶する部分のように、頻繁に再
書込みされるフラッシュメモリの部分より大量の品質低下の支配を受ける。（下
記に説明される実施においては、ブートローダは、ブートローダを記憶するため
に使用されるメモリセルへ幾らかの度合いの品質低下の結果をもたらす高位のメ
モリの内も外もすっかり、交換される。） こうして、別々の待機状態値は、そのメモリの予想された品質低下の度合いに
依存するメモリの各部分のための待機状態レジスタの中に記憶される。たまにし
か再プログラムされないように予想されるメモリの部分のために、０の待機状態
は、相応する待機状態メモリレジスタの中に再プログラムされる。頻繁に再プロ
グラムされるように予想される列の部分のために、３の待機状態値は、好ましく
は、事前プログラムされる。予想される再プログラムの量は、全体に亘るシステ
ムハードウェア及びソフトウェア設計に基づいて、前もって決定される。こうし
て、音声備忘録構成要素のように、頻繁にフラッシュメモリへ書込む確かなハー
ドウェア及びソフトウェア構成要素がフラッシュマクロ＃３のみに使用するため
に設計されているならば、そのときは、フラッシュマクロ＃３のための待機状態
は、３にプリセットされる。その代わりに、０の待機状態は、フラッシュマクロ
＃１のためにプリセットされ、１の待機状態は、フラッシュマクロ＃２のために
プリセットされ、２の待機状態は、フラッシュマクロ＃３のためにプリセットさ
れる、等である。ソフトウェア及びハードウェアの設計者達は、予想される書込
み頻度に基づいて、フラッシュマクロへ書込みをするためにシステムを設計する
よう指図される。フラッシュメモリへの頻繁な書込みを行うハードウェア又はソ
フトウェアを開発する設計者達は、フラッシュマクロ＃４へ書込むように彼等の
システムを構成するだろう。たまにしかフラッシュメモリへ書込まないハードウ
ェア又はソフトウェアを開発する設計者達は、フラッシュマクロ＃１へ書込むよ
うに彼等のシステムを構成するだろう。今までのところ他の代案では、フラッシ
ュメモリアクセスユニットは、それぞれのフラッシュマクロへ実行される書込み
動作の数を追跡し、且つそれに応じて関連する待機状態の数を選択的に増加させ
るように構成される。待機状態レジスタは、セルラ電話機が最初に製造されると
きに、全て０にプリセットされる。その後、異なるフラッシュマクロがセルラ電
話機の使用の間に再書込みされる範囲に依存して、待機状態レジスタの中に記憶
された個々の値は、選択的に１に、それから多分２、それから３又はより大きく
リセットされる。使用される特定のフラッシュメモリ、且つセルラ電話機の使用
の量に依存して、どんな待機状態レジスタも０から１へリセットされるまでは、
１年又は２年はあるかも知れない、且つ３の待機状態値へ到達するものは、全く
ないかも知れない。他の場合においては、その値は、より頻繁にリセットされる
必要があるかも知れない。それでも他の実施においては、より大きい数の待機状
態値でさえも、例えば、０から１０の待機状態値を含んで提供される。待機状態
値の合計数及び待機状態の数が増大する前に実行される再プログラム動作の数は
、種々の構成要素を制御するために使用されるクロックの全体に亘る周波数と同
様に、特定のフラッシュメモリ列、フラッシュバス、及びフラッシュコントロー
ラにより大きく依存する。しかしながら、構成要素のそれぞれの選択のために、
且つクロック信号のそれぞれの選択のために、日常の実験が、待機状態値のため
の容認できるか又は最適の値を決定するために、且つ待機状態値がどのくらい頻
繁に増大される必要があるかを決定するために、実行されるかも知れない。いず
れにせよ、プログラム可能な待機状態値を提供することによって、平均のメモリ
アクセス時間は、短縮されることができ、これによってより大きな処理速度又は
同様な処理速度を達成するためのより緩慢なクロックの使用を可能にすることの
どちらかを提供する。

【００３３】 図４は、フラッシュメモリ列の異なる部分に関連するパスワードを記憶するた
めのフラッシュメモリパスワードレジスタ１４０を図示する。フラッシュメモリ
パスワードレジスタは、それぞれフラッシュメモリ列の相応する部分に関連する
Ｐパスワードを記憶する。一つの例においては、Ｐは、１６にセットされる。プ
ログラムを容易にするために、Ｐは、Ｍと同様な値にセットされてもよい。各個
々のパスワードレジスタは、書込み又は消去動作がメモリ列の相応する部分に実
行されることができる前に、要求される独特のパスワードを記憶する。こうして
、マイクロプロセッサ又は他のＡＳＩＣの構成要素から受信される各書込みコマ
ンドは、メモリアドレス及びそのアドレスへ書込まれるデータと一緒に、パスワ
ードを指定する。各消去コマンドは、また、消去されたメモリアドレスのアイデ
ンティフィケーションと一緒に、パスワードを指定する。書込みコマンドを受信
すると、書込みユニット１４６（図２）は、書込みコマンドの中に受信されたパ
スワードを、書込みコマンドによって指定されたメモリアドレスのためのパスワ
ードレジスタの中に記憶されたパスワードと比較する。両パスワードが合致した
ならば、書込みユニットは、書込み動作をフラッシュメモリへ進めることによっ
て、書込みコマンドを実行するように進める。両パスワードが合致しなければ、
書込みユニットは、誤り信号を、書込みコマンドを出す構成要素へ返送し、無効
パスワードのために書込みコマンドが実行されることができなかったことを、構
成要素に知らせる。消去コマンドは、同様な方法で取扱われる。

【００３４】 こうして、パスワード保護は、設けられる。パスワード保護は、一部分は、多
分ソフトウェアバグの類の結果としての、フラッシュメモリの部分の不注意な消
去又は再プログラムを予防するために、設けられる。これに関しては、不注意な
書込み又は消去コマンドが正しいパスワードを含むだろうとは、明らかに思われ
ない。その上、システムが全面的に、異なる周辺構成要素がフラッシュメモリの
異なる部分への読出し及び書込みをするように、構成されているならば、そのと
きは、パスワード保護は、また、一方の周辺構成要素が他方の構成要素へ予約さ
れたメモリ領域に不注意に書込むことを予防するのを手伝う。例えば、ボコーダ
は、フラッシュマクロ＃２からのみ読出し又は書込みをしてもよい。他のパスワ
ードプロトコルは、代わりに設けられてもよい。例えば、異なるパスワードをメ
モリの異なる部分に関連させるよりむしろ異なるパスワードは、それを出す異な
る構成要素に直接関連させてもよい。こうして、例えば、第１番目のパスワード
は、マイクロプロセッサから受信されるコマンドに関連されてもよいのだが、一
方第２番目のパスワードは、ボコーダから受信されるコマンドに関連させられる
。この実施においては、それぞれの装置は、潜在的にどのようなフラッシュマク
ロへ書込み又はどのようなフラッシュマクロから読出すこともできるが、しかし
、それにも関わらず、不注意な書込み動作の危険は、最小化される。それぞれの
パスワードは、例えば、１６ビットの独特の２進列（ｂｉｎａｒｙ ｓｅｑｕｅ
ｎｃｅ）であるかも知れない。パスワード保護を設けることによって、警察、火
災又はその類の電話番号の喪失のような、重要なデータの喪失は、回避される。
その上、フラッシュメモリの中に記憶されたＣＤＭＡ符号の部分が崩壊させられ
るかも知れないだろうという危険は、低減される。極端な場合においては、フラ
ッシュメモリの中に記憶された１つ又はより多いＣＤＭＡプログラムの崩壊は、
全面的なセルラ電話機の機能不全という結果となり、取替え又はサービスのため
に顧客にセルラ電話機を返却するよう要求することになる。さらに他の実施にお
いては、ユーザは、ユーザによって記憶されたデータを用いて使用するための特
定のパスワードを記録することができるかも知れない。例えば、一方のフラッシ
ュマクロが音声備忘録を記録するために排他的に使用されるならば、ユーザは、
他方の電話機のユーザによる音声備忘録への未認可のアクセスを防止するために
、セルラ電話機のキーパッドよって独特のパスワードを入力するかも知れない。
同じように、電話番号、住所の類を記憶するためのメモリの特定の部分は、同じ
ように未認可のアクセスを防止するために、それと関連させられたユーザ入力の
パスワードを持っているかも知れない。正しく認識されることができるように、
種々の広範囲の異なるパスワードシナリオは、本発明の一般原理との一貫性があ
るのかも知れない。

【００３５】 注目したように、フラッシュメモリ列の一部は、ブートローダを記憶するため
に使用されてもよい。別々の追加的なパスワードレジスタ１５０は、ブートロー
ダを記憶するメモリの部分に設けられる。これ故に、そのコマンドが追加的に別
々のブートローダパスワードを設けないならば、ブートローダを記憶するメモリ
の部分に影響するどのような書込み又は消去コマンドも実行されない。これは、
それ故に、ブートローダが不注意に崩壊されるような危険を最小化するために、
きわどいブートローダへ追加的水準のパスワード保護を与える。

【００３６】 図５は、フラッシュメモリ列のフラッシュマクロのステータスを記憶するため
のフラッシュメモリステータスレジスタ１４２を図示する。ステータスレジスタ
は、Ｎ個のフラッシュマクロ各自のステータスを別々に記憶するためのＮ個の個
々のメモリ要素を含む。それぞれのステータスレジスタは、相応するフラッシュ
マクロが現在の未処理の読出し又は書込み動作の支配を受けているかどうかを、
他の可能な特徴の中で、指定する。その上に、ステータスレジスタは、更に、読
出し又は書込み動作を実行するソフトウェア又はハードウェアの実体を指定する
かも知れない。読出し又は書込み動作を出す装置の正体を記憶するために、マイ
クロプロセッサは、新規に要請されたフラッシュメモリ動作が、より高優先のも
のかどうか、且つ、もしそうならば、マイクロプロセッサが、より高優先のフラ
ッシュメモリ動作が直ちに実行されることを可能にする読出し又は書込み動作を
中止させるフラッシュコントローラを中断させてもよいかどうかを、マイクロプ
ロセッサによって維持されている適切な優先化テーブルを使用して、決定するこ
とができる。

【００３７】 その上に、ステータスレジスタは、更に、現在の読出し又は書込み動作のステ
ータスのどのような表示も記憶するかも知れない。例えば、ステータスレジスタ
は、読出し又は書込みコマンドがフラッシュメモリ列へ転送された時刻を記録す
るかも知れない。こうして、マイクロプロセッサは、その時刻値にアクセスし、
且つコマンドが完了しそうである時刻をそれから決定するかも知れない。書込み
動作が、典型的に、１００クロック周期かかるならば、マイクロプロセッサは、
未処理書込みコマンドが直前のみに出されたかどうか、又はそれが殆ど完了され
てしまったかどうかを決定することができる。これは、マイクロプロセッサが、
フラッシュコントローラに、より高優先の書込み動作を出すことを中断させるよ
うに決定することを、可能にする。読出し動作に関するかぎりにおいて、ステー
タスレジスタは、特定の読出し動作に関連して使用される待機周期の数を指定す
るかも知れない。正しく認識されことができるように、広範囲の種々のステータ
ス情報は、システムの再プログラムに依存してステータスレジスタの中に記憶さ
れることができる。一般には、ステータス情報は、与えられた時間の範囲内に実
行されるより多数の動作を可能にするために、又は秒当りの同じ数の動作をまだ
達成しつついる間に、使用されるより低いクロックレートを可能にするために、
システムの全体に亘る効率を改善するために設けられる。

【００３８】 図６は、メモリ列１３０（図２も同様）の全体に亘るメモリアドレス空間１５
２の部分のハイメモリ部分およびロウメモリ部分を交換するために動作するメモ
リ交換ユニット１４９（図２）の動作を図示する。使用中においては、ブートロ
ーダは、最初に、メモリ空間の最下位のメモリアドレス、例えば、アドレス０Ｘ
００に記憶される。主なソフトウェアプログラムは、０Ｘ０５８０００００のよ
うな、上位のメモリアドレスに始まり、記憶される。ブートローダは、フラッシ
ュメモリの中の主なソフトウェアプログラムの内のどれが、パワーアップ又はリ
セット動作の一部として動かされる必要があるかを指定するコマンドを含む。一
旦、ブートローダがその動作を完了してしまうと、メモリ交換ユニットは、ハイ
メモリおよびロウメモリを交換する。こうして、交換動作の後、主要なフラッシ
ュソフトウェアプログラムは、メモリ位置０Ｘ０に始まり、記憶される。ブート
ローダは、０Ｘ０５８０００００のような上位のメモリアドレスに記憶される。
これ故に、下位のメモリへのジャンプは、いまや、フラッシュマクロの主なソフ
トウェアへの進入をさせる。これは、主なフラッシュソフトウェアがより便宜的
にアクセスされることを可能にする。その後、セルラ電話機が電源を切られ、且
つ、それから、再度、電源を入れられるならば、又は、ある他のリセット動作が
実行されるならば、メモリアドレスは、ブートローダの正しい初期動作を可能に
するために、ブートローダが最下位のメモリアドレスに定在するように、再度、
交換される。

【００３９】 この中で説明されたシステムは、１９９９年１２月３日に提出された、代理人
事件整理番号、第９９０３２６号の“ワードラインバッファを用いるフラッシュ
メモリシステムを有する移動通信装置”と題する番号未知の同時係属米国特許出
願に記載されているような、ワードラインバッファを追加的に組入れてもよい。

【００４０】 ここに説明されてきたものは、埋込型フラッシュ及びＳＲＡＭメモリを有する
、ＣＤＭＡに基づくマイクロプロセッサシステムの例示的実施形態である。本発
明の諸原理は、同様に他のシステムにも適用可能である。この中に説明された諸
実施形態は、本発明の単なる例示であり、且つ、本発明の範囲を限定するように
考察されるべきではない。

【図面の簡単な説明】

【図１】 図１は、移動電話機の中で使用するための集積化埋込型フラッシュ及びＳＲＡ
Ｍシステムを有する音声及びデータモデムＡＳＩＣのブロック図である。

【図２】 図２は、図１のＡＳＩＣのフラッシュメモリシステムのブロック図である。

【図３】 図３は、図２のフラッシュメモリシステムの中で使用するための待機状態メモ
リのブロック図である。

【図４】 図４は、図２のフラッシュメモリシステムの中で使用するためのパスワードメ
モリのブロック図である。

【図５】 図５は、図２のフラッシュメモリシステムと共に使用するためのフラッシュメ
モリ状態レジスタのブロック図である。

【図６】 図６は、図２のフラッシュメモリの区分可能なメモリ余白のブロック図である
。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ，ＴＲ)，ＯＡ(ＢＦ ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ， ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，Ｇ Ｍ，ＫＥ，ＬＳ，ＭＷ，ＭＺ，ＳＤ，ＳＬ，ＳＺ，ＴＺ ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ， ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＥ，ＡＧ，ＡＬ，ＡＭ， ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，Ｂ Ｚ，ＣＡ，ＣＨ，ＣＮ，ＣＲ，ＣＵ，ＣＺ，ＤＥ，ＤＫ ，ＤＭ，ＤＺ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，ＧＥ， ＧＨ，ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ，Ｊ Ｐ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＡ，ＭＤ，ＭＧ，ＭＫ， ＭＮ，ＭＷ，ＭＸ，ＭＺ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，Ｒ Ｏ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ ，ＴＭ，ＴＲ，ＴＴ，ＴＺ，ＵＡ，ＵＧ，ＵＺ，ＶＮ， ＹＵ，ＺＡ，ＺＷ (72)発明者 シモンズ、スティーブン アメリカ合衆国、カリフォルニア州 92130 サン・ディエゴ、サンセット・ブ ラフス・ウェイ 4484 (72)発明者 エルフセイニ、ジャラル アメリカ合衆国、カリフォルニア州 92064 ポーウェイ、ナンバー５エヌ、オ ーク・クノール・ロード 12424 (72)発明者 ユー、ニコラス・ケー アメリカ合衆国、カリフォルニア州 92131 サン・ディエゴ、キャンディ・ロ ーズ・ウェイ 11616 (72)発明者 カーン、サフィ アメリカ合衆国、カリフォルニア州 92131 サン・ディエゴ、スワン・キャニ オン・ロード 11364 Ｆターム(参考） 5B060 MM13

Claims (17)

【特許請求の範囲】
1. 【請求項１】 フラッシュマクロの組として配列されたフラッシュメモリセ
   ル、と 前記フラッシュマクロの一方の一つへ、同時に前記フラッシュマクロの他方の
   一つを読出している間に、書込むための読出し間書込み手段、 を含むフラッシュメモリシステム。
2. 【請求項２】 マイクロプロセッサへ接続された請求項１のシステムであっ
   て、且つ前記読出し間書込み手段は、 マイクロプロセッサから受信された信号を選択された前記マクロフラッシュの
   一つへ書込むための手段、と 前記選択されたマクロへ向けられたマイクロプロセッサからの読出しコマンド
   の受信に応答して、書込むための手段がその動作を完了してしまうまでマイクロ
   プロセッサの動作を停止させ、それから読出しコマンドを実行するための手段 を含む請求項１のシステム。
3. 【請求項３】 読出し間書込み手段の現在のステータスを表現する値で、マ
   イクロプロセッサによりアクセス可能な前記値を記憶するための手段を更に含む
   請求項２のシステム。
4. 【請求項４】 フラッシュマクロの組として配列されたフラッシュメモリセ
   ル、 フラッシュメモリコントローラ、 フラッシュメモリマクロとフラッシュメモリコントローラを連結するフラッシ
   ュメモリバス、 前記フラッシュメモリコントローラは、 フラッシュマクロ当り一つのプログラム可能な待機状態の数を用いて、フラ
   ッシュマクロと関連するプログラム可能な待機状態の数を記憶するための手段、
   と 選択されたフラッシュマクロへアクセスするための手段で、選択されたフラ
   ッシュマクロと関連する待機状態の数を用いてプログラムされたフラッシュメモ
   リバスを使用して選択されたフラッシュマクロへアクセスする選択されたフラッ
   シュへアクセスするための前記手段、 を含むこと、 を含むメモリシステム。
5. 【請求項５】 それぞれの前記待機状態レジスタユニットは待機状態のどの
   ような整数も表現するためにプログラム可能である請求項４のシステム。
6. 【請求項６】 フラッシュメモリセルで、フラッシュマクロの組として配列
   された前記フラッシュメモリセル、と それぞれのフラッシュマクロと関連する別々のパスワードを記憶するための
   手段、と 選択された前記フラッシュマクロの一つのために有効なパスワードの受信に
   応答して、同時に全ての他のフラッシュセルのプログラム又は消去を防止してい
   る間に、前記選択されたフラッシュマクロのフラッシュセルのプログラム又は消
   去ができるようにするための手段、 を含むフラッシュメモリコントローラ、 を含むフラッシュメモリシステム。
7. 【請求項７】 前記フラッシュマクロの一つのフラッシュセルの一部分がブ
   ートローダソフトウェアを記憶する請求項６のフラッシュメモリシステム。
8. 【請求項８】 ブートローダと関連するパスワードを記憶するための手段、
   と ブートローダのために有効なパスワードの受信に応答して、前記ブートローダ
   の前記フラッシュセルのプログラム又は消去ができるようにするための手段、 を更に含む請求項７のフラッシュメモリシステム。
9. 【請求項９】 フラッシュマクロの選択されたフラッシュセルを消去するた
   めの手段で、ワード消去、頁消去又は大量消去動作を選択的に実行する、消去す
   るための前記手段を更に含む請求項７のフラッシュメモリシステム。
10. 【請求項１０】 それぞれのフラッシュマクロに関連する別々のパスワード
    を記憶するための手段がハードワイヤードメモリにパスワードを記憶する請求項
    ７のフラッシュメモリシステム。
11. 【請求項１１】 フラッシュメモリセル、 前記フラッシュメモリセルをハイメモリロケーションおよびロウメモリロケー
    ションに区分するための手段を含むフラッシュメモリコントローラ、 前記フラッシュメモリセルは、フラッシュメモリ空間の最下位のメモリアドレ
    スに始まるブートローダと他のメモリロケーション内のフラッシュマクロを記憶
    すること、と 区分するための前記手段は、ブートローダにより実行される動作が完了してし
    まった後、ハイメモリロケーションとロウメモリロケーションを交換するための
    手段を含むこと、 を含むフラッシュメモリシステム。
12. 【請求項１２】 第１番目のメモリ区分の最下位のメモリアドレスに始まり
    記憶されたブートローダを用いて、第１番目及び第２番目のメモリ区分に区分可
    能なメモリ空間を有するフラッシュメモリシステム内に記憶された符号をアクセ
    スするための方法であって、前記方法は、 リセット信号を受信し、 メモリの低位の部分としてメモリ空間の第１番目の区分、且つメモリの高位の
    部分として第２番目の区分を明示し、 ブートローダを動作させ、且つ ブートローダにより実行される動作の完了のときに、メモリの第２番目の区分
    の中に記憶されたどのような符号も後で低位のメモリからアクセスされることが
    できるように、メモリ空間の第１番目及び第２番目の区分を交換する、 ステップを含む方法。
13. 【請求項１３】 請求項１２の方法であって、ブートローダを動作させる前
    記ステップは、どのような新しい符号がフラッシュメモリの中にプログラムされ
    る必要があるかどうかを決定し、且つもしそうならば、新しい符号をダウンロー
    ドし、且つそれから第１番目及び第２番目の区分が交換される前にメモリの高位
    の部分に新しい符号を書込むステップを含む請求項１２の方法。
14. 【請求項１４】 フラッシュマクロの組として配列されたフラッシュメモリ
    セル、と 前記フラッシュマクロの一つへ、同時に前記フラッシュマクロの他の一つを読
    出している間に、書込むための読出し間書込み回路網を有するフラッシュメモリ
    アクセスユニット、 を含むフラッシュメモリシステム。
15. 【請求項１５】 フラッシュマクロの組として配列されたフラッシュメモリ
    セル、 フラッシュメモリコントローラ、 フラッシュメモリマクロとフラッシュメモリコントローラを連結するフラッシ
    ュメモリバス、 前記フラッシュメモリコントローラは、 フラッシュマクロ当り待機状態の一つのプログラム可能な数を用いて、フラ
    ッシュマクロに関連する待機状態のプログラム可能な数を記憶するための待機状
    態レジスタユニット、と 選択されたフラッシュマクロへアクセスするためのフラッシュマクロアクセ
    スユニットで、選択されたフラッシュマクロに関連する待機状態の数を用いてプ
    グラムされたフラッシュメモリバスを使用して選択されたフラッシュマクロへア
    クセスする前記フラッシュマクロアクセスユニット、 を含むこと、 を含むメモリシステム。
16. 【請求項１６】 フラッシュメモリセルであって、フラッシュマクロの組と
    して配列された前記フラッシュメモリセル、と それぞれのフラッシュマクロに関連する別々のパスワードを記憶するための
    パスワードレジスタ、と 選択された前記フラッシュマクロの一つのために有効なパスワードの受信に
    応答して、同時に全ての他のフラッシュセルのプログラム又は消去を防止してい
    る間に、選択されたフラッシュマクロのフラッシュセルのプログラム又は消去が
    できるようにするための回路網、 を含むフラッシュメモリコントローラ、 を含むフラッシュメモリシステム。
17. 【請求項１７】 フフラッシュメモリセル、 前記フラッシュメモリセルをハイメモリロケーションおよびロウメモリロケー
    ションに区分するフラッシュメモリコントローラ、 前記フラッシュメモリセルは、フラッシュメモリ空間の最下位のメモリアドレ
    スに始まるブートローダ及び他のメモリ位置内のフラッシュマクロを記憶するこ
    と、と 前記フラッシュメモリコントローラは、ブートローダにより実行された動作が
    完了してしまった後に前記ハイメモリロケーション及びロウメモリロケーション
    を交換すること、 を含むフラッシュメモリシステム。