CN1411601A - 具有集成嵌入式快闪和sram存储器的移动通信装置 - Google Patents

Abstract

把快闪和SRAM存储器(112、113)嵌入专用集成电路(ASIC)中，以提供改进的访问时间，还降低使用ASIC的移动电话的总的功率消耗。快闪存储器系统(112)包括配置成提供独立的快闪宏指令集的快闪存储器阵列(130)，以及用于访问快闪宏指令的快闪存储器控制器(132)。快闪存储器控制器包括同时读写单元(144、146)，用于在写入快闪宏指令中之一的同时从快闪宏指令的另一个读出。快闪存储器控制器还包括可编程等待状态寄存器(138)和为快闪存储器阵列的不同部分提供独立的口令的口令寄存器(140)。提供存储器交换单元(149)，用于在完成引导程序执行的操作之后交换高和低存储器。揭示方法和设备的实施。

Description

具有集成嵌入式快闪和SRAM存储器的移动通信装置

发明领域

本发明一般涉及诸如蜂窝电话之类的移动通信装置，尤其，涉及在其中使用的快闪存储器和静态随机存取存储器(SRAM)。

现有技术的描述

快闪存储器是非—易失性存储器的一种类型，即使在断开电源之后，它也能保持所存储的信息。与诸如SRAM或动态RAM(DRAM)之类的易失性存储器比较，一旦断开电源，存储在这些存储中的数据就要丢失。除了非—易失性之外，快闪存储器是电可擦除的，而且可以在安装它的系统中进行编程。与诸如可擦除可编程只读存储器(EPROM)之类的其它非—易失性存储器器件比较，EPROM一般需要特定的再编程电压，因此一般只是通过制造者或服务专家来进行再编程。

相应地，在需要可以选择地擦除和再编程的非—易失性存储器的装置中有利地使用快闪存储器。尤其，快闪存储器特别适用于台式个人计算机、膝上计算机、视频游戏盒、数字话音记录器、个人数字助理(PDA)以及蜂窝电话(或无线通信系统的其它移动站)。一般，在这种系统中，把快闪存储器配置成单个快闪宏指令，可以在任何时候对它进行写入或读出，但是不是在同时。对于大多数装置，这已足够。例如，在大多数包括快闪存储器的装置中，把需要存储在快闪存储器中的任何数据存储在易失性存储器中直到要关断装置，然后，在关断操作中用数据对快闪存储器进行再编程。如此，装置决不可能需要同时读出和写入快闪存储器。作为一个例子，PC或膝上计算机可以把改变存储到DRAM存储器中的基本输入/输出系统(BIOS)直到要关断计算机，然后把存储到BIOS的改变传递到快闪存储器。

然而，当试图在可能需要对快闪存储器进行更频繁的读出操作和写入操作的蜂窝电话中实施快闪存储器时，就发生了问题。在使用期间，蜂窝电话消耗大量电源，并且商用上要求，蜂窝电话在再充电之间必须能够长时间有效地操作。结果，一般把蜂窝电话配置成尽可能经常地关断内部元件的电源。例如，在CDMA蜂窝电话中，在CDMA系统的每个接连着的寻呼时隙之间使许多元件的电源降低。(相隔30毫秒产生寻呼时隙)。相应地，把悬空的写入操作积累在非—易失性存储器中直到单个最终电源关断操作是行不通的。而是，在每个接连着的临时电源关断之前，要求把待写入快闪存储器的数据迅速地写入。此外，在蜂窝电话中，一般更多地要求对快闪存储器进行频繁的再编程，尤其在蜂窝智能电话中，即，配置PDA从而提供蜂窝电话和PDA两种功能的蜂窝电话中。在连接计算机的情况下，可能只在BIOS改变或系统的其它配置参数改变的情况下才需要对快闪存储器进行再编程。对于蜂窝智能电话，快闪存储器可能经常需要再编程以记录新电话号码、地址、日历日期、会议日期等等。对于配置成记录话音备忘录的智能电话，只要使用电话记录话音备忘录时，快闪存储器就需要再编程。相应地，可能需要更频繁地执行与蜂窝电话和传统快闪存储器装置有联系的读出和写入操作，从而不能同时执行从快闪存储器读出和写入快闪存储器，这是不合适的。

此外，在蜂窝电话应用中，可能需要比在其它应用中更快地访问快闪存储器。如果要求从快闪存储器取得的数据是联系蜂窝电话的任何实时功能有联系而使用的，诸如话音电话呼叫，就尤其是如此。对于这种功能，在从快闪存储器读出之前，等待前面写入操作完成需要的任何延迟都是显著的。

此外，即使在完成写入操作中不需要延迟读出操作，但是在传统快闪存储器中的读出时间可能是十分慢的。快闪存储器随使用而性能下降，致使经常被再写入的特定快闪存储单元的读出时间比未曾被经常再写入的快闪存储单元的读出时间要慢。因此，在包括快闪存储器的装置已经使用一些时间以后，某些快闪存储单元比其它单元具有较慢的读出时间。为了计算可能的性能下降，包括快闪存储单元的装置一般设置相当慢的内部快闪存储器读出时间。在这方面，用许多等待状态对总线系统进行预编程，所述总线系统连接到快闪存储器用于从快闪存储器取得数据，所述等待状态足以计算性能可能下降的存储单元的潜在慢访问时间。换言之，在涉及快闪存储器访问时间的情况下，对总线系统预编程使之适应最坏的情况。结果，所有的读出访问都是相当慢的，即使从性能未下降的快闪存储器存储单元读出。在很多装置中，较慢的读出时间是没问题的。然而，关于蜂窝电话，特别，在使蜂窝电话参与实时功能时，使每次访问快闪存储器所需要的时间最小尤为重要。相应地，极其希望提供克服上述缺点的改进的快闪存储器系统，特别供在蜂窝电话或相似的装置中使用。本发明的各方面是针对这个目的的。

一般，在蜂窝电话中，快闪存储器是连同SRAM一起使用的，其中，快闪存储器提供非—易失性存储，而SRAM提供易失性存储。一般，快闪存储器和SRAM器件是彼此独立的器件，并且还与蜂窝电话的主要ASIC(专用集成电路)分开安装，所述蜂窝电话包括微处理器和用于处理蜂窝电话功能的各种外围部件。在这种实施中，因为快闪存储器和SRAM存储器是与ASIC分开的，所以访问快闪存储器和SRAM所需要的时间可能相当慢，因此妨碍了系统总性能。相应地，还希望提供改进的系统结构，供在具有快闪存储器、SRAM和允许加快访问快闪存储器和SRAM存储器的中央ASIC的蜂窝电话中使用，本发明的其它方面是针对这个目的的。

还有，因为可能经常需要访问蜂窝电话的快闪存储器，因此存在可能会不注意地重写在快闪存储器中存储的一部分数据的危险。在现代化的蜂窝电话中，尤其如此，所述现代化的蜂窝电话可以包括许多硬件部件，每个硬件部件能够对快闪存储器的一部分进行再编程。通过一般必须开发在蜂窝电话中使用的软件并极快地投入市场以适应快速变化的市场这个事实，使问题变得恶化。结果，存在十分重大的危险性，即，软件可能不注意地导致重写或擦除在快闪存储器中的部分数据。如果部分快闪存储器不注意地擦除诸如警署号码、救火会号码等存储的重要电话号码，或诸如引导程序等电话操作所需要的存储的重要软件程序，则可能造成严重的问题。相应地，极其希望提供改进的快闪存储器系统，所述快闪存储器系统使不注意地擦除部分快闪存储器的危险性最小，并且本发明的再进一步的方面是针对这个目的的。

发明概要

根据本发明的第一方面，提供具有同时读写装置的快闪存储器系统，用于在写入一个快闪宏指令的同时读出另一个快闪宏指令。在把快闪存储器连接到微处理器的一个特定例子中，同时读写装置包括一种装置，用于把从微处理器接收的信号写入所选择的一个快闪宏指令中，还包括一种装置，根据所接收的来自微处理器的针对所选择的快闪宏指令的读出命令，用于悬空微处理器的操作直到用于写入的装置已经完成它的操作，然后执行读出命令。

因此，把快闪存储器存储单元分成可被独立地访问的快闪宏指令集。可以对快闪宏指令中之一执行写入操作，而同时在另一个快闪宏指令中执行读出操作。这提高了总的系统响应时间，部分是因为不需要把读出操作推迟到直到完成写入操作。当然，由于快闪存储器写入操作一般比快闪存储器读出操作需要更长的时间，在单个快闪存储器写入操作期间，可以平行地执行许多读出操作。

根据本发明的第二方面，提供具有可编程等待状态的快闪存储器系统。在示例实施例中，再次安排快闪存储器存储单元作为快闪宏指令集。快闪存储器总线互连快闪宏指令和快闪存储器控制器。快闪存储器控制器包括等待状态寄存器单元，用于存储与快闪宏指令相关联的等待状态的可编程数，每个快闪宏指令有一个等待状态的可编程数。快闪存储器控制器还包括快闪宏指令访问单元，用于访问所选择的快闪宏指令。快闪宏指令访问单元使用含与所选快闪宏指令关联的等待状态数的快闪存储器总线程序访问所选择的快闪宏指令。具有这种安排，可以使用比快闪存储器的其它部分更大的等待状态数来访问经常被再编程因此而性能下降的快闪存储器部分。结果，可以以比系统中的存储器访问时间快许多的时间来访问不经常再编程的快闪存储器部分，其中，对快闪存储器的所有读出操作都延迟某个等待状态数，以适应相应于较坏情况的性能下降量的较坏情况存储器访问时间。

根据本发明的第三方面，提供具有口令保护的快闪存储器系统。在示例实施例中，快闪存储器系统包括安排成快闪宏指令集的快闪存储器存储单元和快闪存储器控制器，所述快闪存储器控制器具有一种装置，用于存储与每个快闪宏指令相关联的独立口令，以及一种装置，用于根据所接收的来自所选择的一个快闪宏指令的有效口令，启动擦除所选择的一个快闪宏指令的快闪存储单元的编程，而同时防止擦除所有其它快闪存储单元的编程。具有这种配置，大大地降低了不注意地擦除部分快闪存储器的危险性。在可以执行擦除操作之前捕获有效的口令。因此大大地降低了软件故障等等导致的不注意擦除操作。此外，通过对快闪存储器的不同部分提供不同的口令，可以限制各个计算机程序或各个外围硬件部件，使之只擦除快闪存储器的特定部分。结果，大大地降低了大部分快闪存储器的不注意擦除或再编程的危险性。在特定实施例中，一部分快闪存储器存储引导程序，用于引导快闪存储器所驻留的系统。提供与引导程序相关联的独立的口令，以进一步降低偶然对引导程序进行再编程的危险性。

根据本发明的第四方面，提供具有可编程存储器映象的快闪存储器系统。快闪存储器系统包括快闪存储器存储单元以及快闪存储器控制器，所述快闪存储器控制器提供一种装置，用于把快闪存储器存储单元分配成高和低存储器存储单元。快闪存储器存储单元在快闪存储器空间的最低存储器地址处开始存储引导程序。用于分配的装置包括一种装置，用于在完成引导程序执行的操作之后交换高和低存储器存储单元。具有这种安排，把一般只在初始通电操作期间访问的引导程序交换到高存储器，致使可以把更频繁地访问的其它数据和程序存储在低存储器中，在那里可以更便利地访问它们。

从下面结合附图的描述中，对本发明的其它目的、特征和优点将更为明了。提供本发明的方法和设备的实施例。

附图简述

图1是在移动电话中使用的具有集成嵌入式快闪和SRAM存储器系统的话音和数据调制解调器ASIC(专用集成电路)的方框图；

图2是图1的ASIC的快闪存储器系统的方框图；

图3是在图2的快闪存储器系统中使用的等待状态存储器的方框图；

图4是在图2的快闪存储器系统中使用的口令存储器的方框图；

图5是在图2的快闪存储器系统中使用的快闪存储器状态寄存器的方框图；

图6是图2的快闪存储器的可分配的存储器空间的框图。

示例实施例的描述

现在将参考附图描述本发明的较佳的和示例的实施例。主要参考在CDMA蜂窝电话的话音和数据调制解调器ASIC中使用的集成嵌入式快闪和SRAM系统来描述本发明。然而，本发明的原理也可以应用于其它系统。

图1示出在移动无线通信装置中使用的话音和数据调制解调器ASIC100，所述移动无线通信装置诸如配置成在CDMA无线通信系统中使用的蜂窝电话。话音和数据调制解调器ASIC包括用于处理蜂窝电话的电话功能的电路。虽然未示出，但是蜂窝电话可以包括配置成执行其它功能的其它ASIC或其它集成电路。例如，如果把蜂窝电话配置成智能电话以提供PDA功能以及无线电话功能，则可以提供独立的ASIC，用于控制PDA功能。另一方面，可以把所有功能集成在单个ASIC中。

为了处理蜂窝电话的无线电话功能，ASIC包括微处理器102，用于控制话音和数据调制解调器功能。例如，微处理器可以是精简指令集计算(RISC)微处理器，诸如ARM，IncJ提供的ARM 7TDMIJ微处理器。ARM 7TDMIJ和Arm，Inc.两者都是Arm，Inc.的商标。在其它实施中，使用其它微处理器，例如，包括复杂指令集计算(CISC)微处理器。在ASIC中提供通常用104表示的各种外围部件，用于执行特定的CDMA无线电话功能。

系统总线106互连微处理器和各种CDMA外围部件。在使用中，微处理器通过系统总线控制各种CDMA外围部件以执行针对处理CDMA无线通信的各种功能，诸如把从基站(未示出)接收到的CDMA信号转换成通过蜂窝电话扬声器输出的话音信号，或把从蜂窝电话的话筒接收到的话音信号转换成用于发送到基站的CDMA信号。为了执行这些和其它功能，微处理器和外围部件把数据或其它信息存储在ASIC上形成的内部存储器系统108中，或存储在外部存储器系统110中，它可以包括安装在蜂窝电话中ASIC外面的一个或多个SRAM、DRAM或快闪存储器芯片。一般，把诸如联系电话呼叫等实时处理使用的数据之类的需要快速访问的数据和信息存储在内部存储器系统中，以便于访问。把诸如用于非实时处理功能的数据之类的不需要快速获取的数据存储在外部存储器系统中。

内部存储器系统包括集成成为单个存储器系统的快闪存储器系统112和SRAM113。在图1的示例实施中，把单个存储器系统的电路和微处理器和CDMA外围部件的电路都集成到单个硅晶片上。在其它实施中，在一个晶片上提供单个存储器系统的电路，而在另外的晶片上提供微处理器和外围CDMA部件的电路。最好，在该实施例中，把两个独立的硅晶片集成在单个芯片中。在任何情况中，内部存储器接口单元115通过系统总线106使内部存储器系统与微处理器和外围CDMA部件互连。外部存储器接口单元117也通过系统总线106使外部存储器系统与微处理器和外围CDMA部件互连。

主要使用内部存储器系统的快闪存储器系统112的快闪存储器来存储微处理器或CDMA外围部件使用的CDMA软件代码。一般，快闪存储器还包括引导程序，在初始通电操作期间，微处理器取得并运行所述引导程序。引导程序包括指令，用于访问和运行存储在快闪存储器中的其它CDMA程序。还使用快闪存储器，用于提供关于蜂窝电话所使用的数据的非—易失性存储，诸如名称、电话号码、地址等等的存储。如果把蜂窝电话配置成附加地执行PDA操作的智能电话，则快闪存储器另外存储PDA使用的数据，诸如会议日期、日历、计划、话音备忘录等等。一般，即使在完成蜂窝电话的关断时，最好把必须保留的任何类型的软件或数据存储在嵌入在ASIC中的快闪存储器系统中，或存储在在外部存储器中提供的快闪存储器系统中，如果有的话。

嵌入式SRAM113提供其它类型数据或软件程序的易失性存储，微处理器或与它们的功能有关的外围部件使用所述其它类型数据或软件程序。例如，在蜂窝电话谈话期间，当从基站接收到CDMA信号时，各种外围部件可以把所述信号，或所述信号经处理的形式存储在SRAM中。作为一个特殊的例子，在维特比(Viterbi)解码器已经处理输入信号之后，把话音的经解码的码元存储在SRAM中，用于声码器的后续处理。还可以使用外部存储器作为易失性存储器，用于存储数据，特别是不需要以高速率访问的数据。

现在简单地考虑ASIC100的CDMA外围部件，为了发送信号，提供声码器114，它可以包括DSP(数字信号处理器)，用于把通过话筒(未示出)接收到的话音信号转换成数字码元或信息的其它分组。为了纠错和检测的目的，CDMA编码器116对声码器产生的码元进行编码。CDMA交织器118对经编码的信号进行交织，以提供时间分集，从而允许降低发射功率。CDMA调制器120对经交织的信号进行调制，用于之后通过天线(未示出)发送。为了处理所接收信号，CDMA解调器122对信号进行解调，去交织器124对信号进行去交织，以除去任何以前的交织影响，而CDMA解码器126对信号进行解码，以获取编码在其中的话音或数据信号。对于话音通信，使经解码的话音信号通过扬声器(未示出)输出到电话的用户。对于数据通信，进一步通过电话的其它部件处理经解码的信号，所述电话的其它部件诸如电子邮件程序等等，例如，用于使用网络浏览器程序进行显示(在未示出的显示器上显示)。

因此，除了许多其它特征之外，图1示出具有嵌入式快闪和SRAM的ASIC。通过把快闪存储器和SRAM嵌入在ASIC上，从而微处理器和快闪和SRAM存储器在物理上相互接近。因此，与当使用在芯片外的存储器时在印制电路板上发现的线路和电容延迟相比，从微处理器到存储器，或反之，的数据总线和控制信号碰到的线路和电容延迟都较小。这改进了总的存储器访问时间而且使总的处理速度较快。还有，与要求把所有存储器置于ASIC外部的系统相比，通过把快闪和SRAM嵌入ASIC，可以减小蜂窝电话的电子线路的总尺寸。这允许使用微小的和小型化的设计来配置蜂窝电话。此外，通过把快闪存储器和SRAM嵌入ASIC，可以大大地节省功率。尤其，如果提供在芯片外的快闪存储器和SRAM，则触发访问快闪存储器和SRAM和在印制电路板上信号线路所需要的各种输入/输出引脚会消耗可观的功率和能量。因此，通过把经常需要访问的数据和程序存储在嵌入式快闪存储器和SRAM中而降低了功率消耗，从而改进了蜂窝电话的等待时间，致使在要求再充电操作之前，用户操作电话的时间可以更长。还有，当装置工作时，总的电流消耗较低，从而进一步降低了功率消耗。最好，把系统总线、微处理器和内部存储器系统都配置成处理32-位数据路径。一般，只使用8-位数据路径来访问外部快闪和SRAM。因此，通过容纳32-位数据路径还进一步改进了访问时间。此外，因为在每个时钟周期期间可以处理较大的数据量，所以可以降低ASIC的部件的总时钟速率，从而还进一步改进功率消耗。对于在芯片外的存储器，因为引脚和线路的限制而一般不使用32-位数据路径。作为再另一个优点，把快闪存储器和SRAM嵌入ASIC中的措施减少了在蜂窝电话母板上所需要的芯片总数，从而简化了制造过程而增加了可靠性。

因此，把快闪和SRAM存储器嵌入ASIC100中的措施提供许多优点。将在下面更详细地描述内部存储器系统的快闪和SRAM存储器的特定特征。例如，这些特征提供改进的访问时间、对于不注意再写入操作的改进的保护等等。

现在参考图2，嵌入式快闪存储器系统包括快闪存储器阵列130和快闪存储器控制器132。快闪存储器阵列130包括定义可以被同时访问的多达N个不同快闪宏指令的快闪存储器存储单元，如将进行描述。换言之，可以在快闪宏指令中之一上执行读出操作，而同时在另一个快闪宏指令上执行写入操作。在特定例子中，把N设置为4，允许把快闪存储器再分割成总数为四的独立快闪宏指令。快闪存储器系统总线134互连快闪存储器阵列和快闪控制器，允许快闪控制器访问快闪存储器阵列，以执行读出或写入操作。最好，配置所有三个部件以容纳32-位数据路径。快闪控制器132包括快闪宏指令访问单元136和各种存储寄存器，包括可编程等待状态寄存器138、可编程口令寄存器140和状态寄存器142。快闪存储器访问单元使用存储在各种寄存器中的信息来控制对快闪存储器阵列的快闪宏指令的访问。下面将更详细地描述在寄存器中存储的信息以及使用信息的方式。

快闪存储器访问单元136包括快闪存储器读出单元144和快闪存储器写入单元146。使用读出单元，用于读出存储在快闪存储器单元中的数据或软件程序。使用写入单元，用于快闪存储器的再编程部分，以存储新数据或新程序。读出和快闪写入单元一起提供同时读写装置，用于允许在快闪宏指令中之一上执行读出操作的同时在在另一个快闪宏指令上执行写入操作。因此，如同一个特定实施例，读出单元144可以在快闪宏指令#1上执行读出操作，而同时写入单元在快闪宏指令#2上执行写入操作。通过把快闪总线134上的读出命令传递到在总的存储器阵列中指定特定存储器地址的快闪存储器阵列130而执行读出操作。在从快闪宏指令#1读出的情况下，地址将指定在快闪宏指令#1的地址空间中的32-位存储器地址。同样，对于写入操作，经过快闪总线把写入命令传递到快闪存储器。写入命令指定在快闪宏指令中的地址，另外还指定待存储在那里的数据。对于32-位数据路径实施，写入命令将提供存储器地址和32位数据。还有，如将在下面描述，如果从微处理器或外围部件接收到作为写入命令的一部分的正确口令，则才执行写入操作。

快闪存储器写入操作基本上比快闪读出操作采用更长的时间量。例如，只要单个时钟周期就可以执行读出操作。写入操作可能需要成百个时钟周期。相应地，正在执行单个写入操作的同时可以执行极大数目的单个读出操作。在任何快闪宏指令上执行读出操作，除了进行写入操作的宏指令。如果从微处理器接收到读出请求，指定在当前正进行写入操作的快闪宏指令中的地址，则快闪宏指令访问单元推迟读出操作直到完成写入操作。另外，快闪存储器访问单元把信号传递到微处理器，控制所述处理器悬空操作直到完成写入操作。这可以使用中断信号或其它传统技术而得到。在其它实施中，诸如在使用能够推测处理的微处理器的实施中，在执行写入操作的同时可以要求允许微处理器继续操作。

因此，提供了同时读写机构。同时读写机构允许得到平均较快的读出访问时间，因为不需要推迟读出操作直到完成写入操作，除非发出相同的快闪宏指令。因此，整个系统更有效，允许系统在给定时间周期中执行更多的操作，或允许系统以一般较低的时钟速率运行，因此降低了功率消耗。

快闪存储器访问单元另外还包括擦除单元147，用于擦除部分快闪存储器。擦除单元接收来自微处理器或其它部件的擦除命令，指定开始地址和进一步指定擦除的数据量。该命令的擦除可以指定擦除单个字(32位)、整页、或整个快闪存储器阵列。对于写入操作，只在从微处理器或外围部件接收到作为擦除命令的一部分的正确口令时，才执行擦除操作。在擦除整个快闪存储器阵列的操作(这里称之为“大量擦除”)期间，阻止到快闪存储器的所有其它读出或写入请求直到完成大量擦除操作。在示例实施例中，当擦除快闪存储器的一页时，即使对快闪宏指令所执行的操作是独立于所擦除的页的，也阻止所有快闪存储器的操作。在其它实施中，允许其它快闪宏指令的快闪存储器操作不受到正在擦除的页的影响。还有，根据快闪存储器的特定实施，可能要求在任何写入(或编程)操作之前执行擦除操作。尤其，如果配置快闪存储器致使写入操作只能够使“一”位改变成“零”位，则在实际写入操作之前必须执行对写入的字或一些字的擦除操作。擦除操作把以前编程成为“零”的所有位返回到“一”，致使接着的写入操作可以把在字中所选择的位再编程成为“零”。相应地，在这种实施中，快闪存储器写入单元146根据接收的写入命令首先控制擦除单元147以擦除执行写入操作之前经历过写入操作的字或一些字。在另外的实施中，写入单元146不在写入操作之前自动地执行擦除操作。在这种实施中，软件设计师必须保证访问快闪存储器的软件在写入操作之前执行擦除操作。

快闪存储器访问单元还包括存储器交换单元149，用于交换存储器阵列130的整个存储器地址段的高和低存储器部分。下面将联系图5更详细地描述存储器交换单元的操作。

图3示出用于快闪总线等待状态的等待状态存储寄存器138，供快闪存储器阵列的不同部分使用。等待状态存储寄存器包括M个独立的存储寄存器，用于存储与快闪存储器阵列的M个独立部分相关联的等待状态值。在一个实施中，把M设置成N，致使每个快闪宏指令有一个独立的等待状态寄存器。在其它实施中，每个快闪宏指令可能有多个等待状态寄存器，或每个等待状态寄存器可能有多个快闪宏指令。在一个特定实施中，把N设置成4而把M设置成16。每个等待状态寄存器存储一个等待状态值，供存储器阵列相应部分中任何存储器地址的读出操作期间使用。等待状态指定快闪存储器访问单元必须等待直到通过读出操作取得数据的快闪存储器总线的周期数。如果把等待状态设置成零，则在紧接在快闪阵列确立读出操作的时钟周期以后的时钟周期内，快闪存储器访问单元访问快闪总线。如果把等待状态设置成3，则快闪存储器访问单元在确立读出操作以后等待三个时钟周期。

对于快闪存储器阵列的不同部分可以提供不同的等待状态，以适应快闪存储器阵列的不同程度的性能下降。简言之，越是经常写入快闪存储单元，快闪存储单元对接着的读出操作的响应就越慢。对于存储不同类型数据或程序的快闪阵列的不同部分，发生不同程度的读出时间性能下降。尤其，诸如用于存储话音备忘录的部分之类经常再写入的快闪存储器部分，比诸如存储引导程序的部分之类不经常再写入的快闪存储器部分，要经受较大量的性能下降。(在下面描述的一个实施中，交换引导程序，使之处于高存储器中或离开高存储器，造成用于存储引导程序的存储器存储单元的某种程度的性能下降。)

因此，根据该存储器的预期的性能下降程度，把独立的等待状态值存储在存储器的每个部分的等待状态寄存器中。对于预期不经常再编程的存储器部分，在相应等待状态存储器寄存器中预编程为零的等待状态。对于预期经常再编程的阵列部分，最好预编程为3的等待状态值。事先根据整个系统硬件和软件设计来确定预期的再编程量。因此，如果把经常写入快闪存储器的某些硬件和软件部件，诸如话音备忘录部件，设计成只使用快闪宏指令#3，则把快闪宏指令#3的等待状态预置成3。或者，对于快闪宏指令#1预置为0的等待状态；对于快闪宏指令#2预置为1的等待状态；对于快闪宏指令#3预置为2的等待状态；等等。命令软件和硬件设计师设计根据预期写入频率写入快闪宏指令的系统。开发频繁地写入快闪存储器的硬件或软件的设计师将把他们的系统配置成写入快闪宏指令#4。开发不频繁地写入快闪存储器的硬件或软件的设计师将把他们的系统配置成写入快闪宏指令#1。又或者，把快闪存储器访问单元配置成跟踪对于每个快闪宏指令的执行的写入操作数，并且相应地，选择地增加相关联的等待状态数。当起初制造蜂窝电话时，把等待状态寄存器全部预置为零。此后，根据在使用蜂窝电话期间再写入不同快闪宏指令的程度，把存储在等待状态寄存器中的独立值选择地再设置成1，然后可能设置成2，然后3，或更大。根据所使用的特定快闪存储器，并根据蜂窝电话的使用量，可能是一年或两年之后任一等待状态寄存器被从零重置成1，可能从来也不会有达到3的等待状态值。在其它情况中，可能需要更频繁地再设置值。在再另一个实施中，提供等待状态值的甚至更大的数，例如，包括从0到10的等待状态值。等待状态值的总数和增加等待状态数之前所执行的再编程操作数极大程度根据特定快闪存储器阵列、快闪总线和快闪控制器以及用于控制各种部件的时钟的总频率。然而，对于部件的每种选择和对于时钟信号的每种选择，可以执行程序试验来确定等待状态值的可接受的或最优的值，以及确定需要如何频繁地递增等待状态值。在任何情况中，提供可编程的等待状态值可以减少存储器平均存取时间，从而提供更大的处理速度或允许使用较慢的时钟来得到相似的处理速度。

图4示出快闪存储器口令寄存器140，用于存储与快闪存储器阵列的不同部分相关联的口令。快闪存储器口令寄存器存储P个口令，每个口令与快闪存储器阵列的相应部分相关联。在一个例子中，把P设置成16。为了便于编程，可以把P设置成与M相同的值。在可以对存储器阵列的相应部分执行写入或擦除操作之前，每个独立的口令寄存器存储所需要的唯一口令。因此，从微处理器或ASIC的其它部件接收到的写入命令指定一个口令和存储器地址，以及待写入到该地址的数据。每个擦除命令还指定一个口令和待擦除的存储器地址的识别符。根据写入命令的接收，写入单元146(图2)对在写入命令中接收到的口令与通过写入命令指定存储器地址的口令寄存器中所存储的口令进行比较。如果口令配合，写入单元通过将写入操作发送到快闪存储器而执行写入命令。如果口令不配合，则写入单元把出错信号反馈回发出写入命令的部件，通知该部件因为口令无效而不能执行写入命令。按相同的方式处理擦除命令。

因此，提供了口令保护。提供口令保护，一部分是为了防止可能作为软件故障等的结果而对部分快闪存储器不注意地擦除或再编程。在这方面，不注意地写入或擦除命令包括正确的口令是极不可能的。还有，如果配置整个系统，致使不同的外围部件读出和写入快闪存储器的不同部分，则口令保护还帮助防止一个外围部件不注意地写入为另一个部件保留的存储器区域。例如，声码器只可以从快闪宏指令#2读出或写入。可以另外提供其它口令协议。例如，不是使不同的口令与存储器的不同部分相关联，而是不同口令可以直接与不同的发出部件相关联。因此，例如，第一口令可以与从微处理器接收到的命令相关联，而第二口令与从声码器接收到的命令相关联。在这种实施中，每个装置可以潜在地从任何快闪宏指令读出或写入，尽管如此，但是不注意写入操作的危险性减到最小。例如，每个口令可以是16位的唯一的二进制序列。通过提供口令保护，避免了重要数据的丢失，诸如丢失警署或救火会等的电话号码。还有，降低了可能破坏存储在快闪存储器中的部分CDMA代码的危险性。在极端的情况中，破坏存储在快闪存储器中的一个或多个CDMA程序可能导致整个蜂窝电话失效，要求用户更换蜂窝电话或维修。在再另一个实施中，用户可能能够记录与用户所存储的数据一起使用的特定的口令。例如，如果使用快闪宏指令之一专门用于存储话音备忘录，则用户可以通过蜂窝电话的键盘输入唯一的口令，防止电话的其它用户未经核准而对话音备忘录进行访问。相同地，存储电话号码、地址等的存储器的特定部分可以具有用户输入的与之相关联的口令，以防止未经核准的访问。可以理解，可以提供种类繁多的不同的口令情况，与本发明的一般原理相一致。

如上所述，可以使用快闪存储器阵列的一部分来存储引导程序。对存储引导程序的部分存储器提供独立的附加口令寄存器150。因此，除非命令另外提供独立的引导程序口令，不会执行影响存储引导程序的部分存储器的写入或擦除命令。因此，这对严格的引导程序提供了附加级别的口令保护，使不注意地破坏引导程序的危险性最小。

图5示出快闪存储器状态寄存器142，用于存储快闪存储器阵列的快闪宏指令的状态。状态寄存器包括N个独立的存储器单元，用于独立地存储N个快闪宏指令中的每一个的状态。除了其它可能特征之外，每个状态寄存器指定相应的快闪宏指令是否经历当前在进行的读出或写入操作。此外，状态寄存器可以进一步指定执行读出或写入操作的软件或硬件实体。通过存储发出读出或写入操作的装置的识别符，微处理器使用微处理器保存的合适的优先级表可以判定新请求的快闪存储器操作是否为较高的优先级，如果是的，则微处理器可以中断快闪控制器，使它的读出或写入操作停止，以允许立即执行较高优先级的快闪存储器操作。

此外，状态寄存器可以进一步存储当前读出或写入操作的任何状态指示。例如，状态寄存器可以记录把读出或写入命令传递到快闪存储器阵列的时间。因此，微处理器可以访问时间值，并从时间值判定何时可能完成该命令。如果写入操作一般采用100个时钟周期，则微处理器可以判定正在进行的写入命令只是刚刚发出的还是几乎要完成了。这可以允许微处理器判定是否中断快闪控制器以发出较高优先级写入操作。在关心读出操作的情况下，状态寄存器可以指定与特定读出操作相联系而使用的等待周期数。可以理解，根据系统的预编程，可以把种类繁多的状态信息存储在状态寄存器中。一般，提供状态信息来改进系统的总效率，以允许在给定的时间周期中执行较多次数的操作，或允许使用较低时钟速率而仍得到相同的每秒操作次数。

图6示出存储器交换单元149(图2)的操作，它进行操作以交换存储器阵列130(也是图2)的整个存储器地址空间152的高和低存储器部分。在使用中，开始在存储器空间的最低存储器地址处(例如，地址0X00)存储引导程序。在高存储器地址的开始处(诸如0X05800000)存储主软件程序。引导程序包括一些命令，所述命令指定在快闪存储器中的主软件程序中的哪个程序需要作为通电或复位操作的一部分而运行。一旦引导程序已经完成它的操作，存储器交换单元就交换高和低存储器。因此，在交换操作之后，把原来的快闪软件程序存储在存储器存储单元0X0的开始处。把引导程序存储在高存储器地址处，诸如0X0580000。因此，到低存储器的转移现在允许进入快闪宏指令的主软件。这允许更有利地访问主快闪软件。如果此后关断蜂窝电话，然后再次通电，或如果执行某些其它的复位操作，则再次交换存储器地址，致使引导程序驻留在最低存储器地址处，以允许引导程序的正确初始操作。

这里描述的系统可以另外包括字—行缓冲器，在1999年12月13日提出的，Attorney Docket No.990326，题为“具有带字行缓冲器的快闪存储器系统的移动通信装置”的待批美国专利申请序号未知的申请中描述所述字—行缓冲器。

已经描述的是具有嵌入式快闪和SRAM存储器的基于CDMA的微处理器系统的示例实施例。也可以把本发明的原理应用于其它系统。这里描述的实施例只是作为本发明的例子

Claims (17)

1.一种快闪存储器系统，其特征在于包括：

安排成快闪宏指令集的快闪存储器存储单元；以及

同时读写装置，用于在写入所述快闪宏指令中之一的同时读出所述快闪宏指令的另一个。

2.如权利要求1所述的系统，与微处理器连接，其特征在于，所述同时读写装置包括：

一种装置，用于把从微处理器接收到的信号写入所述快闪宏指令中所选一个；以及

一种装置，用于响应于收到来自微处理器针对所述所选快闪宏指令的读出命令，而悬空微处理器的操作，直到用于写入的装置已经完成它的操作，然后执行读出命令。

3.如权利要求2所述的系统，其特征在于，进一步包括一种装置，用于存储表示同时读写装置的当前状态的值，微处理器可访问所述值。

4.一种存储器系统，其特征在于包括：

安排成快闪宏指令集的快闪存储器存储单元；

快闪存储器控制器；

互连快闪存储器宏指令和快闪存储器控制器的快闪存储器总线；

其中，所述快闪存储器控制器包括：

一种装置，用于存储与快闪宏指令相关联的可编程的等待状态数，每个快闪宏指令有一个可编程的等待状态数，以及

一种装置，用于访问所选择的快闪宏指令，用于访问所选快闪存储器的所述装置使用快闪存储器总线访问所选择的快闪宏指令，所述快闪存储器总线是用与所选择的快闪宏指令相关联的等待状态数进行编程的。

5.如权利要求4所述的系统，其特征在于，所述等待状态寄存器单元的每一个都是可编程的以表示任何整数的等待状态。

6.一种快闪存储器系统，其特征在于包括：

快闪存储器存储单元，把所述快闪存储器存储单元安排成快闪宏指令集；以及

快闪存储器控制器包括

一种装置，用于存储与每个快闪宏指令相关联的独立的口令；以及

一种装置，用于响应于收到所选一个所述快闪宏指令的有效口令而启动所述选择的快闪宏指令的快闪存储单元的编程或擦除，同时防止所有其它快闪存储单元的编程或擦除。

7.如权利要求6所述的快闪存储器系统，其特征在于，所述快闪宏指令中之一的一部分快闪存储单元存储引导程序软件。

8.如权利要求7所述的快闪存储器系统，其特征在于，进一步包括

一种装置，用于存储与引导程序相关联的口令；以及

一种装置，用于响应于收到引导程序的有效口令而启动所述引导程序的所述快闪存储单元的编程或擦除。

9.如权利要求7所述的快闪存储器系统，其特征在于，进一步包括一种装置，用于擦除快闪宏指令的所选择的快闪存储单元，所述擦除装置选择性地执行字擦除、页擦除或大量擦除操作。

10.如权利要求7所述的快闪存储器系统，其特征在于，用于存储与每个快闪宏指令相关联的独立口令的装置存储在硬连线存储器中的口令。

11.一种快闪存储器系统，其特征在于包括：

快闪存储器存储单元；

快闪存储器控制器，包括一种装置，用于把所述快闪存储器存储单元分配成高和低存储器存储单元；

其中，所述快闪存储器存储单元从快闪存储器空间的最低存储器地址开始存储引导程序，并在其它存储器存储单元中存储快闪宏指令；以及

其中，所述分配装置包括一种装置，用于在已经完成引导程序执行的操作之后，交换高和低存储器存储单元。

12.一种用于访问存储在快闪存储器系统中的代码的方法，所述快闪存储器系统具有可分配成第一和第二存储器部分的存储器空间，把引导程序第一存储器部分的最低存储器地址处开始存储，其特征在于，所述方法包括下列步骤：

接收复位信号；

指定存储器空间的第一部分作为低的存储器部分，而第二部分作为高的存储器部分；

运行引导程序；以及

一旦引导程序执行的操作完成了，交换存储器空间的第一和第二部分，致使此后可以从低存储器访问存储在存储器的第二部分中的任何代码。

13.如权利要求12所述的方法，其特征在于，所述运行引导程序的步骤包括下列步骤：

判定在快闪存储器中是否需要对任何新代码进行编程，如果需要，则下载新代码，然后在交换第一和第二部分之前，把新代码写入高的存储器部分。

14.一种快闪存储器系统，其特征在于包括：

安排成快闪宏指令集的快闪存储器存储单元；以及

具有同时读写电路的快闪存储器访问单元，同时读写电路用于在写入所述快闪宏指令中之一的同时读出所述快闪宏指令的另一个。

15.一种存储器系统，其特征在于，包括：

安排成快闪宏指令集的快闪存储器存储单元；

快闪存储器控制器；

互连快闪存储器宏指令和快闪存储器控制器的快闪存储器总线；

其中，所述快闪存储器控制器包括

等待状态寄存器单元，用于存储与快闪宏指令相关联的可编程的等待状态数，每个快闪宏指令有一个可编程的等待状态数，以及

快闪宏指令访问单元，用于访问所选择的快闪宏指令，所述快闪宏指令访问单元使用快闪存储器总线访问所选择的快闪宏指令，所述快闪存储器总线是用与所选择的快闪宏指令相关联的等待状态数进行编程的。

16.一种快闪存储器系统，其特征在于，包括：

快闪存储器存储单元，把所述快闪存储器存储单元安排成快闪宏指令集；以及

快闪存储器控制器包括

口令寄存器，用于存储与每个快闪宏指令相关联的独立的口令；以及

电路，用于根据所选择的一个所述快闪宏指令的有效口令的接收而启动所述选择的快闪宏指令的快闪存储单元的编程或擦除，同时防止所有其它快闪存储单元的编程或擦除。

17.一种快闪存储器系统，其特征在于，包括：

快闪存储器存储单元；

把所述快闪存储器存储单元分配成高和低存储单元的快闪存储器控制器；

其中，所述快闪存储器存储单元从快闪存储器空间的最低存储器地址开始存储引导程序，并在其它存储器存储单元中存储快闪宏指令；以及

其中，在已经完成引导程序执行的操作之后，所述快闪存储器控制器交换高和低存储器存储单元。

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