JPH0969067A - 半導体記憶装置、及びデータ処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 本発明の目的は、半導体記憶装置の内部に機
密保護機能を搭載するための技術を提供することにあ
る。 【構成】 パスワード用内蔵レジスタ２０に設定された
パスワードと、外部から入力されたパスワードとが一致
するか否かが判定され、その判定結果に基づいて、フラ
ッシュメモリセルアレイ１３からのデータ読出しを許容
又は禁止するようにして、メモリＬＳＩ自体で、不正ユ
ーザに対する機密保護を図る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置、さら
にはそれにおける機密保護技術に関し、例えばフラッシ
ュメモリ及びそれを含むデータ処理装置に適用して有効
な技術に関する。

【０００２】

【従来の技術】特開平２−２８９９９７号には一括消去
型ＥＥＰＲＯＭ（エレクトリカリ・イレーザブル・アン
ド・プログラマブル・リード・オンリ・メモリ）につい
て記載されている。この一括消去型ＥＥＰＲＯＭは、本
明細書におけるフラッシュメモリと同意義に把握するこ
とができる。フラッシュメモリは、電気的な消去・書込
みによって情報を書換え可能であって、ＥＰＲＯＭ（エ
レクトリカリ・プログラマブル・リード・オンリ・メモ
リ）と同様に、そのメモリセルを１個のトランジスタで
構成することができ、メモリセルの全てを一括して、ま
たはメモリセルのブロックを一括して電気的に消去する
機能を持つ。したがって、フラッシュメモリは、システ
ムに実装された状態でそれの記憶情報を書換えることが
できると共に、その一括消去機能により書換え時間の短
縮を図ることができ、さらに、チップ占有面積の低減に
も寄与する。

【０００３】フラッシュメモリセルは、フローティング
ゲートとコントロールゲートの２層構造を持ち、ＥＰＲ
ＯＭとほぼ同じ１トランジスタ型セルとされる。書込み
は、ＥＰＲＯＭと同様にコントロールゲート、ドレイン
に高電圧を印加して、ドレイン接合付近で発生したホッ
トエレクトロンをフローティングゲートに注入して、し
きい値を高い状態にすることによって行われる。また、
消去は、ソースに高電圧を印加するとともに、コントロ
ールゲートを負電位、若しくは０Ｖに接地し、トンネル
現象により、フローティングゲート内の電子をソースに
引抜いて、しきい値を低い状態にすることで実現され
る。

【０００４】

【発明が解決しようとする課題】ところで、上記フラッ
シュメモリは不揮発性メモリであり、また、オンボード
書込みが可能とされることから、プログラムメモリなど
として用いられる。その場合に、記憶されたプログラム
を不正ユーザから守るため、機密保護が必要とされる。

【０００５】しかしながら、半導体メモリチップ自体に
は、機密保護についての機能が搭載されていないため
に、上記機密保護は、例えば半導体メモリチップの外部
においてシステム的に実現する必要がある。半導体メモ
リチップの外部においてシステム的に実現する場合に
は、機密保護のための回路ブロックを半導体メモリチッ
プとは別に形成する必要があるから、それにより、ボー
ド上の半導体チップの数が増加してしまうことや、シス
テム構成の複雑化を招くなどの不都合がある。

【０００６】さらに、半導体メモリチップ自体に機密保
護機能を搭載することについて本願発明者が検討したと
ころ、内部レジスタ等にパスワードの登録が必要であ
り、しかも、登録が終了したか否かを外部より確認する
必要があることからパスワードの外部読出し機能が必要
と考えられる。しかしながら、このパスワードの外部読
出し機能を搭載した場合には、第三者によってパスワー
ドレジスタの内容が読出される虞があり、そうすると、
機密保護が不十分となってしまい、その点の考慮が必要
とされる。

【０００７】本発明の目的は、半導体記憶装置の内部に
機密保護機能を搭載するための技術を提供することにあ
る。

【０００８】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１０】すなわち、パスワードを設定可能なレジス
タ（２０）と、このレジスタに設定されたパスワード
と、外部から入力されたパスワードとが一致するか否か
を判定するパスワード判定手段（１９ｆ）と、このパス
ワード判定手段の判定結果に基づいて、メモリセルアレ
イからのデータ読出しを許容又は禁止するための制御手
段（１９ｊ）とを含んで半導体記憶装置を形成する。

【００１１】このとき、上記レジスタへのパスワード設
定が成功したか否かの情報を外部ピン（ＰＩ／Ｏ７）を
使用して外部出力可能に構成することができる。

【００１２】また、上記レジスタへの不適切なパスワー
ド書込みの回数を計数する第１計数手段（１９ｂ）と、
この第１計数手段の計数結果が、所定値に達したか否か
を判定するための第１計数値判定手段（１９ｃ）と、第
１計数手段の計数結果が所定値に達した場合の処理を、
フラグ状態に基づいて決定するための第１フラグ判定手
段（１９ｄ）とを設けることができる。

【００１３】さらに、パスワードの誤入力回数を計数す
る第２計数手段（１９ｇ）と、この第２計数手段の計数
結果が、所定値に達したか否かを判定するための第２計
数値判定手段（１９ｈ）と、第２計数手段の計数結果が
所定値に達した場合の処理を、フラグ状態に基づいて決
定するための第２フラグ判定手段（１９ｉ）とを設ける
ことができる。

【００１４】そして、上記構成の半導体記憶装置（１
９）と、それをアクセス可能な中央処理装置（３１）と
を含んでデータ処理装置を構成する。

【００１５】

【作用】上記した手段によれば、制御手段は、レジスタ
に設定されたパスワードと、外部から入力されたパスワ
ードとが一致するか否かの判定結果に基づいて、メモリ
セルアレイからのデータ読出しを許容又は禁止する。こ
のことが、半導体記憶装置内部において機密保護機能を
発揮する。

【００１６】

【実施例】図７には本発明の一実施例であるフラッシュ
メモリを含むデータ処理装置が示される。

【００１７】このデータ処理装置は、特に制限されない
が、システムバスＢＵＳを介して、ＣＰＵ（中央処理装
置）３１、フラッシュメモリ１０、ＳＲＡＭ（スタティ
ック・ランダム・アクセス・メモリ）３３、ＲＯＭ（リ
ード・オンリ・メモリ）３４、周辺装置制御部３５、表
示制御部３６などが、互いに信号のやり取り可能に結合
され、予め定められたプログラムに従って所定のデータ
処理を行うコンピュータシステムとして構成される。上
記ＣＰＵ３０は、本システムの論理的中核とされ、主と
して、アドレス指定、情報の読出しと書込み、データの
演算、命令のシーケンス、割り込の受付け、記憶装置と
入出力装置との情報交換の起動等の機能を有し、演算制
御部や、バス制御部、メモリアクセス制御部などから構
成される。フラッシュメモリ１０や、ＳＲＡＭ３３、及
びＲＯＭ３４は内部記憶装置として位置付けられ、他の
電子部品とともに、ボードに搭載されている。

【００１８】フラッシュメモリ１０には、オペレーティ
ングシステム（ＯＳ）のコアの一部などが格納されてい
る。フラッシュメモリ１０に格納されるＯＳ部分は、Ｏ
Ｓのバージョンアップなどによって変更される可能性が
あるため、それに対処するには、記憶内容のオンボード
書換えが可能なフラッシュメモリ１０が好適とされる。
そして、このフラッシュメモリ１０には、記憶情報を不
正ユーザから守るため、後に詳述するように、記憶内容
の機密保護機能が備えられている。

【００１９】また、ＳＲＡＭ３３には、ＣＰＵ３０での
計算や制御に必要なプログラムやデータが格納される。
周辺装置制御部３５によって、外部記憶装置３８の動作
制御や、キーボード３９などからの情報入力制御が行わ
れ、上記表示制御部３６によって、ＣＲＴディスプレイ
４０への情報表示制御が行われる。

【００２０】図１には上記フラッシュメモリ１０の構成
例が示される。

【００２１】図１に示されるフラッシュメモリ１０は、
特に制限されないが、公知の半導体集積回路製造技術に
より、単結晶シリコン基板などの一つの半導体基板に形
成される。

【００２２】８ビットのデータ入出力ピンＰＩ／Ｏ０〜
ＰＩ／Ｏ７、１９ビットのアドレス入力ピンＰＡ０〜Ｐ
Ａ１８、さらにはチップイネーブル信号ＣＥ＊、アウト
プットイネーブル信号ＯＥ＊、ライトイネーブル信号Ｗ
Ｅ＊の各種制御信号の入力ピンを含む制御ピン２１が設
けられている。尚、図示されないが、５Ｖのような高電
位側電源端子、０Ｖのような低電位側電源端子、及び１
２Ｖのような高電圧端子が設けられている。

【００２３】１３は、それぞれ２層ゲート構造の絶縁ゲ
ート型電界効果トランジスタによって構成された複数の
フラッシュメモリセルをマトリクス配置して成るフラッ
シュメモリセルアレイである。フラッシュメモリセルの
コントロールゲートはそれぞれ対応する図示しないワー
ド線に接続され、フラッシュメモリセルのドレインはそ
れぞれ対応する図示しないデータ線に接続され、フラッ
シュメモリセルのソースはメモリブロック毎に共通の図
示しないソース線に接続されている。

【００２４】アドレスバッファ１１は、アドレス入力ピ
ンＰＡ０〜ＰＡ１８から供給されるアドレス信号を内部
相補アドレス信号に変換する。変換されたアドレス信号
は、アドレスラッチなどを介して、後段のＸデコーダ及
びドライバ１２、及びＹデコーダ及びセレクタ１６に伝
達される。Ｘデコーダ及びドライバ１２は入力されたＸ
アドレス信号を解読し、解読して得られる選択信号など
に基づいてワード線を駆動する。データ読出し動作には
ワード線に５Ｖのような電圧が供給される。データの書
込み動作においては、ワード線に１２Ｖのような高電圧
が供給される。データの消去動作においては、Ｘデコー
ダ及びドライバ１２の全ての出力は０Ｖのような低い電
圧レベルにされる。

【００２５】Ｙデコーダ及びセレクタ１６は、入力され
たＹアドレス信号を解読し、それに基づいてデータ線を
選択する。データ読出し動作において、上記Ｙデコーダ
及びセレクタ１６で選択されたデータ線からの読出し信
号を増幅するセンスアンプ及び消去／書込み回路１７が
設けられ、また、データを外部に出力するためのデータ
出力バッファや、外部から供給される書込みデータ又は
コマンドデータなどを取り込むためのデータ入力バッフ
ァを含むＩ／Ｏバッファ１８が設けられる。

【００２６】上記Ｉ／Ｏバッファ１８を介して取込まれ
たコマンドデータは、ＭＰＵ１９に供給される。ＭＰＵ
１９には、予め設定されたパスワードを保持するパスワ
ード用内蔵レジスタ２０、ＲＡＭ１４、ＲＯＭ１５が結
合されている。ＭＰＵ１５は、その他に制御ピン２１を
介して供給されるチップイネーブル信号ＣＥ＊、アウト
プットイネーブル信号ＯＥ＊、及びライトイネーブル信
号ＷＥ＊などを受け、フラッシュメモリの読出し、消
去、書込み動作、書込みベリファイなどの各種内部動作
を、ＲＯＭ１５に格納されたプログラムに従って制御す
る。そのような制御動作において、上記ＲＡＭ１４は、
ＭＰＵ１９における処理の作業領域等に使用される。ま
た、上記パスワード用内蔵レジスタ２０へのパスワード
書込みは可能とされるが、このパスワード用内蔵レジス
タ２０に登録されたパスワードそのものを外部に出力す
るためのパスは設けられていない。つまり、フラッシュ
メモリ１０の機密保護の確実化を図るため、パスワード
用内蔵レジスタ２０に登録されたパスワードの外部読出
しが不可能とされている。

【００２７】図２には、上記ＭＰＵ１９における主要機
能ブロックが示される。

【００２８】図２に示されるように、ＭＰＵ１９は、パ
スワード設定系機能ブロック１９１と、パスワード判定
系機能ブロック１９２とを含み、それらはＭＰＵ１９で
所定のプログラムが実行されることによって実現され
る。

【００２９】パスワード設定系機能ブロック１９１に
は、パスワード書込みのための手続が正しく行われたか
否かを判定するための手続き判定手段１９ａ、パスワー
ド書込みのための手続が不適切であった場合の回数を計
数するための計数手段１９ｂ、この計数値によって計数
された値（これをｔで示す）が、所定回数（これをｎで
示す）に達したか否かを判定するための計数値判定手段
１９ｃ、計数手段１９ｂの計数結果が所定値に達した場
合の処理を、フラグ状態に基づいて決定するためのフラ
グ判定手段１９ｄ、及び上記手続き判定手段１９ａやフ
ラグ判定手段１９ｄの判定結果に基づいてパスワード書
込に関する制御を行うパスワード書込み制御手段１９ｅ
が含まれる。

【００３０】パスワード判定系ブロック１９２には、入
力されたパスワードが、パスワード用内蔵レジスタ２０
に設定されたパスワードと一致するか否かを判定するた
めのパスワード判定手段１９ｆ、パスワードの誤入力回
数（これをｋで示す）を計数するための計数手段１９
ｇ、このパスワード誤入力回数ｋが、所定値ｎに達した
か否かを判定するための計数値判定手段１９ｈ、計数手
段１９ｇの計数結果が所定値ｎに達した場合の処理を、
フラグ状態に基づいて決定するためのフラグ判定手段１
９ｉ、及び上記パスワード判定手段１９ｆやフラグ判定
手段１９ｉの判定結果に基づいてフラッシュメモリセル
アレイ１３の記憶情報の読出しに関する制御を行うアク
セス制御手段１９ｊが含まれる。

【００３１】ここで、上記計数値判定手段１９ｃ，１９
ｈにおいて参照される所定値ｎは、特に制限されない
が、「３」とされる。また、上記フラグ状態とは、フラ
ッシュメモリ１０のウェーハプロセス段階、又はウェー
ハプロービング段階でのヒューズ回路への書込みによっ
て設定されたフラグの論理状態であり、通常はユーザ仕
様に応じて、その論理状態が決定される。

【００３２】パスワード設定（登録）について詳述す
る。

【００３３】図３及び図４にはパスワード設定に関する
動作タイミングが示される。

【００３４】図３に示されるように、パスワードの登録
は、チップイネーブル信号ＣＥ＊がローレベルにアサー
トされた状態で、ライトイネーブル信号ＷＥ＊がローレ
ベルにアサートされるタイミングに同期して行われる。
つまり、ライトイネーブル信号ＷＥ＊がローレベルにア
サートされるタイミングに同期して、パスワード設定の
ためのコマンド及びパスワードが入力される。このコマ
ンド及びパスワードは、データ入出力ピンＰＩ／Ｏ０〜
ＰＩ／Ｏ６を介して行われる。データ入出力ピンＰＩ／
Ｏ７がローレベルの期間が、パスワード登録中であるこ
とを示している。そして、このパスワード登録直後に、
データ入出力ピンＰＩ／Ｏ７がハイレベルにされた場合
には、登録が正常に行われたことを示している（登録成
功）。それに対して、図４に示されるように、パスワー
ド登録直後にデータ入出力ピンＰＩ／Ｏ７がハイレベル
にされない場合には、パスワードの登録が正常に行われ
ていないことを示している（登録失敗）。このように、
パスワードが正常に設定されたか否かの情報がデータ入
出力ピンＰＩ／Ｏ７に表れるようになっており、それに
より、パスワード設定に関するチェックが可能とされる
ので、パスワード用内蔵レジスタ２０からパスワード自
体の読出しを行う必要が無い。このため、パスワード用
内蔵レジスタ２０からパスワードを読出すためのパスは
形成されていない。

【００３５】図５にはパスワード用内蔵レジスタ２０へ
のパスワード書込みについての処理の流れが示される。

【００３６】パスワード登録のためのコマンド入力、パ
スワード入力等、パスワード用内蔵レジスタ２０へのパ
スワード書込みのための所定の手続が行われると（ステ
ップＳ３１）、その手続きが正しいか否かの判別が手続
き判定手段１９ａによって行われる（ステップＳ３
２）。図３に示されるように、パスワード書込みのため
の所定の手続が正く行われた場合（ＹＥＳ）、パスワー
ド書込み制御手段１９ｅによって、パスワード用内蔵レ
ジスタ２０へのパスワード書込みが許容される（ステッ
プＳ３７）。そして、パスワード登録が正常に行われた
場合には、アウトプットイネーブル信号ＯＥ＊がローレ
ベルにされた期間において、データ入出力ピンＰＩ／Ｏ
７がハイレベルにされることによって、登録成功が示さ
れる。また、ステップＳ３２の判別において、手続きが
正しくないと判断された場合（ＮＯ）には、そのような
不適切な手続き回数ｔが計数手段１９ｂによってインク
リメントされる（ステップＳ３３）。不適切な手続き回
数ｔの値は、フラッシュメモリセルアレイ１３の一部を
利用して形成された回数記憶領域、あるいはＭＰＵ１９
の内部に形成される適宜の不揮発性記憶領域に書込まれ
る。不揮発性領域に、不適切な手続き回数ｔが記憶され
るため、回数ｔはシステムの電源を再投入した場合でも
初期化されない。そして、上記ステップＳ３３の不適切
な手続き回数ｔのインクリメントが行われた後に、この
回数ｔが所定値ｎに達したか否かの判別が計数値判定手
段１９ｃによって行われる（ステップＳ３４）。本実施
例においては、特に制限されないが、ｎ＝３と設定され
ているから、上記ステップＳ３４の判別においては、不
適切な手続き回数ｔが３になったか否かの判別が行われ
る。この判別において、不適切な手続き回数ｔが未だ３
に達していないと判断された場合（ＮＯ）には、再びパ
スワードの書込み待ち状態となり、パスワードの再書込
みが可能とされる。しかし、上記ステップＳ３４の判別
において、不適切な手続き回数ｔが３に達したと判断さ
れた場合（ＹＥＳ）には、フラグＦＬＧ１の設定状態が
チェックされる（ステップＳ３５）。つまり、フラグＦ
ＬＧ１＝０が成立するか否かの判別が行われる。フラグ
ＦＬＧ１は、上記のように、フラッシュメモリ１０のウ
ェーハプロセス段階、又はウェーハプロービング段階で
のヒューズ回路への書込みによって設定されている。ユ
ーザによるパスワード書込み手続きが正しく行われなか
った場合に、フラッシュメモリ１０をどのような状態に
するかは、ユーザオプションとされている。例えば、機
密保護をより完璧なものとするため、不適切なパスワー
ド書込み手続き回数ｔが３に達した場合に、二度とパス
ワード設定ができない状態とする第１方式を選択するユ
ーザに対しては、上記フラグＦＬＧ１は、「０」に設定
される。それに対して、不適切なパスワード書込み手続
き回数ｔが３に達した場合でも、再びパスワード書込み
手続が行えるようにする第２方式を選択するユーザに対
しては、上記フラグＦＬＧ１は、「１」に設定される。
ステップＳ３５の判別において、ＦＬＧ１＝０が成立す
ると判断された場合（ＹＥＳ）には、フラッシュメモリ
１０は二度とパスワード設定ができない状態にされる
（ステップＳ３６）。そのような状態は、書込み処理に
ついての所定のベクタテーブルへのジャンプが行われな
いようにすることで、実現される。また、ステップＳ３
５の判別において、ＦＬＧ１＝０が成立しないと判断さ
れた場合には、再びパスワードの書込み待ち状態とな
る。

【００３７】ここで、パスワード書込みのための正しい
手続が行われる限り、上記ステップＳ３２の判別におい
て手続が正しいと判断されて、何度でもパスワードの再
書込みが可能とされると、不正ユーザによってパスワー
ドが変更される虞があるから、フラッシュメモリセルア
レイ１３の機密保護に欠ける。そのため、本実施例で
は、上記ステップＳ３７でパスワード書込みが許容され
るのは、１回に制限されている。つまり、正規ユーザに
よって、正しくパスワードが設定されたなら、それ以
降、例え正規ユーザであっても、パスワードの再書込み
は不可能となる。そのような制限は、フラッシュメモリ
セルアレイ１３の機密保護の確実化を達成する上で、非
常に有効とされる。

【００３８】図６にはパスワード判定系の処理の流れが
示される。

【００３９】フラッシュメモリセルアレイ１３の記憶情
報を読出す場合には、パスワード用内蔵レジスタ２０に
登録されたパスワードと同一のパスワードが入力される
ことが条件とされる。パスワードの入力が行われると
（ステップＳ４１）、この入力されたパスワードと、パ
スワード用内蔵レジスタ２０に登録されたパスワードと
が一致するか否かの判別がパスワード判定手段１９ｆに
よって行われる（ステップＳ４２）。この判別におい
て、パスワードが一致すると判断された場合（ＹＥＳ）
には、フラッシュメモリセルアレイ１３の記憶情報の読
出しが許容される（ステップＳ４７）。しかし、上記ス
テップＳ４２の判別において、パスワードが一致しない
と判断された場合（ＮＯ）には、パスワード誤入力回数
ｋの値が計数手段１９ｇによってインクリメントされる
（ステップＳ４３）。パスワード誤入力回数ｋの値は、
上記不適切な手続き回数ｔの場合と同様に、フラッシュ
メモリセルアレイ１３の一部を利用して形成された回数
記憶領域、あるいはＭＰＵ１９の内部に形成される適宜
の不揮発性記憶領域に書込まれる。そのような不揮発性
領域に、パスワード誤入力回数ｋが記憶されるため、パ
スワード誤入力回数ｋはシステムの電源を再投入した場
合でも初期化されない。そして、上記ステップＳ４３の
パスワード誤入力回数ｋのインクリメントが行われた後
に、この回数ｋが所定値ｎに達したか否かの判別が計数
値判定手段１９ｈによって行われる（ステップＳ４
４）。例えば、ｎ＝３と設定されている場合には、上記
ステップＳ４４の判別においては、パスワード誤入力回
数ｋが３になったか否かの判別が行われる。この判別に
おいて、パスワード誤入力回数ｋが未だ３に達していな
いと判断された場合（ＮＯ）には、再びパスワードの入
力待ち状態となる。つまり、パスワードの再入力が可能
とされる。それは、フラッシュメモリ１０の正規ユーザ
であっても、パスワードの誤入力は十分に考えられるか
ら、その場合の救済を考慮している。しかし、上記ステ
ップＳ４４の判別において、パスワード誤入力回数ｔが
３に達したと判断された場合（ＹＥＳ）には、フラグＦ
ＬＧ２の設定状態がチェックされる（ステップＳ４
５）。つまり、フラグＦＬＧ２＝０が成立するか否かの
判別が行われる。フラグＦＬＧ２は、上記フラグＦＬＧ
１の場合と同様に、フラッシュメモリ１０のウェーハプ
ロセス段階、又はウェーハプロービング段階でのヒュー
ズ回路への書込みによって設定されている。そして、ユ
ーザによるパスワード入力が正しく行われなかった場合
に、フラッシュメモリ１０をどのような状態にするか
は、ユーザオプションとされる。例えば、機密保護をよ
り完璧なものとするため、パスワード誤入力回数ｋが３
に達した場合に、フラッシュメモリ１０を二度と使用で
きなくする状態を選択するユーザに対しては、上記フラ
グＦＬＧ２は、「０」に設定される。それに対して、パ
スワード誤入力回数ｋが３に達した場合でも、再びパス
ワード入力が行えるようにするのを選択するユーザに対
しては、上記フラグＦＬＧ２は、「１」に設定される。
ステップＳ３５の判別において、ＦＬＧ２＝０が成立す
ると判断された場合（ＹＥＳ）には、フラッシュメモリ
１０はフラッシュメモリセルアレイ１３の記憶情報の読
出しが二度とできない状態にされる（ステップＳ４
６）。

【００４０】上記実施例によれば、以下の作用効果を得
ることができる。

【００４１】（１）パスワード用内蔵レジスタ２０に設
定されたパスワードと、外部から入力されたパスワード
とが一致するか否かが判定され、その判定結果に基づい
て、フラッシュメモリセルアレイ１３からのデータ読出
しを許容又は禁止するようにしているので、メモリＬＳ
Ｉ自体で、不正ユーザに対する機密保護を図ることがで
きる。特に、ＬＳＩの着脱の容易化のためにＩＣソケッ
ト等によってフラッシュメモリ１０をボードに搭載する
場合においても、フラッシュメモリ単体で機密保護機能
を発揮することから、オペレーティングシステムのコア
の一部など、フラッシュメモリに記憶された情報が不正
ユーザによって読出されるのを防止することができる。

【００４２】（２）データ入出力ピンＰＩ／Ｏ７を利用
して、パスワード用内蔵レジスタ２０へのパスワード設
定が成功したか否かの情報を外部出力することができる
ので、パスワード設定が行われたか否かの確認のため、
パスワード用内蔵レジスタ２０の記憶内容を外部出力す
る必要が無い。つまり、パスワード用内蔵レジスタ２０
に記憶されたパスワードの外部出力のためのパスを形成
する必要が無いから、不正ユーザによってパスワードが
読出される虞が無い。このことは、機密保護をより確実
にする上で有効とされる。

【００４３】（３）パスワード用内蔵レジスタ２０への
不適切なパスワード書込みの回数を計数する計数手段１
９ｂと、この計数手段１９ｂの計数結果が、所定値に達
したか否かを判定するための計数値判定手段１９ｃと、
上記計数手段１９ｂの計数結果が所定値に達した場合の
処理を、フラグ状態に基づいて決定するためのフラグ判
定手段１９ｄとが、ＭＰＵ１９で形成されることによ
り、メモリＬＳＩにおける機密保護機能のためのパスワ
ード設定を的確に行うことができる。

【００４４】（４）さらに、不正なパスワードの入力回
数を計数する計数手段１９ｇと、この計数手段１９ｇの
計数結果が、所定値に達したか否かを判定するための計
数値判定手段１９ｈと、上記計数手段１９ｇの計数結果
が所定値に達した場合の処理を、フラグ状態に基づいて
決定するためのフラグ判定手段１９ｉとが、ＭＰＵ１９
で形成されることにより、メモリＬＳＩにおける機密保
護機能を容易に実現することができる。

【００４５】（５）上記（１）〜（４）の作用効果を有
するフラッシュメモリ１０と、それをアクセス可能なＣ
ＰＵ３１とを含むデータ処理装置においては、フラッシ
ュメモリ１０自体で機密保護機能が実現されることか
ら、このフラッシュメモリ１０の記憶情報についての機
密保護をシステム的に実現する必要が無いので、システ
ム構成の簡略化を図ることができる。

【００４６】図８にはフラッシュメモリの他の構成例が
示される。

【００４７】図８に示されるフラッシュメモリ１０に
は、ＭＰＵ１９の外部に、パスワードの誤入力回数を計
数するためのカウンタ５１が設けられている。このカウ
ンタ５１によってパスワードの誤入力回数が計数され、
その計数結果が所定値に達したとき、センスアンプ及び
消去／書込み回路１７の動作が制限される。つまり、カ
ウンタ５１での計数結果に基づいて、パスワードの誤入
力回数が所定値に達した場合、それは当該フラッシュメ
モリに対する不当なアクセスであると判断して、センス
アンプ及び消去／書込み回路１７の動作が制限されるこ
とで、フラッシュメモリセルアレイ１３の記憶情報の外
部読出しが禁止される。このように、ＭＰＵ１９の外部
に、パスワードの誤入力回数を計数するためのカウンタ
５１を設け、その計数結果に基づいて、フラッシュメモ
リセルアレイ１３の記憶情報の外部読出しを禁止するよ
うにしても、上記実施例の場合と同様の作用効果を得る
ことができる。

【００４８】図９には、本発明の一実施例であるフラッ
シュメモリの別の適用例が示される。

【００４９】上記実施例では、メモリＬＳＩとしてのフ
ラッシュメモリ１０をデータ処理装置のボードに搭載し
た場合について説明したが、図９に示されるデータ処理
装置は、フラッシュメモリによって形成されたフラッシ
ュメモリカード６５を着脱自在に結合して成る。フラッ
シュメモリカード６５は、特に制限されないが、中央処
理装置（ＣＰＵ）６１と共に、ランダム・アクセス・メ
モリ（ＲＡＭ）６２やリード・オンリ・メモリ（ＲＯ
Ｍ）６３が共通接続されるバス６６に、インタフェース
回路（Ｉ／Ｆ）６４を介して接続される。フラッシュメ
モリカード６５は、適宜のコネクタによって、データ処
理システムに着脱自在に装着される。フラッシュメモリ
カード６５には、ＣＰＵ６１で実行可能な各種プログラ
ムや、各種データ等が記憶されている。データ処理シス
テムに装着された状態で、フラッシュメモリカード６５
はホスト装置としてのＣＰＵ６１によってアクセスされ
る。ＲＯＭ６３には、ＣＰＵ６１で実行されるプログラ
ムが格納される。ＲＡＭ６２は、処理対象とされるデー
タの一時記憶領域や、ＣＰＵ６１での演算処理の作業領
域などとして利用される。

【００５０】上記フラッシュメモリカード６５は、特に
制限されないが、ＪＥＩＤＡメモリカード（タイプ
Ｉ）、すなわち、ＪＥＩＤＡメモリカードインタフェー
スに適合されたインタフェースを持つメモリカードとさ
れる。フラッシュメモリカード６５は、特に制限されな
いが、ローカルメモリとカードコントローラを備え、両
者はローカルバスで接続され、全体としてカード基板に
構成されてている。ローカルメモリは、特に制限されな
いが、図１又は図８に示される構成のフラッシュメモリ
が複数個結合されて成る。上記カードコントローラは、
上記ＪＥＩＤＡに適合するインタフェースを介して外部
から上記フラッシュメモリを制御する。

【００５１】このようなフラッシュメモリカード６５に
も、上記フラッシュメモリ１０を適用することができ、
その場合においても、上記実施例の場合と同様の作用効
果を有する。

【００５２】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるコンピ
ュータシステムに適用した場合について説明したが、本
発明はそれに限定されるものではなく、各種データ処理
装置に広く適用することができる。

【００５３】本発明は、少なくともメモリセルアレイを
含むことを条件に適用することができる。

【００５４】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００５５】すなわち、レジスタに書込まれたパスワー
ドと、外部から入力されたパスワードとを比較する比較
手段の比較結果に基づいて、上記メモリセルアレイから
のデータ読出し動作を許可するか否かが判定されるとに
より、半導体メモリチップ内部において機密保護機能を
実現することができる。

【００５６】レジスタへのパスワード設定が成功したか
否かの情報を外部ピンを介して外部出力することができ
るので、パスワード設定が行われたか否かの確認のた
め、レジスタの記憶内容を外部出力する必要が無い。そ
れにより、不正ユーザによるパスワード読出しの防止を
図ることができる。

【００５７】レジスタへの不適切なパスワード書込みの
回数を計数する第１計数手段と、この第１計数手段の計
数結果が、所定値に達したか否かを判定するための第１
計数値判定手段と、上記第１計数手段の計数結果が所定
値に達した場合の処理を、フラグ状態に基づいて決定す
るための第１フラグ判定手段とが形成されることによ
り、半導体記憶装置における機密保護機能のためのパス
ワード設定を的確に行うことができる。

【００５８】不正なパスワードの入力回数を計数する第
２計数手段と、この第２計数手段の計数結果が、所定値
に達したか否かを判定するための第２計数値判定手段
と、上記第２計数手段の計数結果が所定値に達した場合
の処理を、フラグ状態に基づいて決定するための第２フ
ラグ判定手段とが形成されることにより、半導体記憶装
置における機密保護機能を容易に実現することができ
る。

【００５９】さらに、上記効果を有する半導体記憶装置
と、それをアクセス可能な中央処理装置とを含むデータ
処理装置においては、フラッシュメモリ自体で機密保護
機能が実現されることから、このフラッシュメモリの記
憶情報についての機密保護をシステム的に実現する必要
が無いので、システム構成の簡略化を図ることができ
る。

【図面の簡単な説明】

【図１】図１は本発明の一実施例としてのフラッシュメ
モリの構成例ブロック図である。

【図２】上記フラッシュメモリに含まれるＭＰＵの機能
ブロック図である。

【図３】上記フラッシュメモリにおけるパスワード設定
に関する主要部の動作タイミングである。

【図４】上記フラッシュメモリにおけるパスワード設定
に関する主要部の動作タイミングである。

【図５】上記フラッシュメモリにおけるパスワード書込
みに関する処理のフローチャートである。

【図６】上記フラッシュメモリにおけるパスワード判定
に関する処理のフローチャートである。

【図７】上記フラッシュメモリを含むデータ処理装置の
全体的な構成例ブロック図である。

【図８】上記フラッシュメモリの他の構成例ブロック図
である。

【図９】上記フラッシュメモリの別の適用例であるデー
タ処理装置の構成例ブロック図である。

【符号の説明】

１０ フラッシュメモリ １１ アドレスバッファ １２ Ｘデコーダ及ドライバ １３ フラッシュメモリセルアレイ １４，６２ ＲＡＭ １５，６４ ＲＯＭ １６ Ｙデコーダ及びセレクタ １７ センスアンプ及び消去／書込み回路 １８ Ｉ／Ｏバッファ １９ ＭＰＵ １９ａ 手続き判定手段 １９ｂ，１９ｇ 計数手段 １９ｃ，１９ｈ 計数値判定手段 １９ｄ，１９ｉ フラグ判定手段 １９ｅ パスワード書込み制御手段 １９ｆ パスワード判定手段 １９ｊ アクセス制御手段 ２０ パスワード用内蔵レジスタ ２１ 制御ピン ３１ ＣＰＵ ３３ ＳＲＡＭ ３４ ＲＯＭ ３５ 周辺装置制御部 ３６ 表示制御部 ３８ 外部記憶装置 ３９ キーボード ４０ ＣＲＴディスプレイ ５１ パスワード誤入力回数カウンタ ６１ ＣＰＵ ６２ ＲＡＭ ６３ ＲＯＭ ６４ インタフェース回路 ６５ フラッシュメモリカード ６６ バス

───────────────────────────────────────────────────── フロントページの続き (72)発明者 伊澤 和人 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 湯川 洋介 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 小堺 健司 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内

Claims (5)

【特許請求の範囲】
1. 【請求項１】 複数のメモリセルを配列して成るメモリ
   セルアレイを含む半導体記憶装置において、 パスワードを設定可能なレジスタと、 上記レジスタに設定されたパスワードと、外部から入力
   されたパスワードとが一致するか否かを判定するパスワ
   ード判定手段と、 上記パスワード判定手段の判定結果に基づいて、上記メ
   モリセルアレイからのデータ読出しを許容又は禁止する
   制御手段とを含むことを特徴とする半導体記憶装置。
2. 【請求項２】 上記レジスタへのパスワード設定が成功
   したか否かの情報を外部出力可能な外部ピンを含む請求
   項１記載の半導体記憶装置。
3. 【請求項３】 上記レジスタへの不適切なパスワード書
   込みの回数を計数する第１計数手段と、 上記第１計数手段の計数結果が、所定値に達したか否か
   を判定するための第１計数値判定手段と、 上記計数手段の計数結果が所定値に達した場合の処理
   を、フラグ状態に基づいて決定するための第１フラグ判
   定手段とを含む請求項１又は２記載の半導体記憶装置。
4. 【請求項４】 パスワードの誤入力回数を計数する第２
   計数手段と、 上記第２計数手段の計数結果が、所定値に達したか否か
   を判定する第２計数値判定手段と、 上記第２計数手段の計数結果が所定値に達した場合の処
   理を、フラグ状態に基づいて決定するための第２フラグ
   判定手段とを含む請求項１乃至３のいずれか１項記載の
   半導体記憶装置。
5. 【請求項５】 請求項１乃至４のいずれか１項に記載の
   半導体記憶装置と、それをアクセス可能な中央処理装置
   とを含むデータ処理装置。