JP2011159959A - 薄膜形成方法、表示板用金属配線、及びこれを含む薄膜トランジスタ表示板とその製造方法 - Google Patents

薄膜形成方法、表示板用金属配線、及びこれを含む薄膜トランジスタ表示板とその製造方法 Download PDF

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Abstract

【課題】接着層の厚さを増加させることなく、銅の下部層との接着性が向上し、銅が下部層に拡散することを防止することができる薄膜形成方法、表示板用金属配線、及びこれを含む薄膜トランジスタ表示板とその製造方法を提供する。
【解決手段】本発明の薄膜形成方法は、基板上にスパッタリング方法により薄膜を形成する方法であって、薄膜は、電力密度が１．５〜３Ｗ／ｃｍ２、非活性気体の圧力が０．２〜０．３Ｐａで形成する。薄膜は、非晶質構造を有することができ、チタニウム、タンタル、又はモリブデンのうちのいずれか一つで形成することができる。
【選択図】図１

Description

本発明は、薄膜形成方法、表示板用金属配線、及びこれを含む薄膜トランジスタ表示板とその製造方法に関する。
一般に、薄膜トランジスタ表示板（Ｔｈｉｎ Ｆｉｒｍ Ｔｒａｎｓｉｓｔｏｒ：ＴＦＴ）は、液晶表示装置や有機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置などにおいて、各画素を独立的に駆動するための回路基板として使用される。薄膜トランジスタ表示板は、走査信号を伝達するゲート配線と、画像信号を伝達するデータ配線とが形成されており、ゲート配線及びデータ配線と接続される薄膜トランジスタと、薄膜トランジスタと接続される画素電極などで形成されている。
薄膜トランジスタは、ゲート配線の一部であるゲート電極とチャネルを形成する半導体層、データ配線の一部であるソース電極及びドレイン電極で形成される。薄膜トランジスタは、ゲート配線を通じて伝達されるゲート信号によって、データ配線を通じて伝達されるデータ電圧を画素電極に伝達又は遮断するスイッチング素子である。
このような薄膜トランジスタ表示板は、基板の大きさが増加することに伴って配線が有する抵抗及びキャパシタンスによって、ＲＣ遅延が発生する問題がある。その結果、配線を、低抵抗を有するように形成することが最近の傾向である。
配線を低抵抗に形成するために多様な金属が用いられ、その中で銅も低抵抗配線用として用いられる。
しかし、銅層は、ケイ素層のような下部層との接着性が劣るため、中間に接着層を必要とする。接着層は、銅配線が下部層に拡散することも防止しなければならないので、厚く形成しなければならない。
接着層の厚さが厚くなれば、蒸着及びエッチング工程時間が増加するという問題点がある。
本発明は、上記従来の問題点に鑑みてなされたものであって、本発明の目的は、接着層の厚さを増加させることなく、銅の下部層との接着性が向上し、銅が下部層に拡散することを防止することができる薄膜形成方法、表示板用金属配線、及びこれを含む薄膜トランジスタ表示板とその製造方法を提供することにある。
上記目的を達成するためになされた本発明の一特徴による薄膜形成方法は、基板上にスパッタリング方法により薄膜を形成する方法であって、前記薄膜は、電力密度が１．５〜３Ｗ／ｃｍ２、非活性気体の圧力が０．２〜０．３Ｐａで形成する。
前記薄膜は非晶質構造を有することができ、前記薄膜は、チタニウム、タンタル、又はモリブデンのうちのいずれか一つで形成することができる。
前記薄膜の表面粗度（Ｒｍｓ）は、０．５５ｎｍ以下に形成することができる。
前記非活性気体は、アルゴン又はヘリウムとすることができる。
上記目的を達成するためになされた本発明の一特徴による表示板用金属配線は、基板の上に形成されるケイ素層と、前記基板又は前記ケイ素層の上に形成されるバリア層と、前記バリア層の上に形成される銅配線と、を有し、前記バリア層は非晶質構造からなり、前記バリア層は、チタニウム、タンタル、又はモリブデンのうちのいずれか一つで形成される。
前記基板はガラス基板とすることができ、バリア層の表面粗度は０．５５ｎｍ以下とすることができる。
前記バリア層のストレスは、−０．１９Ｅ＋８ｄｙｎｅ／ｃｍ２とすることができる。
上記目的を達成するためになされた本発明の一特徴による薄膜トランジスタ表示板の製造方法は、絶縁基板の上にゲート電極を形成する段階と、前記ゲート電極の上にゲート絶縁膜を形成する段階と、前記ゲート絶縁膜の上に半導体を形成する段階と、前記半導体の上にオーミックコンタクト層を形成する段階と、前記オーミックコンタクト層の上に非晶質バリア層と該非晶質バリア層の上に形成される銅層とを含むデータ線及びドレイン電極を形成する段階と、前記データ線及びドレイン電極の上に保護膜を形成する段階と、前記保護膜の上に前記ドレイン電極と接続する画素電極を形成する段階と、を有する。
前記バリア層は、スパッタリング方法により形成し、電力密度が１．５〜３Ｗ／ｃｍ２、非活性気体の圧力が０．２〜０．３Ｐａで形成することができる。
前記バリア層は、チタニウム、タンタル、又はモリブデンのうちのいずれか一つで形成することができる。
前記バリア層の表面粗度（Ｒｍｓ）は、０．５５ｎｍ以下に形成することができる。
前記オーミックコンタクト部材、前記半導体、前記データ線、及び前記ドレイン電極を形成する段階は、一つの感光膜パターンにより形成することができる。
上記目的を達成するためになされた本発明の一特徴による薄膜トランジスタ表示板は、基板の上に形成されるゲート線と、前記ゲート線と交差するデータ線と、前記ゲート線及びデータ線と接続される薄膜トランジスタと、前記薄膜トランジスタと接続される画素電極と、を有し、前記データ線及び前記薄膜トランジスタのドレイン電極は、非晶質バリア層及び銅層を含む。
前記非晶質バリア層の表面粗度は、０．５５ｎｍ以下とすることができる。
前記非晶質バリア層のストレスは、−０．１９Ｅ＋８ｄｙｎｅ／ｃｍ２とすることができる。
前記非晶質バリア層は、２００Å以下の厚さとすることができる。
前記非晶質バリア層は、チタニウム、タンタル、又はモリブデンのうちのいずれか一つで形成することができる。
本発明の薄膜形成方法によれば、薄膜の厚さを減らすことができるので、工程時間が減少する。
本発明の一実施形態によって形成した３重薄膜、即ち、非晶質シリコン層、バリア層、銅層の写真である。 従来技術によって蒸着したバリア層の周縁と中心部における表面写真である。 本発明の一実施形態によって蒸着したバリア層の周縁と中心部における表面写真である。 従来技術によるバリア層をＸＲＤ（Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｏｍｅｔｅｒ）で測定したグラフである。 本発明の一実施形態によるバリア層をＸＲＤで測定したグラフである。 本発明の一実施形態によるバリア層をＥＢＳＤ（ｅｌｅｃｔｒｏｎ ｂａｃｋ ｓｃａｔｔｅｒ ｄｉｆｆｒａｃｔｉｏｎ）で撮影した写真である。 本発明の一実施形態によって形成した非晶質シリコン層、バリア層、及び銅層の成分を検査したグラフである。 本発明の一実施形態による薄膜トランジスタ表示板の一つの画素を示した配置図である。 図８のＩＸ−ＩＸ線に沿った断面図である。 本発明の一実施形態による薄膜トランジスタ表示板の製造方法を順次に示した断面図で、図８のＩＸ−ＩＸ線に沿った断面図である。 本発明の一実施形態による薄膜トランジスタ表示板の製造方法を順次に示した断面図で、図８のＩＸ−ＩＸ線に沿った断面図である。 本発明の一実施形態による薄膜トランジスタ表示板の製造方法を順次に示した断面図で、図８のＩＸ−ＩＸ線に沿った断面図である。 本発明の一実施形態による薄膜トランジスタ表示板の製造方法を順次に示した断面図で、図８のＩＸ−ＩＸ線に沿った断面図である。 本発明の一実施形態による薄膜トランジスタ表示板の製造方法を順次に示した断面図で、図８のＩＸ−ＩＸ線に沿った断面図である。
以下、本発明の薄膜形成方法、表示板用金属配線、及びこれを含む薄膜トランジスタ表示板とその製造方法を実施するための形態の具体例を、図面を参照しながら詳細に説明する。しかし、本発明は種々の異なる形態に実現でき、ここで説明する実施形態に限られない。
図面において、種々の層及び領域を明確に表現するために厚さを拡大して示した。明細書の全体に亘って類似する部分に対しては同一の図面符号を付けた。層、膜、領域、板などの部分が他の部分の“上”にあるという場合、これは他の部分の“すぐ上”にある場合だけでなく、その中間に他の部分がある場合も含む。一方、ある部分が他の部分の“すぐ上”にあるという場合には、中間に他の部分がないことを意味する。
図１は、本発明の一実施形態によって形成した３重薄膜、即ち、非晶質シリコン層、バリア層（ｂａｒｒｉｅｒ ｌａｙｅｒ）、及び銅層の写真である。
図１に示すように、本実施形態による３重薄膜のうち、中間に位置する薄膜のバリア層は浮いたりせずに均一な厚さを有して、非晶質シリコン（ｎ＋ａ−Ｓｉ）膜の上に形成されている。ここで、バリア層を形成する薄膜の金属にはチタニウム（Ｔｉ）を使用した。しかし、銅（Ｃｕ）層と非晶質シリコン層の接着性を向上させることができるタンタル又はモリブデンなどを使用することも可能である。
バリア層のストレス値は、−１．１９Ｅ＋８ｄｙｎｅ／ｃｍ２以下の値を有することができる。これよりも大きい値を有する場合、バリア層は下部非晶質シリコン膜と密着せずに、浮く現象が発生する。
ここで、バリア層の粗度は０．５５ｎｍ以下の値を有する。これは、図２及び図３と表１から確認することができる。
図２は、従来技術によって蒸着したバリア層の周縁と中心部における表面写真であり、図３は、本発明の一実施形態によって蒸着したバリア層の周縁と中心部における表面写真である。
表１は、従来技術と本実施形態によってチタニウムでバリア層を形成する場合、工程条件による粗度値を測定した表である。ここで、バリア層は３００Åの厚さに形成する。
Figure 2011159959
表１及び図２に示すように、従来技術によって３．７Ｗ／ｃｍ２、０．５Ｐａで蒸着する場合、バリア層の中心部のＲｍｓは０．９ｎｍであり、周縁は０．７ｎｍである。表１及び図３に示すように、本実施形態によって２．８Ｗ／ｃｍ２、０．２Ｐａで蒸着する場合、バリア層の中心部のＲｍｓは０．５２ｎｍであり、周縁は０．５１ｎｍであり、従来よりも粗度が減少したことが分かる。また、本実施形態によれば、バリア層の周縁と中心部における粗度差が殆どなく、バリア層の表面全体がほぼ均一な粗度を有することが分かる。
バリア層は結晶を含まない非晶質構造である。非晶質構造とは、結晶であるとみなす大きさの構造が測定されないことである。
具体的には図４〜図６から確認できる。
図４は、従来技術によるバリア層をＸＲＤ（Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｏｍｅｔｅｒ）で測定したグラフであり、図５は、本発明の一実施形態によるバリア層をＸＲＤで測定したグラフであり、図６は、本発明の一実施形態によるバリア層をＥＢＳＤ（ｅｌｅｃｔｒｏｎ ｂａｃｋ ｓｃａｔｔｅｒｄｉｆｆｒａｃｔｉｏｎ）で撮影した写真である。
ＸＲＤで測定した場合、図４の従来技術によるグラフにおいては、０度から９０度までスキャンした際に２θ値が４０度付近で主ピーク（ｍａｉｎ ｐｅａｋ）が現れるが、図５の写真を参照すると、本実施形態による蒸着法によれば、主ピークが現れないことを確認することができる。また、図４のグラフにおいては、主ピーク以外にも２θが３４度、５３度、６２度、７０度付近で主ピークよりは弱い強さのピークが現れるが、図５を参照すると、本実施形態ではこのような弱い強さのピークも検出されないことを確認することができる。従って、図５の写真から本実施形態のバリア層は非晶質構造を有することが分かる。
ＥＢＳＤで撮影した写真において、ブラックが多いほど非晶質特性が強いことを示しているが、図６の写真を参照すると、特定色を示す点に比べてブラックが相対的に広い面積を占めていることが分かる。従って、図６の写真から本実施形態のバリア層は非晶質構造を有することが分かる。
このようなバリア層はスパッタリングにより形成することができ、非活性気体はアルゴン又はヘリウムを使用することができる。ここで、スパッタリング装置の圧力は０．２〜０．３Ｐａであり、電力密度は１．５〜３Ｗ／ｃｍ２の値を有することができる。
スパッタリング電力密度が１．５Ｗ／ｃｍ２より低い場合、スパッタリングに必要な放電が発生しない可能性があり、３Ｗ／ｃｍ２より高い場合、結晶が生じ得る。なお、圧力が０．２Ｐａより低いか、又は０．３Ｐａより高い場合、膜の均一度が劣る。
本実施形態のような条件でバリア層を形成すれば、バリア層のストレス値が減少して、バリア層が浮かない。
表２は、一定の条件下で本発明の一実施形態と従来技術によってバリア層を形成する時のストレス値を測定した表である。
Figure 2011159959
表２に示したように、３００Åで従来と同一の厚さにチタニウムバリア層を形成する場合、本実施形態のように電力密度を２．８Ｗ／ｃｍ２にし、アルゴン圧力を０．２Ｐａにすると、ストレス値が−１．１９Ｅ＋０８ｄｙｎｅ／ｃｍ２の値を有するが、従来のように電力密度を３．７Ｗ／ｃｍ２にし、アルゴン圧力を０．５Ｐａにすると、ストレス値が−３．３２Ｅ＋０８ｄｙｎｅ／ｃｍ２で、本実施形態に比べて高い値を有することが分かる。
バリア層のストレス値が増加すれば、バリア層が下部層と密着できずに浮く現象が発生するが、本実施形態による方法によりバリア層を形成する場合、ストレスが減少することが分かる。従って、バリア層が浮く不良が発生しない。
従来は、銅が非晶質シリコン膜に拡散することを防止するために、３００Å以上の厚さに形成した。しかし、本実施形態のように銅層と非晶質シリコン層との間の金属層を非晶質構造に形成すれば、２００Å以下の厚さでも銅の拡散を防止することができる。即ち、本実施形態のバリア層は、銅拡散を防止して、銅シリサイド（ｓｉｌｉｃｉｄｅ）が形成されることを防止することができる。
これは図７を参照して確認できる。
図７は、本発明の一実施形態によって形成した非晶質シリコン層、バリア層、及び銅層における成分を検査したグラフである。ここで、バリア層はチタニウムからなり、１００Åの厚さに形成した。
図７に示したように、チタニウム層を中心に左、右に位置する銅層及び非晶質シリコン層から異なる成分のケイ素又は銅が検出されないことを確認することができる。これは銅及びケイ素が拡散していないことを示す。
このように、本実施形態による方法によりバリア層を形成すれば、１００Åのように従来よりも薄くバリア層を形成しても、銅が拡散することを防止することができ、バリア層を形成する工程時間を減少させることができる。
次に、このような方法により形成したバリア層を含む薄膜トランジスタ表示板について、図８及び９を参照して説明する。
図８は、本発明の一実施形態による薄膜トランジスタ表示板の一つの画素を示した配置図であり、図９は、図８のＩＸ−ＩＸ線に沿った断面図である。
図８及び図９を参照すると、透明なガラス又はプラスチックなどからなる絶縁基板１１０の上に複数のゲート線（ｇａｔｅ ｌｉｎｅ）１２１が形成されている。
ゲート線１２１は、ゲート信号を伝達し、主に横方向に延びている。各ゲート線１２１は、ゲート線１２１から突出した複数のゲート電極（ｇａｔｅ ｅｌｅｃｔｒｏｄｅ）１２４と、他の層又は外部駆動回路との接続のために面積が広い端部とを含む。
ゲート線１２１の上には窒化ケイ素からなるゲート絶縁膜（ｇａｔｅ ｉｎｓｕｌａｔｉｏｎ）１４０が形成されている。ゲート絶縁膜１４０の上には水素化非晶質シリコン又は多結晶シリコンなどからなる複数の線状半導体が形成されている。線状半導体は、主に縦方向に延び、ゲート電極１２４に向かって延び出た複数の突出部（ｐｒｏｊｅｃｔｉｏｎ）１５４を含む。
突出部１５４の上には、複数の線状オーミックコンタクト部材及び島型オーミックコンタクト部材１６５が形成されている。線状オーミックコンタクト部材は複数の突出部１６３を有しており、この突出部１６３と島型オーミックコンタクト部材１６５は、対を成して線状半導体の突出部１５４の上に配置されている。
オーミックコンタクト部材（１６３、１６５）及びゲート絶縁膜１４０の上には、複数のデータ線（ｄａｔａ ｌｉｎｅ）１７１及び複数のドレイン電極（ｄｒａｉｎ ｅｌｅｃｔｒｏｄｅ）１７５が形成されている。
データ線１７１はデータ信号を伝達し、主に縦方向に延びてゲート線１２１と交差する。各データ線１７１は、ゲート電極１２４に向かって延びた複数のソース電極（ｓｏｕｃｅｅｌｅｃｔｒｏｄｅ）１７３と、他の層又は外部駆動回路との接続のために面積が広い端部とを含む。
ドレイン電極１７５は、データ線１７１と分離されており、ゲート電極１２４を中心にソース電極１７３と対向する。
データ線１７１を含むソース電極１７３及びドレイン電極１７５は、低抵抗金属である銅で形成された上部膜（１７３ｂ、１７５ｂ）と、接触性に優れたチタニウム、タンタル、又はモリブデンで形成された下部膜（１７３ａ、１７５ａ）の二重膜とすることができる。下部膜は非晶質構造からなる。
一つのゲート電極１２４、一つのソース電極１７３、及び一つのドレイン電極１７５は、線状半導体の突出部１５４と共に一つの薄膜トランジスタ（ｔｈｉｎ ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ、ＴＦＴ）を形成し、薄膜トランジスタのチャネルは、ソース電極１７３とドレイン電極１７５との間の線状半導体の突出部１５４に形成される。
オーミックコンタクト部材（１６３、１６５）は、その下部の線状半導体と、その上部のデータ線１７１及びドレイン電極１７５との間にだけ存在し、これらの間の接触抵抗を低くする。線状半導体の突出部１５４には、ソース電極１７３とドレイン電極１７５との間を含め、データ線１７１及びドレイン電極１７５によって覆われずに露出した部分がある。
線状半導体は、その突出部１５４の露出した部分を除いて、オーミックコンタクト部材（１６３、１６５）と実質的に同一の平面パターンを有し、オーミックコンタクト部材（１６３、１６５）は、データ線１７１及びドレイン電極１７５と実質的に同一の平面パターンを有する。これは厚さが異なる感光膜パターンを利用して、データ線１７１、ドレイン電極１７５、線状半導体、及びオーミックコンタクト部材（１６３、１６５）を共に形成するため、後に製造方法と共に詳細に説明する。
データ線１７１、ドレイン電極１７５、及び露出した線状半導体の突出部１５４の上には保護膜（ｐａｓｓｉｖａｔｉｏｎ ｌａｙｅｒ）１８０が形成されている。保護膜１８０は、窒化ケイ素や酸化ケイ素などの無機絶縁物、有機絶縁物、低誘電率絶縁物などで形成する。
保護膜１８０にはドレイン電極１７５をそれぞれ露出する複数のコンタクトホール１８５が形成されている。
保護膜１８０の上には複数の画素電極（ｐｉｘｅｌ ｅｌｅｃｔｒｏｄｅ）１９１が形成されている。画素電極１９１はコンタクトホール１８５を通じてドレイン電極１７５と物理的且つ電気的に接続されており、ドレイン電極１７５からデータ電圧の印加を受ける。データ電圧が印加された画素電極１９１は、共通電圧（ｃｏｍｍｏｎ ｖｏｌｔａｇｅ）の印加を受ける他の表示板（図示せず）の共通電極（ｃｏｍｍｏｎ ｅｌｅｃｔｒｏｄｅ）（図示せず）と共に電場を生成することによって、二つの電極の間の液晶層（図示せず）の液晶分子の方向を決定する。画素電極１９１と共通電極はキャパシタ［以下、“液晶キャパシタ（ｌｉｑｕｉｄ ｃｒｙｓｔａｌ ｃａｐａｃｉｔｏｒ）”という］を構成して、薄膜トランジスタが遮断（ｔｕｒｎ−ｏｆｆ）された後にも印加された電圧を維持する。
画素電極１９１は、維持電極線（図示せず）と重畳してストレージキャパシタを形成することができ、これによって液晶キャパシタの電圧維持能力を強化することができる。
画素電極１９１は、ＩＴＯ又はＩＺＯなどの透明導電体又は反射性に優れた金属で形成することができる。
本実施形態のように非晶質バリア層を形成する場合、薄膜トランジスタ表示板の不良率は１．４％になり、従来技術で形成したバリア層の不良率７．９％より減少した。
以下、図８及び図９に示した薄膜トランジスタ表示板を本発明の一実施形態によって製造する方法について、図１０〜図１４と、上述した図８及び図９を参照して詳細に説明する。
図１０〜図１４は、本発明の一実施形態による薄膜トランジスタ表示板の製造方法を順次に示した断面図であり、図８のＩＸ−ＩＸ線に沿った断面図である。
図１０に示したように、透明なガラス又はプラスチックなどからなる絶縁基板１１０の上に金属膜を形成した後、パターニングして、ゲート電極１２４を有するゲート線を形成する。
ゲート線は、アルミニウム（Ａｌ）やアルミニウム合金などアルミニウム系金属、銀（Ａｇ）や銀合金など銀系金属、銅（Ｃｕ）や銅合金など銅系金属、モリブデン（Ｍｏ）やモリブデン合金などモリブデン系金属、クロム（Ｃｒ）、タンタル（Ｔａ）、及びチタニウム（Ｔｉ）などで形成することができる。また、図１〜図４に説明した通り、非晶質バリア層及び銅層の二重層に形成することができる。
ゲート電極１２４の上に、ゲート絶縁膜１４０、第１非晶質シリコン膜１５０、第２非晶質シリコン膜１６０、第１導電膜、及び第２導電膜を積層する。第２非晶質シリコン膜１６０には導電型不純物がドーピングされており、第１導電膜は非晶質構造のチタニウムで形成し、第２導電膜は銅で形成することができる。
第１導電膜及び第２導電膜はスパッタリングにより形成することができる。第１導電膜は、上述した通り、圧力は０．２〜０．３Ｐａであり、電力密度は１．５〜３Ｗ／ｃｍ２の範囲に設定した後スパッタリングする。スパッタリング装置内の非活性気体には、アルゴン又はヘリウムを用いることができる。
第２導電膜は、非晶質構造を有さなくてもよいので、第１導電膜より高い電力密度に形成することができる。
次に、第２導電膜の上に感光膜を塗布した後、露光及び現像して、厚さの異なる感光膜パターン５２、５４を形成する。感光膜パターン５２、５４は、チャネルが形成される部分のゲート絶縁膜１４０、第１非晶質シリコン膜、第２非晶質シリコン膜、第１金属膜、及び第２金属膜をチャネル部分（Ａ）とし、ソース電極及びドレイン電極が形成される部分のゲート絶縁膜１４０、第１非晶質シリコン膜、第２非晶質シリコン膜、第１金属膜、及び第２金属膜を配線部分（Ｂ）とし、配線部分（Ｂ）及びチャネル部分（Ａ）を除いた領域を残り部分（Ｃ）とする。
感光膜パターン５２、５４のうちの配線部分（Ｂ）に位置する感光膜パターン５２は、チャネル部分（Ａ）に位置する感光膜パターン５４より厚く形成し、残りの部分（Ｃ）の感光膜は全て除去する。ここで、配線部分（Ｂ）に位置する感光膜パターン５２の厚さと、チャネル部分（Ａ）に位置する感光膜パターン５４の厚さとの比は、後述するエッチング工程における工程条件により異なるようにしなければならないが、チャネル部分（Ａ）の感光膜パターン５４の厚さを第１配線部分の感光膜パターン５２の厚さの１／２以下とすることが好ましい。
このように、位置によって感光膜の厚さを異なって形成する方法は多様であり、露光マスクに透明領域（ｔｒａｎｓｐａｒｅｎｔ ａｒｅａ）と遮光領域（ｌｉｇｈｔ ｂｌｏｃｋｉｎｇ ａｒｅａ）だけではなく、半透明領域（ｓｅｍｉ−ｔｒａｎｓｐａｒｅｎｔ ａｒｅａ）を置くのがその例である。半透光領域にはスリット（ｓｌｉｔ）パターン、格子パターン（ｌａｔｔｉｃｅ ｐａｔｔｅｒｎ）、又は透過率が中間であるか、厚さが中間である薄膜が具備される。スリットパターンを使用する場合には、スリットの幅やスリットの間の間隔が、写真工程に使用する露光器の分解能（ｒｅｓｏｌｕｔｉｏｎ）が更に小さいのが好ましい。他の例としてはリフロー（ｒｅｆｌｏｗ）が可能な感光膜を使用することである。即ち、透明領域と遮光領域だけを有する通常のマスクでリフローの可能な感光膜パターンを形成した後リフローして、感光膜が残留しない領域に流れるようにすることによって、薄い部分を形成する。
次に、感光膜パターン５２、５４をマスクとして、残り部分（Ｃ）の第２金属膜及び第１金属膜をエッチングして、第２金属パターン１７４ｂ及び第１金属パターン１７４ａを形成する。
エッチングはウェットエッチングで進行し、感光膜パターンの下にアンダーカットが形成され得る。
次に、露出した第２金属パターン１７４ｂの側壁が腐食することを防止するために前処理を実施する。前処理はＯ２気体、ＳＦ６とＯ２の混合気体などとすることができる。
次の図１１に示したように、エッチバック（ｅｔｃｈ ｂａｃｋ）によりチャネル部分の感光膜パターンを除去する。この時、他の部分の感光膜パターン５２も一部が除去されて、感光膜パターンの厚さ及び幅が減少する。
次の図１２に示したように、感光膜パターン５２をマスクとして、第２非晶質シリコン膜及び第１非晶質シリコン膜をエッチングして、非晶質シリコンパターン１６４及び線状半導体（１５４）を形成する。
エッチバックの前に第２非晶質シリコン膜及び第１非晶質シリコン膜をエッチングして、非晶質シリコンパターン１６４及び線状半導体（１５４）を形成することも可能である。しかし、エッチバック時に感光膜パターンの一部も除去され得るが、エッチバックを実施してから非晶質シリコン膜をエッチングすれば、既に減少した感光膜パターンをマスクとして非晶質シリコン膜をエッチングするので、第１金属パターンの境界線の外に半導体が突出する幅を減少させることができる。即ち、エッチバックを実施する前に非晶質シリコン膜をエッチングすれば、感光膜パターンと金属パターンとの間に形成されるアンダーカット程の半導体が金属パターンの外に突出し得るが、エッチバックにより感光膜パターンの一部が除去された後にエッチングすれば、アンダーカットの大きさが減少するので、半導体が金属パターンの外に突出する幅を減少させることができる。
次に、後処理を実施して、エッチバック及び非晶質シリコン膜をエッチングする際に発生した不純物を除去する。後処理工程は、ＳＦ６とＯ２との混合気体などで実施できる。
図１３に示したように、感光膜パターン５２をマスクとして、第２金属パターン１７４ｂ、第１金属パターン１７４ａをウェットエッチングして、上部膜（１７３ｂ、１７５ｂ）及び下部膜（１７３ａ、１７５ａ）からなるソース電極１７３及びドレイン電極１７５を形成する。
ウェットエッチングの場合、エッチング時間が長くなるほど、テーパが緩やかになり、アンダーカットの大きさが増加する。しかし、本実施形態のように接触層の厚さを薄く形成すれば、エッチング時間が減少して従来に比べて接触層の側壁の傾斜が緩やかにならないため、アンダーカットの大きさも減少させることができる。従って、下部の半導体が金属パターンの外に露出する幅を更に減少させることができる。
次に、感光膜パターン５２をマスクとして非晶質シリコンケイ素パターンをドライエッチングして、オーミックコンタクト部材（１６３、１６５）を形成する。
厚さの異なる感光膜パターンを利用すれば、ソース電極１７３を有するデータ線１７１及びドレイン電極１７５は、突出部１６３を有する線状オーミックコンタクト部材及び島型オーミックコンタクト部材１６５と実質的に同一の平面パターンを有する。なお、ドレイン電極１７５とソース電極１７３との間の露出した部分を除いて、突出部１５４を有する線状半導体とも実質的に同一の平面パターンを有する。
図１４に示したように、線状半導体の突出部１５４の露出した部分を覆うように保護膜１８０を形成し、フォトエッチングして、ドレイン電極１７５の上部膜１７５ｂを露出するコンタクトホール１８５を形成する。
次に、図８に示すように、保護膜１８０の上にコンタクトホール１８５を通じてドレイン電極１７５と接続する画素電極１９１を形成する。
以上、本発明の実施形態について説明したが、本発明は、上述の実施形態に限定されるものではなく、本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
５２、５４ 感光膜パターン
１１０ 絶縁基板
１２１ ゲート線
１２４ ゲート電極
１４０ ゲート絶縁膜
１５０ 第１非晶質シリコン膜
１５４ 線状半導体の突出部
１６０ 第２非晶質シリコン膜
１６３ 線状オーミックコンタクト部材の突出部
１６４ 非晶質シリコンパターン
１６５ 島型オーミックコンタクト部材
１７１ データ線
１７３ ソース電極
１７３ａ ソース電極の下部膜
１７３ｂ ソース電極の上部膜
１７４ａ 第１金属パターン
１７４ｂ 第２金属パターン
１７５ ドレイン電極
１７５ａ ドレイン電極の下部膜
１７５ｂ ドレイン電極の上部膜
１８０ 保護膜
１８５ コンタクトホール
１９１ 画素電極

Claims (19)

  1. 基板上にスパッタリング方法により薄膜を形成する方法であって、
    前記薄膜は、電力密度が１．５〜３Ｗ／ｃｍ２、非活性気体の圧力が０．２〜０．３Ｐａで形成することを特徴とする薄膜形成方法。
  2. 前記薄膜は非晶質構造を有することを特徴とする請求項１に記載の薄膜形成方法。
  3. 前記薄膜は、チタニウム、タンタル、又はモリブデンのうちのいずれか一つで形成することを特徴とする請求項１に記載の薄膜形成方法。
  4. 前記薄膜の表面粗度（Ｒｍｓ）は、０．５５ｎｍ以下に形成することを特徴とする請求項２に記載の薄膜形成方法。
  5. 前記非活性気体はアルゴン又はヘリウムであることを特徴とする請求項２に記載の薄膜形成方法。
  6. 基板の上に形成されるケイ素層と、
    前記基板又は前記ケイ素層の上に形成されるバリア層と、
    前記バリア層の上に形成される銅配線と、を有し、
    前記バリア層は非晶質構造からなり、
    前記バリア層は、チタニウム、タンタル、又はモリブデンのうちのいずれか一つで形成されることを特徴とする表示板用金属配線。
  7. 前記基板はガラス基板であることを特徴とする請求項６に記載の表示板用金属配線。
  8. 前記バリア層の表面粗度は０．５５ｎｍ以下であることを特徴とする請求項６に記載の表示板用金属配線。
  9. 前記バリア層のストレスは−０．１９Ｅ＋８ｄｙｎｅ／ｃｍ２であることを特徴とする請求項６に記載の表示板用金属配線。
  10. 絶縁基板の上にゲート電極を形成する段階と、
    前記ゲート電極の上にゲート絶縁膜を形成する段階と、
    前記ゲート絶縁膜の上に半導体を形成する段階と、
    前記半導体の上にオーミックコンタクト層を形成する段階と、
    前記オーミックコンタクト層の上に非晶質バリア層と該非晶質バリア層の上に形成される銅層とを含むデータ線及びドレイン電極を形成する段階と、
    前記データ線及びドレイン電極の上に保護膜を形成する段階と、
    前記保護膜の上に前記ドレイン電極と接続する画素電極を形成する段階と、を有することを特徴とする薄膜トランジスタ表示板の製造方法。
  11. 前記バリア層は、スパッタリング方法により形成し、電力密度が１．５〜３Ｗ／ｃｍ２、非活性気体の圧力が０．２〜０．３Ｐａで形成することを特徴とする請求項１０に記載の薄膜トランジスタ表示板の製造方法。
  12. 前記バリア層は、チタニウム、タンタル、又はモリブデンのうちのいずれか一つで形成することを特徴とする請求項１０に記載の薄膜トランジスタ表示板の製造方法。
  13. 前記バリア層の表面粗度（Ｒｍｓ）は、０．５５ｎｍ以下に形成することを特徴とする請求項１０に記載の薄膜トランジスタ表示板の製造方法。
  14. 前記オーミックコンタクト部材、前記半導体、前記データ線、及び前記ドレイン電極を形成する段階は、一つの感光膜パターンにより形成することを特徴とする請求項１０に記載の薄膜トランジスタ表示板の製造方法。
  15. 基板の上に形成されるゲート線と、
    前記ゲート線と交差するデータ線と、
    前記ゲート線及びデータ線と接続される薄膜トランジスタと、
    前記薄膜トランジスタと接続される画素電極と、を有し、
    前記データ線及び前記薄膜トランジスタのドレイン電極は、非晶質バリア層及び銅層を含むことを特徴とする薄膜トランジスタ表示板。
  16. 前記非晶質バリア層の表面粗度は０．５５ｎｍ以下であることを特徴とする請求項１５に記載の薄膜トランジスタ表示板。
  17. 前記非晶質バリア層のストレスは−０．１９Ｅ＋８ｄｙｎｅ／ｃｍ２であることを特徴とする請求項１５に記載の薄膜トランジスタ表示板。
  18. 前記非晶質バリア層は２００Å以下の厚さであることを特徴とする請求項１７に記載の薄膜トランジスタ表示板。
  19. 前記非晶質バリア層は、チタニウム、タンタル、又はモリブデンのうちのいずれか一つで形成されることを特徴とする請求項１５に記載の薄膜トランジスタ表示板。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016122833A (ja) * 2014-11-28 2016-07-07 株式会社半導体エネルギー研究所 半導体装置、半導体装置の作製方法、及び該半導体装置を有する表示装置

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9515292B2 (en) 2011-12-28 2016-12-06 Joled Inc. Manufacturing method of organic EL element
KR102094841B1 (ko) 2013-05-16 2020-03-31 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
KR102025103B1 (ko) 2013-07-22 2019-09-26 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
US9331667B2 (en) * 2014-07-21 2016-05-03 Triquint Semiconductor, Inc. Methods, systems, and apparatuses for temperature compensated surface acoustic wave device
KR102223139B1 (ko) * 2014-09-02 2021-03-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이를 포함하는 표시 패널
KR102543167B1 (ko) 2017-09-15 2023-06-13 삼성디스플레이 주식회사 배선 기판, 이를 포함하는 표시 장치 및 배선 기판의 제조 방법
CN109888020A (zh) * 2019-02-21 2019-06-14 深圳市华星光电技术有限公司 薄膜晶体管及其制造方法
CN112838049B (zh) * 2019-11-25 2023-03-28 深超光电（深圳）有限公司 导电结构的制备方法和薄膜晶体管阵列基板的制备方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06275620A (ja) * 1993-03-24 1994-09-30 Kawasaki Steel Corp 半導体集積回路配線構造体
JPH10256256A (ja) * 1997-03-05 1998-09-25 Samsung Electron Co Ltd 半導体装置の銅金属配線形成方法
JP2006165520A (ja) * 2004-12-08 2006-06-22 Samsung Electronics Co Ltd 薄膜トランジスタ表示板及びその製造方法
JP2007027392A (ja) * 2005-07-15 2007-02-01 Denso Corp 半導体装置およびその製造方法
JP2007142388A (ja) * 2005-11-17 2007-06-07 Samsung Electronics Co Ltd 薄膜トランジスタ表示板及びその製造方法
WO2009128424A1 (ja) * 2008-04-16 2009-10-22 住友金属鉱山株式会社 薄膜トランジスタ型基板、薄膜トランジスタ型液晶表示装置および薄膜トランジスタ型基板の製造方法

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69428253T2 (de) * 1993-11-12 2002-06-27 Ppg Ind Ohio Inc Haltbare Sputterschicht aus Metalloxid
KR100506963B1 (ko) * 1998-10-05 2005-08-10 세이코 엡슨 가부시키가이샤 반도체 장치 및 그의 제조방법
US6858898B1 (en) * 1999-03-23 2005-02-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP4627843B2 (ja) * 1999-07-22 2011-02-09 株式会社半導体エネルギー研究所 半導体装置
JP4769997B2 (ja) * 2000-04-06 2011-09-07 ソニー株式会社 薄膜トランジスタ及びその製造方法、液晶表示装置、液晶表示装置の製造方法、有機ｅｌ装置、有機ｅｌ装置の製造方法
JP2001332741A (ja) * 2000-05-25 2001-11-30 Sony Corp 薄膜トランジスタの製造方法
JP2002057339A (ja) * 2000-08-10 2002-02-22 Sony Corp 薄膜半導体装置
US6635541B1 (en) * 2000-09-11 2003-10-21 Ultratech Stepper, Inc. Method for annealing using partial absorber layer exposed to radiant energy and article made with partial absorber layer
US7351300B2 (en) * 2001-08-22 2008-04-01 Semiconductor Energy Laboratory Co., Ltd. Peeling method and method of manufacturing semiconductor device
TW200304227A (en) * 2002-03-11 2003-09-16 Sanyo Electric Co Top gate type thin film transistor
CN100594619C (zh) * 2004-05-21 2010-03-17 株式会社半导体能源研究所 半导体器件及其制造方法
TWI273329B (en) * 2004-12-29 2007-02-11 Au Optronics Corp Copper gate electrode of liquid crystal display device and method of fabricating the same
JP2006337819A (ja) * 2005-06-03 2006-12-14 Canon Inc 表示装置およびその駆動方法
US7999330B2 (en) * 2005-06-24 2011-08-16 Micron Technology, Inc. Dynamic random access memory device and electronic systems
WO2008047726A1 (en) * 2006-10-13 2008-04-24 Kabushiki Kaisha Kobe Seiko Sho Thin film transistor substrate and display device
KR101290282B1 (ko) * 2006-11-24 2013-07-26 삼성디스플레이 주식회사 액정 표시 장치 및 이의 제조 방법
US7768042B2 (en) * 2007-03-29 2010-08-03 Korea Advanced Institute Of Science And Technology Thin film transistor including titanium oxides as active layer and method of manufacturing the same
KR20080088782A (ko) * 2007-03-30 2008-10-06 삼성전자주식회사 박막 트랜지스터 표시판 및 그 제조 방법
JP5303119B2 (ja) * 2007-06-05 2013-10-02 株式会社ジャパンディスプレイ 半導体装置
TWI360708B (en) * 2007-12-17 2012-03-21 Au Optronics Corp Pixel structure, display panel, elecro-optical app
JP5253799B2 (ja) * 2007-12-17 2013-07-31 三菱電機株式会社 フォトセンサー、及びフォトセンサーの製造方法
KR101441542B1 (ko) * 2008-03-26 2014-09-18 삼성디스플레이 주식회사 박막 트랜지스터 기판, 이를 포함하는 표시 장치 및 박막트랜지스터 기판의 제조 방법
KR101041145B1 (ko) * 2008-07-09 2011-06-13 삼성모바일디스플레이주식회사 폴리실세스퀴옥산 공중합체, 그의 제조방법, 이를 이용하는폴리실세스퀴옥산 공중합체 박막, 및 이를 이용하는유기전계발광표시장치
TWI508282B (zh) * 2008-08-08 2015-11-11 Semiconductor Energy Lab 半導體裝置及其製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06275620A (ja) * 1993-03-24 1994-09-30 Kawasaki Steel Corp 半導体集積回路配線構造体
JPH10256256A (ja) * 1997-03-05 1998-09-25 Samsung Electron Co Ltd 半導体装置の銅金属配線形成方法
JP2006165520A (ja) * 2004-12-08 2006-06-22 Samsung Electronics Co Ltd 薄膜トランジスタ表示板及びその製造方法
JP2007027392A (ja) * 2005-07-15 2007-02-01 Denso Corp 半導体装置およびその製造方法
JP2007142388A (ja) * 2005-11-17 2007-06-07 Samsung Electronics Co Ltd 薄膜トランジスタ表示板及びその製造方法
WO2009128424A1 (ja) * 2008-04-16 2009-10-22 住友金属鉱山株式会社 薄膜トランジスタ型基板、薄膜トランジスタ型液晶表示装置および薄膜トランジスタ型基板の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016122833A (ja) * 2014-11-28 2016-07-07 株式会社半導体エネルギー研究所 半導体装置、半導体装置の作製方法、及び該半導体装置を有する表示装置

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