KR20070020673A - 박막 트랜지스터 기판의 제조 방법 - Google Patents

박막 트랜지스터 기판의 제조 방법 Download PDF

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KR20070020673A
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Abstract

데이터 배선 하부에 존재하는 반도체층 중 데이터 배선 외측에 형성된 돌출된 반도체층을 제거하는 박막 트랜지스터 기판의 제조 방법은 게이트 배선이 형성된 절연 기판 상에 비정질 규소층 및 데이터 도전층을 순차적으로 적층하는 단계, 데이터 도전층 상에 제1 감광막 패턴 및 데이터 도전층과 제1 감광막 패턴 사이에 제1 감광막 패턴의 측면보다 더 연장된 돌출부를 포함하는 제 2 감광막 패턴을 형성하는 단계, 제2 감광막 패턴을 식각 마스크로 하여 데이터 도전층을 식각한 후, 돌출부를 제거한 제2 감광막 패턴을 형성하는 단계, 돌출부가 제거된 제2 감광막 패턴을 식각 마스크로 하여 비정질 규소층을 식각하여 반도체층을 형성하는 단계, 반도체층 상에 소스 전극 및 소스 전극과 소정 간격 이격된 드레인 전극을 포함하는 데이터 배선을 형성하는 단계를 포함한다.
4마스크, 반도체층, 잔상, 반도체층, 박막 트랜지스터 기판

Description

박막 트랜지스터 기판의 제조 방법{Method for fabricating thin film transistor substrate}
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판 제조 방법으로 제조된 박막 트랜지스터 기판의 배치도이다.
도 2는 도 1의 II-II'선을 따라 절단한 단면도이다.
도 3, 도 6 및 도 15는 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 순차적으로 나타낸 배치도들이다.
도 4는 게이트 배선을 형성하는 단계를 도시한 단면도로서 도 3의 IV-IV'선을 따라 절단한 단면도이다.
도 5는 데이터 도전층 상에 제1 및 제 2 감광막을 적층한 단계를 도시한 단면도이다.
도 7 내지 도 14는 반도체층 및 데이터 배선을 형성하는 단계를 도시한 단면도들로서 도 6의 VII-VII'선을 따라 절단한 단계별 단면도들이다.
도 16은 컨택홀을 형성하는 단계를 도시한 단면도로서 도 15의 XVI-XVI'선을 따라 절단한 단면도이다.
<도면의 주요 부분에 관한 부호의 설명>
10: 절연 기판 22: 게이트선
24: 게이트 끝단 26: 게이트 전극
27: 유지 전극 28: 유지 전극선
30: 게이트 절연막 44: 반도체층
55, 56, 57, 58: 저항성 접촉층 62: 데이터선
65: 소스 전극 66: 드레인 전극
67: 유지 용량용 도전체 패턴 68: 데이터 끝단
70: 보호막 82: 화소 전극
본 발명은 박막 트랜지스터 기판의 제조 방법에 관한 것으로서, 더욱 상세하게는 데이터 배선 하부에 존재하는 반도체층 중 데이터 배선 외측에 형성된 돌출된 반도체층을 제거하는 박막 트랜지스터 기판의 제조 방법에 관한 것이다.
액정 표시 장치(Liquid Crystal Display)는 현재 가장 널리 사용되고 있는 평판 표시 장치(Flat Panel Display) 중 하나로서, 전극이 형성되어 있는 두 장의 기판과 그 사이에 삽입되어 있는 액정층으로 이루어져, 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 투과되는 빛의 양을 조절하는 표시 장치이다.
액정 표시 장치는 박막 트랜지스터(thin film transistor; TFT) 기판, 박막 트랜지스터 기판에 대향하는 컬러 필터 기판, 그리고 양 기판 사이에 개재되어 전 기적인 신호가 인가됨에 따라 광의 투과 여부를 결정하는 액정을 가진다.
한편, 박막 트랜지스터의 데이터 배선과 반도체층이 하나의 마스크를 이용하여 패터닝된 경우, 반도체층은 채널부를 제외하고는 소스 전극, 드레인 전극 및 유지 용량용 도전체 패턴을 포함하는 데이터 배선의 하부에 데이터 배선과 실질적으로 중첩되어 형성된다.
여기서, 소스 전극 및 드레인 전극 등을 포함하는 데이터 배선의 프로파일(profile)은 식각 공정 등에 발생된 언더컷(undercut)으로 인해 데이터 배선의 하부에 배치된 반도체층의 프로파일과 정렬되지 않고 반도체층이 데이터 배선의 외측에 돌출된다. 돌출된 반도체층은 백라이트로부터 조사되는 광에 의해 상당 부분 노출되며, 광에 노출된 반도체층은 광누설 전류를 발생케 하여 액정 커패시터에 걸리는 실효 전압에 변화를 주어 잔상을 유발한다.
본 발명이 이루고자 하는 기술적 과제는 데이터 배선의 하부에 존재하는 반도체층 중 데이터 배선의 외측으로 형성되는 돌출부를 제거하는 박막 트랜지스터 기판의 제조 방법을 제공하고자 하는 것이다.
본 발명의 기술적 과제는 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법은 게이트 배선이 형성된 절연 기판 상에 비정질 규소층 및 데이터 도전층을 순차적으로 적층하는 단계, 상기 데이터 도전층 상에 제1 감광막 패턴 및 상기 데이터 도전층과 상기 제1 감광막 패턴 사이에 상기 제1 감광막 패턴의 외측보다 더 연장된 돌출부를 포함하는 제 2 감광막 패턴을 형성하는 단계, 상기 제2 감광막 패턴을 식각 마스크로 하여 데이터 도전층을 식각한 후, 상기 돌출부를 제거한 상기 제2 감광막 패턴을 형성하는 단계, 상기 돌출부가 제거된 상기 제2 감광막 패턴을 식각 마스크로 하여 상기 비정질 규소층을 식각하여 반도체층을 형성하는 단계, 상기 반도체층 상에 소스 전극 및 상기 소스 전극과 소정 간격 이격된 드레인 전극을 포함하는 데이터 배선을 형성하는 단계를 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 의한 박막 트랜지스터 기판의 제조 방법에 대하여 상세히 설명한다.
먼저 도 1, 도 2를 참조하여 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 구조에 대해 설명한다. 도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판 제조 방법으로 제조된 박막 트랜지스터 기판의 배치도이고, 도 2는 도 1의 II-II'선을 따라 절단한 단면도이다.
절연 기판(10) 위에 게이트 신호를 전달하는 복수의 게이트 배선이 형성되어 있다. 게이트 배선(22, 24, 26, 27, 28)은 가로 방향으로 뻗어 있는 게이트선(22), 게이트선(22)의 끝에 연결되어 있어 외부로부터의 게이트 신호를 인가받아 게이트선으로 전달하는 게이트 끝단(24), 게이트선(22)에 연결되어 돌기 형태로 형성된 박막 트랜지스터의 게이트 전극(26), 게이트선(22)과 평행하게 형성되어 있는 유지 전극(27) 및 유지 전극선(28)을 포함한다. 유지 전극선(28)은 화소 영역을 가로질러 가로 방향으로 뻗어 있으며, 유지 전극선(28)에 비해 너비가 넓게 형성되어 있는 유지 전극(27)이 연결된다.
기판(10), 게이트 배선(22, 24, 26, 27, 28)의 위에는 질화 실리콘(SiNx) 등으로 이루어진 게이트 절연막(30)이 형성되어 있다.
게이트 전극(26)의 게이트 절연막(30) 상부에는 수소화 비정질 실리콘 또는 다결정 실리콘 등의 반도체로 이루어진 반도체층(42, 44, 47, 48)이 형성되어 있으며, 반도체층(42, 44, 47, 48)의 상부에는 실리사이드 또는 n형 불순물이 고농도로 도핑된 n+ 수소화 비정질 실리콘 등의 물질로 이루어진 저항성 접촉층(52, 55, 56, 57, 58)이 각각 형성되어 있다.
저항성 접촉층(52, 55, 56, 57, 58) 및 게이트 절연막(30) 위에는 데이터 배 선(62, 65, 66, 67, 68)이 형성되어 있다. 데이터 배선(62, 65, 66, 67, 68)은 세로 방향으로 형성되어 게이트선(22)과 교차하여 화소를 정의하는 데이터선(62), 데이터선(62)의 분지이며 저항성 접촉층(55)의 상부까지 연장되어 있는 소스 전극(65), 데이터선(62)의 한쪽 끝에 연결되어 외부로부터의 화상 신호를 인가받는 데이터 끝단(68), 소스 전극(65)과 분리되어 있으며 게이트 전극(26) 또는 박막 트랜지스터의 채널부에 대하여 소스 전극(65)의 반대쪽 저항성 접촉층(56) 상부에 형성되어 있는 드레인 전극(66) 및 드레인 전극(66)으로부터 연장되어 유지 전극(27)과 중첩하는 넓은 면적의 드레인 전극 확장부(67)를 포함한다. 본 발명의 일 실시예에 따른 제조 방법에 의해 제조된 박막 트랜지스터 기판은 데이터 배선(62, 65, 66, 67, 68)의 하부의 반도체층(42, 44, 47, 48)이 데이터 배선(62, 65, 66, 67, 68)의 외측으로 돌출되지 않으므로 백라이트로부터 조사되는 광에 의해 광누설 전류가 유발되지 않아 액정 커패시터의 실효 전압이 안정되므로 액정 표시 장치의 잔상을 방지할 수 있다.
소스 전극(65)은 반도체층(44)과 적어도 일부분이 중첩되고, 드레인 전극(66)은 게이트 전극(26)을 중심으로 소스 전극(65)과 대향하며 반도체층(44)과 적어도 일부분이 중첩된다.
데이터 배선(62, 65, 66, 67, 68) 및 이들이 가리지 않는 반도체층(44) 상부에는 보호막(70)이 형성되어 있다
보호막(70)에는 드레인 전극 확장부(67) 및 데이터선 끝단(68)을 각각 드러내는 컨택홀(77, 78)이 형성되어 있으며, 보호막(70)과 게이트 절연막(30)에는 게 이트선 끝단(24)을 드러내는 컨택홀(74)이 형성되어 있다. 보호막(70) 위에는 컨택홀(77)을 통하여 드레인 전극(66)과 전기적으로 연결되며 화소에 위치하는 화소 전극(82)이 형성되어 있다.
또한, 보호막(70) 위에는 컨택홀(74, 78)을 통하여 각각 게이트 끝단(24) 및 데이터 끝단(68)과 연결되어 있는 보조 게이트 끝단(84) 및 보조 데이터 끝단(88)이 형성되어 있다. 화소 전극(82)과 보조 게이트 및 데이터 끝단(86, 88)은 ITO로 이루어져 있다.
이하, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법에 대하여 도 1 및 도 2와 도 3 내지 도 16을 참조하여 설명하기로 한다.
먼저, 도 3 및 도 4에 도시된 바와 같이, 절연 기판(10) 상에 도전층을 적층하고, 사진 식각하여 게이트 배선(22, 24, 26, 27)을 형성한다.
이로써 도 3 및 도 4에 도시된 바와 같이 게이트선(22), 게이트 전극(26), 게이트 끝단(24) 및 유지 전극(27)을 포함하는 게이트 배선(22, 24, 26, 27)이 형성된다.
이어서, 도 5에 도시된 바와 같이 질화 규소로 이루어진 게이트 절연막(30), 진성 비정질 규소층(40) 및 도핑된 비정질 규소층(50)을 예컨대, 화학 기상 증착법을 이용하여 각각 1,500Å 내지 5,000Å, 500Å 내지 2,000Å, 300Å 내지 600Å의 두께로 연속 증착한다. 이어서, 도핑된 비정질 규소층(50)위에 스퍼터링 방법 등으로 데이터 도전층(60)을 적층한다.
이어서, 데이터 도전층(60)의 상부는 제2 감광막(102) 및 제1 감광막(104)을 순차적으로 도포한다. 여기서 제2 감광막(102)은 제1 감광막(104)보다 노광 감도가 작은 감광막이다. 또한, 제2 감광막(102)의 두께와 제1 감광막(104)의 두께의 비는 1:4 내지 1:5이며, 예를 들면, 제1 감광막(104)의 두께가 4000 내지 5000Å인 경우, 제2 감광막(102)의 두께가 800 내지 1250Å 일수 있다.
이어서, 도 6 및 도 7을 참조하면, 마스크를 통하여 제1 감광막(도 5의 104 참고) 및 제2감광막(도 5의 102 참고)에 빛을 조사한 후 현상하여, 도 7에 나타낸 바와 같이, 제1 감광막 패턴(112) 및 제1 감광막 패턴(112)의 측면보다 더 연장된 돌기부(117)를 포함하는 제2 감광막 패턴(116)을 형성한다.
여기서, 제1 감광막(도 5의 104 참고)에 빛을 조사하여 현상하면, 소스 전극(65)과 드레인 전극(66) 사이에 위치한 채널 영역(a)과 데이터 배선(62, 65, 66, 67, 68)이 형성될 데이터 배선 영역의 감광막의 두께가 다른 제1 감광막 패턴(112)이 형성된다. 제1 감광막 패턴(112)은 제1 감광막 패턴(112) 중에서 채널 영역(a)의 감광막(114)은 데이터 배선부보다 두께가 작게 되도록 하며, 채널 영역(a)과 데이터 배선 영역을 제외한 기타 부분의 감광막은 모두 제거한다. 이때, 제1 감광막 패턴(112, 114) 중에서 채널 영역(a)에 남아 있는 감광막(114)의 두께와 데이터 배선 영역에 남아 있는 감광막(112)의 두께의 비는 후에 후술할 식각 공정에서의 공정 조건에 따라 다르게 하여야 하되, 채널 영역(a)의 감광막(114)의 두께를 데이터 배선 영역의 감광막(112)의 두께의 1/2 이하로 하는 것이 바람직하다.이와 같이, 위치에 따라 감광막의 두께를 달리하는 방법으로 여러 가지가 있을 수 있으며, 빛 투과량을 조절하기 위하여 주로 슬릿(slit)이나 격자 형태의 패턴을 형성하거나 반 투명막을 사용한다.
또한 마스크(미도시)의 투과부(미도시)에 대응하는 제2 감광막(도 5의 102 참고)이 노광되면, 노광된 부분은 현상한 후 제거된다.
여기서 제1 감광막(도 5의 104 참고) 및 제2 감광막(도 5의 102 참고)이 동일한 노광량으로 노광됨에도 불구하고, 제1 감광막(도 5의 104 참고)이 제2 노광막(도 5의 102 참고)에 비해 노광 감도가 커서, 제1 감광막(도 5의 104 참고)이 더 제거되므로 제1 감광막 패턴(112)의 측면이 제2 감광막 패턴(116)의 측면보다 더 들어가게 된다. 따라서 제2 감광막 패턴(116)은 제1 감광막 패턴(112)의 측면보다 더 연장된 돌출부(117)를 포함하게 된다.
이어서, 제2 감광성 패턴(116) 및 그 하부의 도전층(60)에 대한 식각을 진행한다. 여기서 식각은 습식 식각으로 진행하며, 하부의 도전층(60)에 대하여 등방성 식각을 한다.
이렇게 하면, 도 8에 도시된 바와 같이, 채널 영역(a) 및 도전층 패턴(62, 64, 67, 68)만이 남고 채널 영역(a) 및 도전층 패턴(62, 64, 67, 68)을 제외한 기타 부분의 도전층(60)은 모두 제거되어 그 하부의 도핑된 비정질 규소층(50)이 드러난다. 여기서 도전층 패턴(62, 64, 67, 68)은 등방성 식각으로 인해 과식각(overetch)되어, 제2 감광막 패턴(116)의 하부의 도전층(도 7의 60 참고)의 측면이 제2 감광막 패턴(116)의 측면보다 더 안으로 형성된다. 이때 남은 도전층 패턴(62, 64, 67, 68)은 소스 및 드레인 전극(65, 66)이 분리되지 않고 연결되어 있는 점을 제외하면 데이터 배선(62, 65, 66, 67, 68)의 형태와 동일하다.
다음, 제2 감광막 패턴(116) 중에서 돌출부(117)를 에치백(etchback)한다. 여기서, 에치백은 O2 및 CF4의 혼합 가스의 플라즈마를 수행함으로써, 제1 감광막 패턴(112) 및 제2 감광막 패턴(116)이 동시에 이방성 에칭이 일어나고, 제2 감광막 패턴(116)의 돌출부(117)도 제거된다.
이렇게 하면, 도 9에 도시된 바와 같이, 돌출부(도 8의 117 참고)가 제거된 제2 감광막 패턴(116)을 형성한다. 여기서 에치백 시간을 조절하여 제2 감광막 패턴(116)이 도전층 패턴(62, 64, 67, 68)의 측면에 정렬되도록 한다. 또한 본 발명의 실시예에서는 제1 감광막 패턴 중에서 채널 영역의 감광막을 완전히 제거하지 않고 있으나, 제1 감광막 패턴 중 채널 영역의 감광막을 완전히 제거하고 동시에 제2 감광막 패턴 중 채널 영역의 감광막을 일부 제거하여도 무방하다.
이어서, 도 10에 도시된 바와 같이, 채널 영역(a)과 도전층 패턴(62, 64, 67, 68)을 제외한 기타 부분의 노출된 도핑된 비정질 규소층(50) 및 그 하부의 진성 비정질 규소층(40)을 건식 식각 방법으로 동시에 제거한다. 이때의 식각은 제1 감광막 패턴(112)과 도핑된 비정질 규소층(50) 및 진성 비정질 규소층(40)이 동시에 식각되며 게이트 절연막(30)은 식각되지 않는 조건하에서 행하여, 반도체층(42, 44, 47, 48) 및 저항성 접촉층(52, 54, 57, 58)을 형성한다. 여기서 상기의 식각으로 인해 제1 감광막 패턴(112) 및 제2 감광막 패턴(116)이 일부 제거되어질 수 있으며, 채널 영역(a)의 제2 감광막이 제거되어지지 않도록 식각이 진행되어야 한다.
계속해서, 채널 영역(a)의 제2 감광막 패턴(116)을 에치백하여 제거한다.
이렇게 하면, 도 11에 도시된 바와 같이, 제2 감광막 패턴(도 10의 116 참고) 중 채널 영역(도 10의 a 참고)의 감광막이 제거되어 소스/드레인용 패턴(64)이 드러난다. 한편, 제1 감광막 패턴(112) 중 소스 전극 및 드레인 전극이 형성되는 영역의 감광막 역시 에치백되므로 두께가 얇아진다.
이어서, 애싱(ashing)을 통하여 채널부의 소스/드레인용 패턴(64) 표면에 남아 있는 감광막 찌꺼기를 제거한다.
이어서, 도 12에 나타난 바와 같이, 채널부의 반도체층(44)을 식각하여 제거한다. 식각 공정은 식각액을 사용하는 습식 식각으로 진행된다.
계속해서, 도핑된 비정질 규소로 이루어진 저항성 접촉층(55,56)을 식각한다. 이때 건식 식각이 사용될 수 있다. 식각 기체의 예로는 CF4와 HCl의 혼합 기체나 CF4와 O2의 혼합 기체를 들 수 있으며, CF4와 O2를 사용하면 균일한 두께로 진성 비정질 규소로 이루어진 반도체층(44)을 남길 수 있다. 이때, 반도체층(44)의 일부가 제거되어 두께가 작아질 수도 있다. 이때의 식각은 게이트 절연막(30)이 식각되지 않는 조건으로 행하여야 하며, 데이터 배선(62, 65, 66, 67, 68)의 제1 감광막 패턴(112) 및 제2 감광막 패턴(116, 118)이 식각되어 그 하부의 데이터 배선(62, 65, 66, 67, 68)이 드러나는 일이 없도록 감광막 패턴이 두꺼운 것이 바람직함은 물론이다.
이렇게 하면, 소스 전극(65)과 드레인 전극(66)이 분리되면서 데이터 배선(65, 66)과 그 하부의 저항성 접촉층(55, 56)이 완성된다.
이어서, 도 13에 나타낸 바와 같이 데이터 배선부에 남아 있는 제1 감광막 패턴(도 12의 112 참고) 및 제2 감광막 패턴(도 12의 116, 118 참고)을 제거한다.
이어서, 도 14에 나타낸 바와 같이 보호막(70)을 형성한다.
이어서, 도 15 및 16에 나타낸 바와 같이, 보호막(70)을 게이트 절연막(30)과 함께 사진 식각하여 드레인 전극(66), 게이트 끝단(24), 데이터 끝단(68) 및 유지 용량용 도전체 패턴(67)을 각각 드러내는 컨택홀(76, 74, 77, 78)을 형성한다.
마지막으로, 도 1 및 도 2에 나타낸 바와 같이, 400Å 내지 500Å 두께의 ITO층을 증착하고 사진 식각하여 드레인 전극(66) 및 유지 용량용 도전체 패턴(67)과 연결된 화소 전극(82), 게이트 끝단(24)과 연결된 보조 게이트 끝단(84) 및 데이터 끝단(68)과 연결된 보조 데이터 끝단(88)을 형성한다.
한편, ITO를 적층하기 전의 예열(pre-heating) 공정에서 사용하는 기체로는 질소를 사용하는 것이 바람직하며, 이는 개구부(74, 76, 78) 및 유지 축전기용 개구부(77)를 통해 드러난 금속막(24, 66, 67, 68)의 상부에 금속 산화막이 형성되는 것을 방지하기 위함이다.
본 발명의 실시예에서는 게이트 배선이 단일층으로 이루어지는 예를 드나, 알루미늄(Al), 구리(Cu), 은(Ag) 등의 금속과 몰리브덴(Mo)이 적층된 이중층 등이 사용될 수 있다.
그리고 본 발명의 실시예에서 데이터 배선은 크롬(Cr), 몰리브덴(Mo) 계열의 금속, 탄탈륨(Ta) 및 티타늄(Ti) 등 내화성 금속으로 이루어지는 단일층으로 될 수 있다. 또한 본 발명의 실시예에서는 데이터 배선이 단일층으로 이루어지는 예를 드 나, 상술한 내화막 금속 등의 하부막과 그 위에 위치한 저저항 물질 상부막으로 이루어진 다층막 구조를 가질 수 있다. 예를 들면, 크롬(Cr) 하부막과 알루미늄(Al) 상부막 또는 알루미늄(Al) 하부막과 몰리브덴(Mo) 상부막의 이중막 이외에도 몰리브덴막(Mo)-알루미늄막(Al)-몰리브덴막(Mo)의 삼중막을 들 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상기한 바와 같은 본 발명의 박막 트랜지스터 기판 및 그의 제조 방법에 따르면 다음의 효과가 있다.
데이터 배선의 하부에 존재하는 반도체층 중 데이터 배선의 외측으로 형성되는 돌출부를 제거하여 백라이트로부터 조사되는 광에 의해 광누설 전류가 유발되지 않아 액정 커패시터의 실효 전압이 안정되므로 액정 표시 장치의 잔상을 방지할 수 있다.

Claims (7)

  1. 게이트 배선이 형성된 절연 기판 상에 비정질 규소층 및 데이터 도전층을 순차적으로 적층하는 단계;
    상기 데이터 도전층 상에 제1 감광막 패턴 및 상기 데이터 도전층과 상기 제1 감광막 패턴 사이에 상기 제1 감광막 패턴의 측면보다 더 연장된 돌출부를 포함하는 제 2 감광막 패턴을 형성하는 단계;
    상기 제2 감광막 패턴을 식각 마스크로 하여 데이터 도전층을 식각한 후, 상기 돌출부를 제거하는 단계;
    상기 돌출부가 제거된 상기 제2 감광막 패턴을 식각 마스크로 하여 상기 비정질 규소층을 식각하여 반도체층을 형성하는 단계;
    상기 반도체층 상에 소스 전극 및 상기 소스 전극과 소정 간격 이격된 드레인 전극을 포함하는 데이터 배선을 형성하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법.
  2. 제1 항에 있어서,
    상기 제2 감광막 패턴의 두께가 상기 제1 감광막 패턴의 두께보다 작은 박막 트랜지스터기판의 제조 방법.
  3. 제2 항에 있어서,
    상기 제1 감광막 패턴의 두께와 상기 제2 감광막 패턴의 두께의 비는 4:1 내지 5:1인 박막 트랜지스터 기판의 제조 방법.
  4. 제1 항에 있어서,
    상기 제2 감광막 패턴의 감광막에 대한 노광 감도가 상기 제1 감광막 패턴의 감광막에 대한 노광 감도보다 낮은 박막 트랜지스터 기판의 제조 방법.
  5. 제1 항에 있어서,
    상기 돌출부를 제거하는 단계는 상기 제2 감광막 패턴을 식각된 상기 데이터 도전층에 정렬하도록 에치백하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법.
  6. 제1 항에 있어서,
    상기 제1 감광막 패턴은 상기 소스 전극이 형성되는 영역과 상기 드레인 전극이 형성되는 영역의 사이의 채널 영역의 두께가 상기 데이터 배선이 형성되는 영역의 두께보다 작은 박막 트랜지스터의 기판의 제조 방법.
  7. 제6 항에 있어서,
    상기 데이터 배선을 형성하는 단계는 상기 제1 및 상기 제2 감광막 패턴 중 상기 채널 영역의 감광막을 제거하고 잔류한 제1 및 제2 감광막 패턴에 따라 상기 채널 영역의 상기 데이터 도전층을 식각하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법.
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