JP2011155200A - 貼り合わせウェーハの製造方法 - Google Patents
貼り合わせウェーハの製造方法 Download PDFInfo
- Publication number
- JP2011155200A JP2011155200A JP2010016913A JP2010016913A JP2011155200A JP 2011155200 A JP2011155200 A JP 2011155200A JP 2010016913 A JP2010016913 A JP 2010016913A JP 2010016913 A JP2010016913 A JP 2010016913A JP 2011155200 A JP2011155200 A JP 2011155200A
- Authority
- JP
- Japan
- Prior art keywords
- wafer
- bond wafer
- bond
- grinding
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 39
- 238000000034 method Methods 0.000 claims abstract description 31
- 230000002093 peripheral effect Effects 0.000 claims description 43
- 239000006061 abrasive grain Substances 0.000 claims description 12
- 238000003486 chemical etching Methods 0.000 claims description 4
- 238000007517 polishing process Methods 0.000 claims description 2
- 238000010030 laminating Methods 0.000 abstract 1
- 235000012431 wafers Nutrition 0.000 description 248
- 239000010408 film Substances 0.000 description 13
- 238000005498 polishing Methods 0.000 description 13
- 230000007423 decrease Effects 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 239000010432 diamond Substances 0.000 description 4
- 229910003460 diamond Inorganic materials 0.000 description 4
- 230000000052 comparative effect Effects 0.000 description 3
- 239000000428 dust Substances 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 239000010409 thin film Substances 0.000 description 3
- 230000001154 acute effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000002474 experimental method Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 238000010410 dusting Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 238000007788 roughening Methods 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
- H01L21/76256—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques using silicon etch back techniques, e.g. BESOI, ELTRAN
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
Abstract
【解決手段】少なくとも、外周が面取りされたボンドウェーハとベースウェーハとを貼り合わせ、前記ボンドウェーハを薄膜化することによって、貼り合わせウェーハを製造する方法において、前記ボンドウェーハの薄膜化は、前記ボンドウェーハを第1の所定の厚さまで平面研削する第1の工程と、前記平面研削したボンドウェーハの外周部を除去する第2の工程と、前記ボンドウェーハを第2の所定の厚さまで平面研削して薄膜化する第3の工程とを有することを特徴とする貼り合わせウェーハの製造方法。
【選択図】 図1
Description
ウェーハ同士を貼り合わせる場合がある。また、ベースウェーハとして、石英、炭化珪素
、アルミナ等の絶縁性ウェーハを用いる場合もある。
通常、ボンドウェーハとベースウェーハの外周は面取りされており、例えば、一般的な面幅350μm、面取り角度18度、断面先端円R280μmの厚さ775μmの直径300mmウェーハの面取り形状の場合、薄膜化後のボンドウェーハの外周部の断面形状は、ベースウェーハと未接合の状態で先端の角度(残角)が約20度程度と非常に鋭利な形状となる。そのため、平面研削工程中やその後工程において、ボンドウェーハの外周部にカケが頻発し、更にカケを起点にボンドウェーハが剥離するという問題があった。
また、貼り合わせ後に平面研削により薄膜化し、その外周部を30度〜60度の範囲の面取り角度で面取り加工する方法が提案されている(特許文献3参照)。
また、特許文献2では、ベースウェーハの直径が減ることなく、ボンドウェーハの直径減少は僅かであるため、素子形成面積の増大を図ることができ、また加工時のカケの発生は抑制し易いものの、ボンドウェーハの研削除去量が非常に大きく、加工に多大な時間を要し、非現実的な製造方法であった。
また、特許文献3では、面取り加工によるウェーハ直径の縮小が避けられないこと、通常の面取り角度18度程度の面取り形状と大きくかけ離れた形状となり、デバイス工程中の面取り部からの発塵が大きな課題となる。
このように、前記第1の工程において、第1の所定の厚さを、前記研削後のボンドウェーハの外周の残角が40度以上となるような厚さとすれば、ボンドウェーハの外周部のカケの発生をより確実に抑制することができる。
このように、前記第2の工程において、前記ベースウェーハの面取り形状に合わせた形状の面取りホイールを用いて、前記ベースウェーハの形状を変化させることなく、前記ボンドウェーハの外周部を除去すれば、確実にベースウェーハの形状を変化させず、ボンドウェーハの直径減少を極力抑制しつつ、ボンドウェーハの外周部のみを除去できる。
このように、前記第3の工程において、第1の工程の平面研削で用いる研削ホイールの平均砥粒径より小さい平均砥粒径の研削ホイールを用いて平面研削すれば、第1の工程で粗研削し、第3の工程で精研削して研削時間を削減しつつ精度良くボンドウェーハの薄膜化を行うことができる。
このように、前記第3の工程の後に、化学的エッチングを行わずに、前記ボンドウェーハの面取り部及び表面の鏡面研磨処理を行えば、エッチング工程を省略することで製造コストを削減することができ、一般的な鏡面研磨処理によって、デバイス素子製造工程における発塵を防ぐことができる。
一般的に、厚膜のSOIウェーハの製造においては、ボンドウェーハとベースウェーハの貼り合わせ後のボンドウェーハの薄膜化加工として、平面研削加工と表面鏡面研磨加工が行われる。
このボンドウェーハとベースウェーハの外周は通常面取りされており、薄膜化後のボンドウェーハの外周部の断面形状はベースウェーハと非接合の状態で先端が尖った形状となる。そのため、平面研削加工中やその後工程において、ボンドウェーハの外周部にカケが頻発し、更にそのカケを起点にボンドウェーハが剥離するという問題があった。特にSOI層が50μm以上の厚膜のSOIウェーハの製造においてカケが発生しやすい状況にあった。
まず、ベースウェーハとボンドウェーハを準備し、両者を貼り合わせ、接合熱処理を行い、貼り合わせウェーハを作製する(工程A)。この際、ベースウェーハとボンドウェーハの少なくとも1方に酸化膜を形成して貼り合わせを行うことでSOI構造を形成できる。また、接合熱処理は、例えば200〜1200℃の温度で行うことができる。
このようにすれば、第1の工程のみならず、後工程である第2の工程のボンドウェーハの外周部の除去や第3工程のボンドウェーハの薄膜化においてもカケの発生を抑制でき、SOI層の剥離を防ぐことができる。尚、ベースウェーハ及び/又はボンドウェーハに形成した酸化膜は非常に薄いので、第1の所定の厚さを決定する際にはこの酸化膜に関して考慮に入れなくても良い。
図4に示すように、θが大きくなるほどSOI層の厚さは薄くなり、SOI層の厚さが薄くなるに従って残角Φも小さくなっている。
すなわち、表1に示すような残角Φ、ボンドウェーハの厚さとなるように平面研削を行い、その研削中のボンドウェーハの外周部のカケ、チップの発生率を調査した。
図5に残角Φとボンドウェーハの外周部のカケ、チップの発生率との関係の結果を示す。図5に示すように、残角Φが40度以上であればカケが発生しないことが分かった。
このように、ベースウェーハ2の面取り形状に合わせた形状の面取りホイール6を用いて、確実にベースウェーハ2の形状を変化させず、ボンドウェーハ3の直径減少を極力抑制しつつ、ボンドウェーハ3の外周部のみを除去できる。
第3の工程では、例えば第2の所定の厚さを鏡面研磨前のSOI層の厚さとして平面研削して薄膜化することができる。この平面研削は、第1の工程の平面研削と同様に図3に示すような研削装置を用い、貼り合わせウェーハ1のベースウェーハ側裏面を回転可能な吸着テーブル5に固定し、表面より自転する研削ホイール6を、ウェーハの厚さ方向に切り込み、図示しない厚みセンサーにより所望の厚さで研削することができる。
ここで、研削ホイール6の平均砥粒径はダメージ深さが小さいほどよく、例えば平均粒径を1μm以下(#8000番手以上)とすることが望ましい。
このようにして、SOI層の厚さを所望の厚さに薄膜化してSOIウェーハを得ることができる。
本発明の貼り合わせウェーハの製造方法では、薄膜化後のボンドウェーハの外周の面取り部の断面形状は段差のない、例えば図6に示すようなテーパ形状とすることができるため、一般的な面取り部の鏡面研磨処理が可能である。この際、ベースウェーハの面取り部も同時に研磨しても良い。
また同様に、薄膜化後のボンドウェーハの表面を鏡面研磨することができる(工程C)。
尚、上記では貼り合わせウェーハとしてSOIウェーハを例として説明したが、直接接合した貼り合わせウェーハにおいても本発明を適用できるし、同様の効果を奏することができる。
図1に示すような本発明の貼り合わせウェーハの製造方法に従ってSOIウェーハを製造した。
製造するSOIウェーハの最終仕上げ厚さを50μmとした。
まず、図2に示すような、直径300mm、厚さ775μm、面取り部の形状が面幅350μm、面取り角18度、R部の半径280μmのシリコンウェーハをボンドウェーハ及びベースウェーハとして準備し、両者を貼り合わせて結合熱処理を行い、2枚の貼り合わせウェーハを作製した。
この際、平面研削加工は図3に示すような研削装置を用い、ダイヤモンド#320砥粒の研削ホイールを用いた。このとき、ボンドウェーハの外周部のカケの発生は認められなかった。
このとき、第1の工程と同様に、ボンドウェーハの外周部のカケは発生せず、そのためカケによるボンドウェーハの剥離も発生しなかった。
この結果、SOI層にカケ、カケ起点の剥離がなく、ベースウェーハの形状の変化がなく、直径減少が極力抑制されたSOIウェーハを得ることができた。
ボンドウェーハの薄膜化後に外周部を除去する従来のSOIウェーハの製造方法によってSOIウェーハを製造した。
実施例と同様、製造するSOIウェーハの最終仕上げ厚さを50μmとした。
まず、実施例と同様の貼り合わせウェーハを作製した。
その後、ボンドウェーハの外周部の未接合部分を実施例と同様にして除去した。そして、ボンドウェーハの外周の面取り部及び表面の鏡面研磨加工を行いSOI層の厚さを50μmとし、SOIウェーハを得た。
まず、#320の研削ホイールを用いて、ボンドウェーハを厚さ90μmまで平面研削した際に、ボンドウェーハの外周部に0.1〜1mmのカケが多数発生した。
更に、#8000砥粒の研削ホイールを用いて、ボンドウェーハを厚さ60μmまで平面研削した際に、上記のカケの残留以外に0.1〜0.5mmの新たなカケが発生した。
このように、比較例の方法では、ボンドウェーハの外周部にカケやカケ起点のSOI層膜剥がれが生じ易いという問題があることが確認できた。
4…研削装置、 5…吸着テーブル、 6…研削ホイール。
Claims (5)
- 少なくとも、外周が面取りされたボンドウェーハとベースウェーハとを貼り合わせ、前記ボンドウェーハを薄膜化することによって、貼り合わせウェーハを製造する方法において、
前記ボンドウェーハの薄膜化は、前記ボンドウェーハを第1の所定の厚さまで平面研削する第1の工程と、前記平面研削したボンドウェーハの外周部を除去する第2の工程と、前記ボンドウェーハを第2の所定の厚さまで平面研削して薄膜化する第3の工程とを有することを特徴とする貼り合わせウェーハの製造方法。 - 前記第1の工程において、第1の所定の厚さを、前記研削後のボンドウェーハの外周の残角が40度以上となるような厚さとすることを特徴とする請求項1に記載の貼り合わせウェーハの製造方法。
- 前記第2の工程において、前記ベースウェーハの面取り形状に合わせた形状の面取りホイールを用いて、前記ベースウェーハの形状を変化させることなく、前記ボンドウェーハの外周部を除去することを特徴とする請求項1又は請求項2に記載の貼り合わせウェーハの製造方法。
- 前記第3の工程において、第1の工程の平面研削で用いる研削ホイールの平均砥粒径より小さい平均砥粒径の研削ホイールを用いて平面研削することを特徴とする請求項1乃至請求項3のいずれか1項に記載の貼り合わせウェーハの製造方法。
- 前記第3の工程の後に、化学的エッチングを行わずに、前記ボンドウェーハの面取り部及び表面の鏡面研磨処理を行うことを特徴とする請求項1乃至請求項4のいずれか1項に記載の貼り合わせウェーハの製造方法。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010016913A JP5521582B2 (ja) | 2010-01-28 | 2010-01-28 | 貼り合わせウェーハの製造方法 |
CN201080062579.4A CN102725823B (zh) | 2010-01-28 | 2010-12-27 | 贴合晶片的制造方法 |
KR1020127019286A KR101645634B1 (ko) | 2010-01-28 | 2010-12-27 | 접합 웨이퍼의 제조 방법 |
PCT/JP2010/007545 WO2011092795A1 (ja) | 2010-01-28 | 2010-12-27 | 貼り合わせウェーハの製造方法 |
US13/519,218 US8603897B2 (en) | 2010-01-28 | 2010-12-27 | Method for manufacturing bonded wafer |
EP10844562.8A EP2530704B1 (en) | 2010-01-28 | 2010-12-27 | Method for manufacturing bonded wafer |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010016913A JP5521582B2 (ja) | 2010-01-28 | 2010-01-28 | 貼り合わせウェーハの製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2011155200A true JP2011155200A (ja) | 2011-08-11 |
JP5521582B2 JP5521582B2 (ja) | 2014-06-18 |
Family
ID=44318808
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010016913A Active JP5521582B2 (ja) | 2010-01-28 | 2010-01-28 | 貼り合わせウェーハの製造方法 |
Country Status (6)
Country | Link |
---|---|
US (1) | US8603897B2 (ja) |
EP (1) | EP2530704B1 (ja) |
JP (1) | JP5521582B2 (ja) |
KR (1) | KR101645634B1 (ja) |
CN (1) | CN102725823B (ja) |
WO (1) | WO2011092795A1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2017510055A (ja) * | 2013-12-13 | 2017-04-06 | レイセオン カンパニー | 薄いシリコンオン絶縁体(soi)ウェハー上にマイクロストリップ伝送ラインを形成するための方法及び構造体 |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014093420A (ja) * | 2012-11-02 | 2014-05-19 | Toyota Motor Corp | ウェハを支持ディスクに接着する治具、および、それを用いた半導体装置の製造方法 |
CN103515250B (zh) * | 2013-09-10 | 2016-01-20 | 天水华天科技股份有限公司 | 一种75μm超薄芯片生产方法 |
JP2015230971A (ja) * | 2014-06-05 | 2015-12-21 | 株式会社ディスコ | 積層ウェーハの形成方法 |
JP6045542B2 (ja) * | 2014-09-11 | 2016-12-14 | 信越半導体株式会社 | 半導体ウェーハの加工方法、貼り合わせウェーハの製造方法、及びエピタキシャルウェーハの製造方法 |
JP6879223B2 (ja) * | 2018-01-18 | 2021-06-02 | 株式会社Sumco | 貼り合わせウェーハの製造方法 |
CN113199338A (zh) * | 2021-04-25 | 2021-08-03 | 惠州市华星光电技术有限公司 | 显示面板、其磨边方法及显示装置 |
CN115799273B (zh) * | 2022-12-21 | 2024-02-09 | 中环领先半导体科技股份有限公司 | 一种绝缘体上硅晶圆及制备方法、半导体装置 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0897111A (ja) * | 1994-09-26 | 1996-04-12 | Kyushu Komatsu Denshi Kk | Soi基板の製造方法 |
JP2003151939A (ja) * | 2001-11-19 | 2003-05-23 | Sumitomo Mitsubishi Silicon Corp | Soi基板の製造方法 |
JP2009253143A (ja) * | 2008-04-09 | 2009-10-29 | Fuji Electric Device Technology Co Ltd | 半導体ウェハ研削用砥石、半導体ウェハ研削装置および半導体装置の製造方法 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2862582B2 (ja) | 1989-08-28 | 1999-03-03 | 株式会社東芝 | 接着半導体基板及びその製造方法 |
JP3328193B2 (ja) * | 1998-07-08 | 2002-09-24 | 信越半導体株式会社 | 半導体ウエーハの製造方法 |
JP4440810B2 (ja) | 2005-03-14 | 2010-03-24 | 信越半導体株式会社 | 貼り合わせウエーハの製造方法 |
JP4839818B2 (ja) | 2005-12-16 | 2011-12-21 | 信越半導体株式会社 | 貼り合わせ基板の製造方法 |
JP2007214256A (ja) | 2006-02-08 | 2007-08-23 | Toshiba Ceramics Co Ltd | Soiウェーハ |
JP4915146B2 (ja) | 2006-06-08 | 2012-04-11 | 信越半導体株式会社 | ウェーハの製造方法 |
JP2009252822A (ja) | 2008-04-02 | 2009-10-29 | Sumco Corp | シリコンウェーハ及びその製造方法 |
-
2010
- 2010-01-28 JP JP2010016913A patent/JP5521582B2/ja active Active
- 2010-12-27 WO PCT/JP2010/007545 patent/WO2011092795A1/ja active Application Filing
- 2010-12-27 CN CN201080062579.4A patent/CN102725823B/zh active Active
- 2010-12-27 EP EP10844562.8A patent/EP2530704B1/en active Active
- 2010-12-27 US US13/519,218 patent/US8603897B2/en active Active
- 2010-12-27 KR KR1020127019286A patent/KR101645634B1/ko active IP Right Grant
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0897111A (ja) * | 1994-09-26 | 1996-04-12 | Kyushu Komatsu Denshi Kk | Soi基板の製造方法 |
JP2003151939A (ja) * | 2001-11-19 | 2003-05-23 | Sumitomo Mitsubishi Silicon Corp | Soi基板の製造方法 |
JP2009253143A (ja) * | 2008-04-09 | 2009-10-29 | Fuji Electric Device Technology Co Ltd | 半導体ウェハ研削用砥石、半導体ウェハ研削装置および半導体装置の製造方法 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2017510055A (ja) * | 2013-12-13 | 2017-04-06 | レイセオン カンパニー | 薄いシリコンオン絶縁体(soi)ウェハー上にマイクロストリップ伝送ラインを形成するための方法及び構造体 |
Also Published As
Publication number | Publication date |
---|---|
CN102725823B (zh) | 2015-04-22 |
KR20120116444A (ko) | 2012-10-22 |
KR101645634B1 (ko) | 2016-08-05 |
CN102725823A (zh) | 2012-10-10 |
US20120289025A1 (en) | 2012-11-15 |
EP2530704A1 (en) | 2012-12-05 |
JP5521582B2 (ja) | 2014-06-18 |
WO2011092795A1 (ja) | 2011-08-04 |
US8603897B2 (en) | 2013-12-10 |
EP2530704B1 (en) | 2016-04-20 |
EP2530704A4 (en) | 2013-07-03 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5521582B2 (ja) | 貼り合わせウェーハの製造方法 | |
JP4846915B2 (ja) | 貼り合わせウェーハの製造方法 | |
KR100789205B1 (ko) | 실리콘 웨이퍼 및 에스오아이 웨이퍼의 제조방법, 그리고그 에스오아이 웨이퍼 | |
JP2006339302A (ja) | 貼り合わせウエーハの製造方法及び貼り合わせウエーハの外周研削装置 | |
WO2016038800A1 (ja) | 半導体ウェーハの加工方法、貼り合わせウェーハの製造方法、及びエピタキシャルウェーハの製造方法 | |
JP2007214256A (ja) | Soiウェーハ | |
JP2010263084A (ja) | Soiウェーハの製造方法 | |
JP6737224B2 (ja) | 多層膜soiウェーハの製造方法 | |
JPH0745485A (ja) | 接着半導体基板の製造方法 | |
TW201216341A (en) | Semiconductor and solar wafers and method for processing same | |
JP6879223B2 (ja) | 貼り合わせウェーハの製造方法 | |
JP3632531B2 (ja) | 半導体基板の製造方法 | |
JPH10209408A (ja) | Soi基板の製造方法 | |
JP2011071283A (ja) | 貼合せsoiウェーハ及びその製造方法 | |
JP2005205543A (ja) | ウエーハの研削方法及びウエーハ | |
JP6729471B2 (ja) | 多層膜soiウェーハの製造方法および多層膜soiウェーハ | |
TWI601285B (zh) | 半導體與太陽能晶圓 | |
JP4440810B2 (ja) | 貼り合わせウエーハの製造方法 | |
JP5564785B2 (ja) | 貼り合わせ基板の製造方法 | |
JP2015153999A (ja) | 半導体ウェーハの製造方法 | |
WO2021020340A1 (ja) | 貼り合わせウェーハ及びそれを用いた積層ウェーハの製造方法 | |
JP4541382B2 (ja) | 半導体ウェハの製造方法 | |
JP2009277947A (ja) | 半導体ウェーハ | |
JP6696473B2 (ja) | 多層膜soiウェーハ及びその製造方法 | |
JP2719276B2 (ja) | 張り合わせsoiウェーハの製法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20111219 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130910 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20131025 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140311 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140324 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5521582 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |