CN102725823B - 贴合晶片的制造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 48
- 230000002093 peripheral effect Effects 0.000 claims description 62
- 239000011159 matrix material Substances 0.000 claims description 46
- 238000000034 method Methods 0.000 claims description 46
- 239000002245 particle Substances 0.000 claims description 17
- 239000006061 abrasive grain Substances 0.000 claims description 12
- 238000003486 chemical etching Methods 0.000 claims description 4
- 235000012431 wafers Nutrition 0.000 abstract description 265
- 238000012545 processing Methods 0.000 description 15
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 239000010432 diamond Substances 0.000 description 4
- 229910003460 diamond Inorganic materials 0.000 description 4
- 239000000428 dust Substances 0.000 description 4
- PNEYBMLMFCGWSK-UHFFFAOYSA-N Alumina Chemical compound [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 3
- 230000000052 comparative effect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 230000001154 acute effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000011835 investigation Methods 0.000 description 2
- 238000010030 laminating Methods 0.000 description 2
- 238000003754 machining Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
- H01L21/76256—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques using silicon etch back techniques, e.g. BESOI, ELTRAN
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
Abstract
本发明是一种贴合晶片的制造方法,至少贴合外周经过倒角的结合晶片和基体晶片,并将所述结合晶片薄膜化,由此来制造贴合晶片,所述贴合晶片的制造方法的特征在于,所述结合晶片的薄膜化具有:第1工序,将所述结合晶片平面磨削至第1特定厚度;第2工序,去除所述经过平面磨削的结合晶片的外周部;及,第3工序,将所述结合晶片平面磨削并薄膜化至第2特定厚度。由此,本发明提供一种贴合晶片的制造方法,可以在短时间内制造一种贴合晶片,不改变基体晶片的形状,结合晶片的直径减少得以被尽量抑制,并且在SOI层等经过薄膜化的结合晶片外周部上无豁口,而且不会剥落。
Description
技术领域
本发明涉及一种贴合晶片来制造绝缘层上覆硅(Silicon On Insulator,SOI)晶片等的方法,尤其涉及一种当制造SOI层膜厚为50μm以上的厚膜SOI晶片时,抑制贴合后的结合晶片的外周部的豁口的SOI晶片的制造方法。
背景技术
作为高性能装置用的晶片,是使用一种将结合晶片(band wafer)与基体晶片(base wafer)贴合后的SOI晶片。可以例如如下所述地制造。即,准备两片经过镜面研磨的硅晶片(结合晶片和基体晶片),在至少一晶片上形成氧化膜。接着,将这些晶片贴合后,以200~1200℃的温度进行热处理来提高结合强度。其后,借助对制造器件侧的晶片(结合晶片)进行磨削和研磨,使其达到所需厚度,从而薄膜化,可以制造一种形成有SOI层的SOI晶片。
另外,除此之外,在制造贴合晶片时,也可以不使氧化膜介于其间而直接结合硅晶片之间。并且,还有使用石英、碳化硅及氧化铝等绝缘晶片,来作为基体晶片的情况。
通常,将结合晶片与基体晶片贴合后,进行平面磨削加工和表面镜面研磨加工,作为结合晶片的薄膜化加工。例如,当结合晶片的最终厚度为50μm时,以10~20μm的研磨量进行表面镜面研磨,因此磨削加工后的结合晶片的厚度为60~70μm。
通常,对结合晶片和基体晶片的外周进行倒角,例如在晶片的倒角形状为通常的面宽为350μm、倒角角度为18度、截面前端圆周为R280μm、厚度为775μm、直径为300mm的情况下,薄膜化后的结合晶片的外周部的截面形状,其状态为并未与基体晶片接合,且前端的角度(残角)为约20度左右,形状非常锐利。因此,在平面磨削工序中或后续工序中,存在以下问题:结合晶片的外周部不断产生豁口,并且结合晶片由豁口开始剥落。
为了抑制此种结合晶片的外周部的豁口,而提出一种方法,通过以下工序来进行结合晶片的外周部的磨削:对于要磨削的外周部的特定宽度内的外周侧,磨削结合晶片,以去除贴合面一侧的倒角部分的至少一部分;及,对于在要磨削的外周部的特定宽度内的其余内周侧,在不会损坏基体晶片的厚度内,磨削结合晶片(请参照专利文献1)。
并且,提出一种方法,利用磨削,去除直线的外侧部分(该直线连结基体晶片的倒角部周围上的点、与结合晶片和基体晶片的接合面上的点),然后进行结合晶片的薄膜化加工(请参照专利文献2)。
并且,提出一种方法,在贴合后利用平面磨削进行薄膜化,以30度~60度范围内的倒角角度,对外周部进行倒角加工(请参照专利文献3)。
[先行技术文献]
(专利文献)
专利文献1:日本特开2006-253595号公报
专利文献2:日本特开平3-83320号公报
专利文献3:日本特开2007-214256号公报
发明内容
但是,在所述专利文献1中,由于去除结合晶片的外周部,因此不会产生豁口,但存在以下等问题:露出基体晶片,即称为平台部(terrace),导致装置器件区域的面积缩小;并且,无法研磨平台部的段差(厚度差)部分,而可能成为导致装置工序中扬尘等的主要原因。
并且,在专利文献2中,由于基体晶片的直径并未减少,而结合晶片的直径略微减少,因此可以谋求增大器件形成面积,并且容易抑制加工时豁口的产生,但是结合晶片的磨削去除量非常大,加工需要很多时间,这种制造方法并不现实。
并且,在专利文献3中,无法避免倒角加工所引起的晶片直径缩小、形状与通常倒角角度18度左右的倒角形状相差悬殊、及装置工序中倒角部所引起的扬尘成为重大课题。
本发明是有鉴于如上所述的问题而完成,目的在于提供一种贴合晶片的制造方法,可以在短时间内制造一种贴合晶片,不改变基体晶片的形状,结合晶片的直径减少得以被尽量抑制,并且在SOI层等经过薄膜化的结合晶片外周部上无豁口,而且不会由豁口开始剥落。
为了达成所述目的,根据本发明,提供一种贴合晶片的制造方法,至少贴合外周经过倒角的结合晶片和基体晶片,并将所述结合晶片薄膜化,由此来制造贴合晶片,所述贴合晶片的制造方法的特征在于,所述结合晶片的薄膜化具有:第1工序,将所述结合晶片平面磨削至第1特定厚度;第2工序,去除所述经过平面磨削的结合晶片的外周部;及,第3工序,将所述结合晶片平面磨削并薄膜化至第2特定厚度。
这样一来,如果贴合晶片的制造方法的所述结合晶片的薄膜化具有:第1工序,将所述结合晶片平面磨削至第1特定厚度;第2工序,去除所述经过平面磨削的结合晶片的外周部;及,第3工序,将所述结合晶片平面磨削并薄膜化至第2特定厚度;则可以当在第1工序中达到结合晶片的豁口产生得以被抑制的第1特定厚度后,在第2工序中不改变基体晶片的形状,结合晶片的直径减少得以被尽量抑制,并且易于在短时间内去除结合晶片的外周部。结果为,可以在短时间内制造一种贴合晶片,在SOI层等经薄膜化的结合晶片外周部上无豁口,而且不会由豁口开始剥落,且装置器件区域的缩小得以被尽量抑制。
此时优选为,在所述第1工序中,设定第1特定厚度,使所述磨削后的结合晶片的外周的残角为40度以上。
这样一来,如果在所述第1工序中,设定第1特定厚度,使所述磨削后的结合晶片的外周的残角为40度以上,则可以更确实地抑制结合晶片的外周部的豁口的产生。
并且此时,优选为,在所述第2工序中,使用形状与所述基体晶片的倒角形状相称的倒角轮,去除所述结合晶片的外周部,而并不改变所述基体晶片的形状。
这样一来,如果在所述第2工序中,使用形状与所述基体晶片的倒角形状相称的倒角轮,去除所述结合晶片的外周部,而并不改变所述基体晶片的形状,则可以确实地不改变基体晶片的形状,结合晶片的直径减少得以被尽量抑制,并且仅去除结合晶片的外周部。
并且此时,在所述第3工序中,可以使用平均磨粒粒径小于第1工序的平面磨削所使用的磨削轮的平均磨粒粒径的磨削轮,进行平面磨削。
这样一来,如果在所述第3工序中,使用平均磨粒粒径小于第1工序的平面磨削所使用的磨削轮的平均磨粒粒径的磨削轮,进行平面磨削,则可以在第1工序中粗磨,在第3工序中精磨,从而减少磨削时间,并且精度良好地进行结合晶片的薄膜化。
并且此时,在所述第3工序后,可以进行所述结合晶片的倒角部和表面的镜面研磨处理,而不进行化学蚀刻。
这样一来,如果在所述第3工序后,进行所述结合晶片的倒角部和表面的镜面研磨处理,而不进行化学蚀刻,则可以通过省略蚀刻工序而降低制造成本,并可以通过普通的镜面研磨处理,防止装置器件制造工序中的扬尘。
在本发明的贴合晶片的制造方法中,由于结合晶片的薄膜化具有:第1工序,将结合晶片平面磨削至第1特定厚度;第2工序,去除所述经过平面磨削的结合晶片的外周部;及,第3工序,将所述结合晶片平面磨削并薄膜化至第2特定厚度;因此,可以当在第1工序中达到结合晶片的豁口产生得以被抑制的较厚的第1特定厚度后,在第2工序中不改变基体晶片的形状,结合晶片的直径减少得以被尽量抑制,并且易于在短时间内去除结合晶片的外周部。结果为,可以在短时间内制造一种贴合晶片,在SOI层等经薄膜化的结合晶片外周部上无豁口,而且不会由豁口开始剥落,且装置器件区域的缩小得以被尽量抑制。
附图说明
图1是表示本发明的贴合晶片的制造方法的一例的流程图。
图2是说明结合晶片和基体晶片的倒角部的一例的说明图。
图3是表示本发明的贴合晶片的制造方法中可以使用的磨削装置的一例的概要图。
图4是表示SOI层的厚度、残角φ及角度θ的关系的图。
图5是表示调查残角φ与豁口、缺口的发生率关系的实验的结果的图。
图6是表示用于去除本发明的贴合晶片的制造方法中可以使用的结合晶片的外周部的磨削轮的一例的概要图。
具体实施方式
以下,对于本发明,列举SOI晶片作为贴合晶片,说明实施方式,但本发明并不限定于此。
通常,当制造厚膜的SOI晶片时,进行平面磨削加工和表面镜面研磨加工,作为将结合晶片与基体晶片贴合后的结合晶片的薄膜化加工。
通常,对此结合晶片和基体晶片的外周进行倒角,薄膜化后的结合晶片的外周部的截面形状,其状态为并未与基体晶片接合,且前端较尖。因此,在平面磨削加工中或后续工序中,存在以下问题:结合晶片的外周部不断产生豁口,而且结合晶片由此豁口开始剥落。尤其当制造SOI层为50μm以上的厚膜的SOI晶片时,容易产生豁口。
先前,已提出一种用于抑制此种结合晶片的外周部的豁口的方法,但是随着基体晶片的形状的变化、或SOI层的直径的减少,存在需要很多时间来加工的问题。
因此,本发明人为了解决此种问题而反复努力研究。结果发现:在将SOI晶片等的贴合晶片贴合后的薄膜化加工中,将利用平面磨削的加工工序分为两次,并在中间设置去除结合晶片的外周部的未接合部分的工序,由此可以通过简便的方法,解决先前较困难的问题,即如上所述的薄膜化时的结合晶片的外周部的豁口、或由豁口开始的膜剥落,从而完成本发明。
图1是表示本发明的贴合晶片的制造方法的一例的流程图。
首先,准备基体晶片和结合晶片,将两者贴合,并进行接合热处理,从而制造贴合晶片(工序A)。此时,在基体晶片与结合晶片的至少一者上形成氧化膜,并进行贴合,由此可以形成SOI结构。并且,能以例如200~1200℃的温度进行接合热处理。
将这样制造的贴合晶片的一例示于图2中。如图2所示,对贴合晶片1中所使用的基体晶片2和结合晶片3的外周实施倒角。这些晶片具有标准的直径为300mm的晶片的倒角形状,晶片表面的外周部朝向外侧形成为锥状(taper),此锥部与侧面之间形成有R部。并且,晶片的厚度为775μm,锥角为18度,R部的半径为280μm,面宽为350μm。当然,这些数値仅为一例,应取决于晶片的规格等,本发明并不限定于此。
接着,将结合晶片3平面磨削至第1特定厚度T1(第1工序)。此平面磨削可以使用如图3所示的磨削装置4,将贴合晶片的基体晶片一侧的背面,固定于可以旋转的吸附台5上,并从表面上由晶片的厚度方向切入自转的磨削轮6,利用未图示的厚度传感器以所需厚度进行磨削。此时,考虑到磨削时间,可以使用用于粗磨的磨削轮,可以使用例如平均磨粒粒径为20~30μm(#300~#600目)的磨削轮。
在此,如图2所示,如果将结合晶片3平面磨削至第1特定厚度T1,则结合晶片3的外周部的截面形状,其状态为并未与基体晶片2接合,且前端残角φ较尖。在此,残角指的是,在如图2所示的所述晶片的情况下,当结合晶片的厚度为T1时,结合晶片表面(磨削面)的最外周点Q上的R部的切线、与结合晶片表面(磨削面)的交叉角。在此,将R部开始的点设为P,将P与Q所夹的角设为θ。
结合晶片3的第1特定厚度越薄,此残角φ越是成为锐角,残角φ越是成为锐角,外周部越容易产生豁口。因此,在第1工序中,决定第1特定厚度再进行平面磨削,以便在平面磨削后,残角可以抑制结合晶片的外周部的豁口。
这样一来,不仅是第1工序,在后续工序即第2工序中去除结合晶片的外周部、或在第3工序中的结合晶片的薄膜化中,也可以抑制豁口产生,并可以防止SOI层剥落。另外,由于形成于基体晶片及/或结合晶片上的氧化膜非常薄,因此当决定第1特定厚度时,也可以不考虑此氧化膜。
图4是表示,当磨削如图2所示的贴合晶片1的结合晶片3时的SOI层的厚度(T1)、残角φ及所述P点与Q点所夹的角θ的关系的图。
如图4所示,θ越大,SOI层的厚度越薄,随着SOI层的厚度变薄,残角φ也变小。
本发明人如下所述进行了实验,以便调查当将此种贴合晶片1的结合晶片3平面磨削时,残角φ与结合晶片外周部的豁口、缺口的发生率的关系。
也就是说,进行平面磨削,使残角φ、结合晶片的厚度如表1所示,并调查磨削中的结合晶片的外周部的豁口、缺口的发生率。
将残角φ与结合晶片的外周部的豁口、缺口的发生率的关系的结果示于图5中。如图5所示,可知如果残角φ为40度以上,则不会产生豁口。
也就是说,如果设定第1工序中的第1特定厚度,使残角φ为40度以上,来进行平面磨削,则当平面磨削时,并且在后续工序中,可以更确实地抑制豁口产生。另外,残角φ的上限并无特别限定,但第1特定厚度越厚,第2、第3工序中的加工时间就越增加,因此优选为60度左右。
表1
No | 1 | 2 | 3 | 4 | 5 |
残角φ(度) | 56 | 40 | 32 | 24 | 18 |
结合晶片的厚度(μm) | 160 | 102 | 80 | 61 | 51 |
接着,去除在第1工序中平面磨削至第1特定厚度的结合晶片的外周部(第2工序)。如上所述,利用本发明的贴合晶片的制造方法,由于在第1工序中,磨削至结合晶片的豁口产生得以被抑制的第1特定厚度,因此在第2工序中,也可以抑制结合晶片的豁口的产生,不改变基体晶片的形状,结合晶片的直径减少得以被尽量抑制,并且可以容易去除结合晶片的未结合的残留外周部。并且,由于结合晶片的外周部的去除量也变少,因此可以减少加工时间,从而可以在短时间内制造贴合晶片。
可以如下所述地去除此结合晶片3的外周部:例如如图6所示,使用形状与基体晶片2的倒角形状相称的倒角轮6,将贴合晶片1的基体晶片一侧的背面,固定于可以旋转的吸附台5上,仅磨削并去除结合晶片3的外周部。
这样一来,可以使用形状与基体晶片2的倒角形状相称的倒角轮6,确实地不改变基体晶片2的形状,结合晶片3的直径减少得以被尽量抑制,并且仅去除结合晶片3的外周部。
并且,考虑到加工时间,可以利用粗磨和精磨两个阶段的磨削,来去除第2工序中的结合晶片3的外周部。例如,粗磨时,可以使用平均磨粒粒径为8~15μm(#800~#1500目)的磨削轮,精磨时,可以使用平均磨粒粒径为5μm以下(#3000目以上)的磨削轮。
接着,将已经去除外周部的未结合的角部的结合晶片平面磨削并薄膜化至第2特定厚度(第3工序)。
在第3工序中,可以将例如第2特定厚度作为镜面研磨前SOI层的厚度,进行平面磨削并薄膜化。此平面磨削与第1工序的平面磨削相同,可以使用如图3所示的磨削装置,将贴合晶片1的基体晶片一侧的背面,固定于可以旋转的吸附台5上,并从表面上由晶片的厚度方向切入自转的磨削轮6,利用未图示的厚度传感器以所需厚度进行磨削。
此时,优选为,使用平均磨粒粒径小于第1工序的平面磨削所使用的磨削轮6的平均磨粒粒径的磨削轮6,进行平面磨削。
在此,磨削轮6的平均磨粒粒径,损害深度越小则越好,期望例如将平均粒径设为1μm以下(#8000目以上)。
这样一来,可以获得一种SOI层厚度得以薄膜化至所需厚度的SOI晶片。
并且,在第3工序后,如图1所示,可以对薄膜化后的结合晶片的外周的倒角部进行镜面研磨(工序B)。
在本发明的贴合晶片的制造方法中,薄膜化后的结合晶片的外周的倒角部的截面形状可以为无段差(无高低差),例如图6所示的锥形,因此可以进行通常的倒角部的镜面研磨处理。此时,也可以同时研磨基体晶片的倒角部。
并且同样,可以对薄膜化后的结合晶片的表面进行镜面研磨(工序C)。
这样一来,如果进行结合晶片的倒角部和表面的镜面研磨处理,则可以防止装置器件制造工序中的扬尘。并且,通过使用如图6所示的磨削轮,由于可以充分降低损害深度,因此可以省略蚀刻。
如上所述,在本发明中,由于贴合晶片的制造方法具有:第1工序,将结合晶片平面磨削至第1特定厚度;第2工序,去除所述经过平面磨削的结合晶片的外周部(未结合的倒角部);及,第3工序,将所述结合晶片平面磨削并薄膜化至第2特定厚度;因此,可以当在第1工序中达到结合晶片的豁口产生得以被抑制的第1特定厚度后,在第2工序中不改变基体晶片的形状,结合晶片的直径减少得以被尽量抑制,并且易于在短时间内去除结合晶片的外周部。结果为,可以在短时间内制造一种贴合晶片,在SOI层等经薄膜化的结合晶片外周部上无豁口,而且不会由豁口开始剥落,且装置器件区域的缩小得以被尽量抑制。
另外,在上述中,列举SOI晶片作为贴合晶片,进行说明,但本发明也可以应用于直接接合的贴合晶片中,并可以发挥相同的效果。
[实施例]
以下,示出本发明的实施例及比较例,来更具体地说明本发明,但本发明并不限定于此。
(实施例)
根据如图1所示的本发明的贴合晶片的制造方法,来制造SOI晶片。
使制造的SOI晶片的最终加工厚度为50μm。
首先,准备如图2所示的直径为300mm、厚度为775μm、且倒角部的形状为面宽350μm、倒角18度、R部的半径280μm的单晶硅晶片,作为结合晶片和基体晶片,将两者贴合并进行结合热处理,制造两片贴合晶片。
接着,在第1工序中,分别将两片贴合晶片的结合晶片平面磨削至第1特定厚度160μm、102μm。此第1特定厚度如表1所示,使平面磨削后的结合晶片的外周部的残角φ为40度以上(56度、40度)。
此时,平面磨削加工是使用如图3所示的磨削装置,并使用金刚石#320磨粒的磨削轮。此时,确认结合晶片的外周部并未产生豁口。
接着,在第2工序中,去除结合晶片的外周部的未接合部分。使用如图6所示的形状与基体晶片的倒角形状相称的倒角轮,去除结合晶片的外周部,且不改变基体晶片的形状。此时,通过利用#1500目的磨削轮的粗磨、及后续利用#3000目的磨削轮的精磨,去除外周部。
此时,与第1工序相同,由于结合晶片的外周部并未产生豁口,因此也不会产生因豁口所导致的结合晶片的剥落。
接着,在第3工序中,将结合晶片平面磨削至第2特定厚度(60μm)。平面磨削加工是使用如图3所示的磨削装置,并使用金刚石#8000磨粒的磨削轮。
结果为,可以获得一种SOI晶片,SOI层上无豁口,不会由豁口开始剥落,而且基体晶片的形状未变化,直径减少得以被尽量抑制。
然后,进而进行结合晶片的外周的倒角部和表面的镜面研磨加工,使SOI层的厚度为50μm。镜面研磨加工是采用通常的硅晶片的加工工序所使用的镜面研磨加工,而无需利用蚀刻液的化学蚀刻。这样一来,利用本发明的贴合晶片的制造方法,由于可以获得无段差的外周部的截面形状,因此可以容易地进行镜面研磨加工。
(比较例)
利用习知的SOI晶片的制造方法来制造SOI晶片,即在结合晶片经过薄膜化后,去除外周部。
与实施例相同,使制造的SOI晶片的最终加工厚度为50μm。
首先,制造与实施例相同的贴合晶片。
接着,使用金刚石#320磨粒的磨削轮,将结合晶片平面磨削至厚度90μm,并使用金刚石#8000磨粒的磨削轮,将结合晶片平面磨削并薄膜化至厚度60μm。此时,结合晶片的外周部的残角为约23度。
然后,与实施例相同,去除结合晶片的外周部的未接合部分。并且,进行结合晶片的外周的倒角部和表面的镜面研磨加工,使SOI层的厚度为50μm,从而获得SOI晶片。
结果可以确认,利用所述方法制造的SOI晶片,将产生以下缺陷。
首先,当使用#320的磨削轮,将结合晶片平面磨削至厚度为90μm时,结合晶片的外周部产生多个0.1~1mm的豁口。
而且,当使用#8000磨粒的磨削轮,将结合晶片平面磨削至厚度为60μm时,除了所述豁口的残留部分以外,产生0.1~0.5mm的新豁口。
并且,当去除结合晶片的外周部时,将产生SOI层膜由上述所产生的豁口开始剥落的问题。
这样一来,可以确认,使用比较例的方法,存在结合晶片的外周部易产生豁口、或SOI层由豁口开始膜剥落的问题。
另外,本发明并不限定于所述实施方式。所述实施方式为示例,具有与本发明的权利要求所记载的技术思想实质上相同的构成,并发挥相同作用效果的所有发明均包含在本发明的技术范围内。
Claims (3)
1.一种贴合晶片的制造方法,至少贴合外周经过倒角的结合晶片和基体晶片,并将所述结合晶片薄膜化,由此来制造贴合晶片,
所述贴合晶片的制造方法的特征在于,所述结合晶片的薄膜化具有:第1工序,将所述结合晶片平面磨削至第1特定厚度;第2工序,去除所述经过平面磨削的结合晶片的外周部;及,第3工序,将所述结合晶片平面磨削并薄膜化至第2特定厚度,
并且,在所述第1工序中,设定第1特定厚度,使所述磨削后的结合晶片的外周的残角为40度以上,
并且,在所述第2工序中,使用形状与所述基体晶片的倒角形状相称的倒角轮,去除所述结合晶片的外周部,而并不改变所述基体晶片的形状。
2.如权利要求1所述的贴合晶片的制造方法,其中,在所述第3工序中,使用平均磨粒粒径小于第1工序的平面磨削所使用的磨削轮的平均磨粒粒径的磨削轮,进行平面磨削。
3.如权利要求1或2所述的贴合晶片的制造方法,其中,在所述第3工序后,进行所述结合晶片的倒角部和表面的镜面研磨处理,而不进行化学蚀刻。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010-016913 | 2010-01-28 | ||
JP2010016913A JP5521582B2 (ja) | 2010-01-28 | 2010-01-28 | 貼り合わせウェーハの製造方法 |
PCT/JP2010/007545 WO2011092795A1 (ja) | 2010-01-28 | 2010-12-27 | 貼り合わせウェーハの製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN102725823A CN102725823A (zh) | 2012-10-10 |
CN102725823B true CN102725823B (zh) | 2015-04-22 |
Family
ID=44318808
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201080062579.4A Active CN102725823B (zh) | 2010-01-28 | 2010-12-27 | 贴合晶片的制造方法 |
Country Status (6)
Country | Link |
---|---|
US (1) | US8603897B2 (zh) |
EP (1) | EP2530704B1 (zh) |
JP (1) | JP5521582B2 (zh) |
KR (1) | KR101645634B1 (zh) |
CN (1) | CN102725823B (zh) |
WO (1) | WO2011092795A1 (zh) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014093420A (ja) * | 2012-11-02 | 2014-05-19 | Toyota Motor Corp | ウェハを支持ディスクに接着する治具、および、それを用いた半導体装置の製造方法 |
CN103515250B (zh) * | 2013-09-10 | 2016-01-20 | 天水华天科技股份有限公司 | 一种75μm超薄芯片生产方法 |
US9331153B2 (en) * | 2013-12-13 | 2016-05-03 | Raytheon Company | Methods and structures for forming microstrip transmission lines on thin silicon on insulator (SOI) wafers |
JP2015230971A (ja) * | 2014-06-05 | 2015-12-21 | 株式会社ディスコ | 積層ウェーハの形成方法 |
JP6045542B2 (ja) * | 2014-09-11 | 2016-12-14 | 信越半導体株式会社 | 半導体ウェーハの加工方法、貼り合わせウェーハの製造方法、及びエピタキシャルウェーハの製造方法 |
JP6879223B2 (ja) * | 2018-01-18 | 2021-06-02 | 株式会社Sumco | 貼り合わせウェーハの製造方法 |
CN113199338A (zh) * | 2021-04-25 | 2021-08-03 | 惠州市华星光电技术有限公司 | 显示面板、其磨边方法及显示装置 |
CN115799273B (zh) * | 2022-12-21 | 2024-02-09 | 中环领先半导体科技股份有限公司 | 一种绝缘体上硅晶圆及制备方法、半导体装置 |
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CN101331585A (zh) * | 2005-12-16 | 2008-12-24 | 信越半导体株式会社 | 贴合基板的制造方法 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2862582B2 (ja) | 1989-08-28 | 1999-03-03 | 株式会社東芝 | 接着半導体基板及びその製造方法 |
JPH0897111A (ja) * | 1994-09-26 | 1996-04-12 | Kyushu Komatsu Denshi Kk | Soi基板の製造方法 |
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JP4440810B2 (ja) | 2005-03-14 | 2010-03-24 | 信越半導体株式会社 | 貼り合わせウエーハの製造方法 |
JP2007214256A (ja) | 2006-02-08 | 2007-08-23 | Toshiba Ceramics Co Ltd | Soiウェーハ |
JP4915146B2 (ja) * | 2006-06-08 | 2012-04-11 | 信越半導体株式会社 | ウェーハの製造方法 |
JP2009252822A (ja) * | 2008-04-02 | 2009-10-29 | Sumco Corp | シリコンウェーハ及びその製造方法 |
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-
2010
- 2010-01-28 JP JP2010016913A patent/JP5521582B2/ja active Active
- 2010-12-27 US US13/519,218 patent/US8603897B2/en active Active
- 2010-12-27 KR KR1020127019286A patent/KR101645634B1/ko active IP Right Grant
- 2010-12-27 EP EP10844562.8A patent/EP2530704B1/en active Active
- 2010-12-27 WO PCT/JP2010/007545 patent/WO2011092795A1/ja active Application Filing
- 2010-12-27 CN CN201080062579.4A patent/CN102725823B/zh active Active
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Also Published As
Publication number | Publication date |
---|---|
EP2530704A4 (en) | 2013-07-03 |
KR20120116444A (ko) | 2012-10-22 |
KR101645634B1 (ko) | 2016-08-05 |
JP5521582B2 (ja) | 2014-06-18 |
JP2011155200A (ja) | 2011-08-11 |
EP2530704A1 (en) | 2012-12-05 |
US8603897B2 (en) | 2013-12-10 |
US20120289025A1 (en) | 2012-11-15 |
EP2530704B1 (en) | 2016-04-20 |
WO2011092795A1 (ja) | 2011-08-04 |
CN102725823A (zh) | 2012-10-10 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant |