JP2011060973A - 半導体チップ収容トレイ - Google Patents
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Abstract
【解決手段】本発明に係る半導体チップ収容トレイは、複数積み重ねて使用され、平面形状が長方形の半導体チップを複数収容しており、ベース板の表面に設けられた断面が三角形の突起を嵌め込む凹みを有する第1の突起及び第1の凸部と、ベース板の裏面に設けられた断面が三角形の第2の突起及び第2の凸部とを具備し、ベース基板の表面がベース基板の裏面に対向するように2枚の半導体チップ収容トレイが積み重ねられた場合に、ベース基板の表面に形成された収容エリアとベース基板の裏面に形成された収容エリアが重ねられ、且つ第1の突起の凹みに第2の突起が嵌め込まれ、且つ第1の凸部と第2の凸部が重ねられないことを特徴とする。
【選択図】図3
Description
ベース板と、
前記ベース板の表面に設けられ、一つの半導体チップが収容される収容エリアの周囲の短辺側に配置された第1の突起であって断面が三角形の突起を嵌め込む凹みを有する第1の突起と、
前記ベース板の表面に設けられ、前記収容エリアの周囲の長辺側に配置された第1の凸部と、
前記ベース板の裏面に設けられ、一つの半導体チップが収容される収容エリアの周囲の短辺側に配置された断面が三角形の第2の突起と、
前記ベース板の裏面に設けられ、前記収容エリアの周囲の長辺側に配置された第2の凸部と、
を具備し、
前記ベース基板の表面が前記ベース基板の裏面に対向するように2枚の半導体チップ収容トレイが積み重ねられた場合に、前記ベース基板の表面に形成された前記収容エリアと前記ベース基板の裏面に形成された前記収容エリアが重ねられ、且つ前記第1の突起の前記凹みに前記第2の突起が嵌め込まれ、且つ前記第1の凸部と前記第2の凸部が重ねられないことを特徴とする半導体チップ収容トレイである。
ベース板と、
前記ベース板の表面に設けられ、一つの半導体チップが収容される収容エリアの周囲の短辺側に配置された第1の突起であって断面が三角形の突起を嵌め込む凹みを有する第1の突起と、
前記ベース板の表面に設けられ、前記収容エリアの周囲の長辺側に配置された凹部と、
前記ベース板の裏面に設けられ、一つの半導体チップが収容される収容エリアの周囲の短辺側に配置された断面が三角形の第2の突起と、
前記ベース板の裏面に設けられ、前記収容エリアの周囲の長辺側に配置された凸部と、
を具備し、
前記ベース基板の表面が前記ベース基板の裏面に対向するように2枚の半導体チップ収容トレイが積み重ねられた場合に、前記ベース基板の表面に形成された前記収容エリアと前記ベース基板の裏面に形成された前記収容エリアが重ねられ、且つ前記第1の突起の前記凹みに前記第2の突起が嵌め込まれることを特徴とする半導体チップ収容トレイである。
前記ベース板の裏面に形成され、前記ベース基板の外周に沿って形成された第2の環状凸部と、を具備し、
前記第1の環状凸部は、凸先端が前記ベース基板の表面中央側に向いた凸状ボスを有しており、
前記第2の環状凸部は、凹み基端が前記ベース基板の裏面中央側に向いた凹状ボスを有しており、
前記ベース基板の表面が前記ベース基板の裏面に対向するように2枚の半導体チップ収容トレイが積み重ねられた場合に、前記第1の環状凸部と前記第2の環状凸部が間隔L1を有し、前記凸先端と前記凹み基端が前記間隔L1より小さい間隔L4を有することが好ましい。
前記ベース板の裏面に形成された第2の環状凸部と、を具備し、
前記第1の環状凸部は、凸先端が前記ベース基板の表面に対して垂直上方側に向いた凸状ボスを有しており、
前記第2の環状凸部は、凹み基端が前記ベース基板の裏面に対して垂直下方側に向いた凹状ボスを有しており、
前記凸状ボス及び前記凹状ボスそれぞれの側壁がテーパー形状にて形成されており、
前記ベース基板の表面が前記ベース基板の裏面に対向するように2枚の半導体チップ収容トレイが積み重ねられた場合に、前記凸状ボスの側壁と前記凹状ボスの側壁とのベース基板裏面側の間隔L4が、前記凸状ボスの側壁と前記凹状ボスの側壁とのベース基板表面側の間隔L1より小さく形成されていることが好ましい。
ベース板と、
前記ベース板の表面に設けられ、一つの半導体チップが収容される収容エリアの周囲の短辺側に配置された第1の突起であって断面が三角形の突起を嵌め込む凹みを有する第1の突起と、
前記ベース板の表面に設けられ、前記収容エリアの周囲の長辺側に配置された第2の突起であって断面が三角形の突起を嵌め込む凹みを有する第2の突起と、
前記ベース板の裏面に設けられ、一つの半導体チップが収容される収容エリアの周囲の短辺側に配置された断面が三角形の第3の突起と、
前記ベース板の裏面に設けられ、前記収容エリアの周囲の長辺側に配置された断面が三角形の第4の突起と、
を具備し、
前記ベース基板の表面が前記ベース基板の裏面に対向するように2枚の半導体チップ収容トレイが積み重ねられた場合に、前記ベース基板の表面に形成された前記収容エリアと前記ベース基板の裏面に形成された前記収容エリアが重ねられ、且つ前記第1及び第2の突起それぞれの前記凹みに前記第3及び第4の突起それぞれが嵌め込まれることを特徴とする半導体チップ収容トレイである。
本実施形態による半導体チップ収容トレイは、平面形状が長方形の半導体チップを複数収容して搬送するためのトレイであり、半導体チップを搬送するときには複数重ねられた後にトレイバンドで束ねられる。以下、半導体チップ収容トレイの表面は、搬送時に上を向いている面と定義し、半導体チップ収容トレイの上下関係は、半導体チップ収容トレイの表面が上を向いている場合を基準に定める。
第1の半導体チップ収容トレイはベース基板(図示せず)を有しており、そのベース基板の表面は、図1(a)に示すように、半導体チップ10が収容される収容エリアを有している。この収容エリアの周囲の2本の短辺それぞれには、断面が三角形の突起を嵌め込む凹み(図1(c)参照)を有する第1の突起12a,12bが設けられている。
0.05 ≦b/a ・・・(1)
第2の半導体チップ収容トレイはベース基板(図示せず)を有しており、そのベース基板の裏面は、図2(a)に示すように、半導体チップ10が収容される収容エリアを有している。この収容エリアの周囲の2本の短辺それぞれには、断面が三角形(図2(c)参照)の第2の突起13a,13bが設けられている。
図5(a)は、本実施形態に係る第1の半導体チップ収容トレイの表面に一つの半導体チップ10を収容した状態を示す平面図であり、図5(b)は、図5(a)に示すA−A'部の断面図である。
なお、図5乃至図7において、図1乃至図3と同一部分には同一符号を付し、異なる部分についてのみ説明する。
図8(a)に示すように、第1の凸部11a〜11d及び第3の凸部17a〜17dそれぞれの側壁は2段階のテーパー形状を有しており、その上部が下部に比べて緩やかな角度のテーパー形状となっている。なお、本実施形態では、第1の凸部11a〜11d及び第3の凸部17a〜17dそれぞれの側壁の上部をテーパー形状としているが、その上部をR形状としても良い。
本実施形態は、第1の実施形態と異なる部分についてのみ説明する。
図9(a)は、本実施形態に係る第1の半導体チップ収容トレイの表面全体を示す平面図であり、図9(b)は、本実施形態に係る第2の半導体チップ収容トレイの裏面全体を示す平面図である。
L4=L2≦L3 ・・・(2)
L4=L2=L3 ・・・(3)
L1≦L3−L2 ・・・(4)
本実施形態は、第3の実施形態と異なる部分についてのみ説明する。
図12(a)は、本実施形態に係る第1の半導体チップ収容トレイの表面全体を示す平面図であり、図12(b)は、本実施形態に係る第2の半導体チップ収容トレイの裏面全体を示す平面図である。
第4の環状凸部25は、図2(a)に示す間隔L3が例えば200μm以上と大きい場合において、凹状ボス27を有している。凹状ボス27の凹み基端27aは、ベース基板31の裏面に対して垂直下方側に向いている。
本実施形態は、第1の実施形態と異なる部分についてのみ説明する。
図14(a)は、本実施形態に係る第1の半導体チップ収容トレイの表面に一つの半導体チップ10を収容した状態を示す平面図である。図14(b)は、図14(a)に示すA−A'部の断面図である。
図14(e)は、本実施形態に係る第2の半導体チップ収容トレイの裏面における一つの半導体チップ10を収容した状態を示す平面図である。図14(d)は、図14(e)に示すa−a'部の断面図である。
図14(c)は、図14(a),(b)に示す第1の半導体チップ収容トレイの表面に一つの半導体チップ10を載置し、その上に図14(d),(e)に示す第2の半導体チップ収容トレイを重ねて半導体チップ10を収容した状態であって第1の半導体チップ収容トレイの表面と第2の半導体チップ収容トレイの裏面が互いに対向した状態を示す断面図である。
本実施形態は、第5の実施形態と異なる部分についてのみ説明する。
図15(a)は、本変形例に係る第1の半導体チップ収容トレイの表面に一つの半導体チップ10を収容した状態を示す平面図である。図15(b)は、図15(a)に示すA−A'部の断面図である。
図15(e)は、本変形例に係る第2の半導体チップ収容トレイの裏面における一つの半導体チップ10を収容した状態を示す平面図である。図15(d)は、図15(e)に示すa−a'部の断面図である。
図15(c)は、図15(a),(b)に示す第1の半導体チップ収容トレイの表面に一つの半導体チップ10を載置し、その上に図15(d),(e)に示す第2の半導体チップ収容トレイを重ねて半導体チップ10を収容した状態であって第1の半導体チップ収容トレイの表面と第2の半導体チップ収容トレイの裏面が互いに対向した状態を示す断面図である。
本実施形態は、第1の実施形態と異なる部分についてのみ説明する。
図16(a)は、本実施形態に係る第1の半導体チップ収容トレイの表面に一つの半導体チップ10を収容した状態を示す平面図である。図16(b)は、図16(a)に示すA−A'部の断面図である。
図16(e)は、本実施形態に係る第2の半導体チップ収容トレイの裏面における一つの半導体チップ10を収容した状態を示す平面図である。図16(d)は、図16(e)に示すa−a'部の断面図である。
図16(c)は、図16(a),(b)に示す第1の半導体チップ収容トレイの表面に一つの半導体チップ10を載置し、その上に図16(d),(e)に示す第2の半導体チップ収容トレイを重ねて半導体チップ10を収容した状態であって第1の半導体チップ収容トレイの表面と第2の半導体チップ収容トレイの裏面が互いに対向した状態を示す断面図である。
Claims (7)
- 複数積み重ねて使用され、平面形状が長方形の半導体チップを複数収容する半導体チップ収容トレイであって、
ベース板と、
前記ベース板の表面に設けられ、一つの半導体チップが収容される収容エリアの周囲の短辺側に配置された第1の突起であって断面が三角形の突起を嵌め込む凹みを有する第1の突起と、
前記ベース板の表面に設けられ、前記収容エリアの周囲の長辺側に配置された第1の凸部と、
前記ベース板の裏面に設けられ、一つの半導体チップが収容される収容エリアの周囲の短辺側に配置された断面が三角形の第2の突起と、
前記ベース板の裏面に設けられ、前記収容エリアの周囲の長辺側に配置された第2の凸部と、
を具備し、
前記ベース基板の表面が前記ベース基板の裏面に対向するように2枚の半導体チップ収容トレイが積み重ねられた場合に、前記ベース基板の表面に形成された前記収容エリアと前記ベース基板の裏面に形成された前記収容エリアが重ねられ、且つ前記第1の突起の前記凹みに前記第2の突起が嵌め込まれ、且つ前記第1の凸部と前記第2の凸部が重ねられないことを特徴とする半導体チップ収容トレイ。 - 複数積み重ねて使用され、平面形状が長方形の半導体チップを複数収容する半導体チップ収容トレイであって、
ベース板と、
前記ベース板の表面に設けられ、一つの半導体チップが収容される収容エリアの周囲の短辺側に配置された第1の突起であって断面が三角形の突起を嵌め込む凹みを有する第1の突起と、
前記ベース板の表面に設けられ、前記収容エリアの周囲の長辺側に配置された凹部と、
前記ベース板の裏面に設けられ、一つの半導体チップが収容される収容エリアの周囲の短辺側に配置された断面が三角形の第2の突起と、
前記ベース板の裏面に設けられ、前記収容エリアの周囲の長辺側に配置された凸部と、
を具備し、
前記ベース基板の表面が前記ベース基板の裏面に対向するように2枚の半導体チップ収容トレイが積み重ねられた場合に、前記ベース基板の表面に形成された前記収容エリアと前記ベース基板の裏面に形成された前記収容エリアが重ねられ、且つ前記第1の突起の前記凹みに前記第2の突起が嵌め込まれることを特徴とする半導体チップ収容トレイ。 - 請求項2において、前記凸部の側壁は2段階のテーパー形状とされており、前記凸部の側壁の上部は下部に比べて緩やかな角度のテーパー形状とされていることを特徴とする半導体チップ収容トレイ。
- 請求項1乃至3のいずれか一項において、前記ベース板の表面に形成され、前記ベース基板の外周に沿って形成された第1の環状凸部と、
前記ベース板の裏面に形成され、前記ベース基板の外周に沿って形成された第2の環状凸部と、を具備し、
前記第1の環状凸部は、凸先端が前記ベース基板の表面中央側に向いた凸状ボスを有しており、
前記第2の環状凸部は、凹み基端が前記ベース基板の裏面中央側に向いた凹状ボスを有しており、
前記ベース基板の表面が前記ベース基板の裏面に対向するように2枚の半導体チップ収容トレイが積み重ねられた場合に、前記第1の環状凸部と前記第2の環状凸部が間隔L1を有し、前記凸先端と前記凹み基端が前記間隔L1より小さい間隔L4を有することを特徴とする半導体チップ収容トレイ。 - 請求項1乃至4のいずれか一項において、前記ベース板の表面に形成された第1の環状凸部と、
前記ベース板の裏面に形成された第2の環状凸部と、を具備し、
前記第1の環状凸部は、凸先端が前記ベース基板の表面に対して垂直上方側に向いた凸状ボスを有しており、
前記第2の環状凸部は、凹み基端が前記ベース基板の裏面に対して垂直下方側に向いた凹状ボスを有しており、
前記凸状ボス及び前記凹状ボスそれぞれの側壁がテーパー形状にて形成されており、
前記ベース基板の表面が前記ベース基板の裏面に対向するように2枚の半導体チップ収容トレイが積み重ねられた場合に、前記凸状ボスの側壁と前記凹状ボスの側壁とのベース基板裏面側の間隔L4が、前記凸状ボスの側壁と前記凹状ボスの側壁とのベース基板表面側の間隔L1より小さく形成されていることを特徴とする半導体チップ収容トレイ。 - 複数積み重ねて使用され、平面形状が長方形の半導体チップを複数収容する半導体チップ収容トレイであって、
ベース板と、
前記ベース板の表面に設けられ、一つの半導体チップが収容される収容エリアの周囲の短辺側に配置された第1の突起であって断面が三角形の突起を嵌め込む凹みを有する第1の突起と、
前記ベース板の表面に設けられ、前記収容エリアの周囲の長辺側に配置された第2の突起であって断面が三角形の突起を嵌め込む凹みを有する第2の突起と、
前記ベース板の裏面に設けられ、一つの半導体チップが収容される収容エリアの周囲の短辺側に配置された断面が三角形の第3の突起と、
前記ベース板の裏面に設けられ、前記収容エリアの周囲の長辺側に配置された断面が三角形の第4の突起と、
を具備し、
前記ベース基板の表面が前記ベース基板の裏面に対向するように2枚の半導体チップ収容トレイが積み重ねられた場合に、前記ベース基板の表面に形成された前記収容エリアと前記ベース基板の裏面に形成された前記収容エリアが重ねられ、且つ前記第1及び第2の突起それぞれの前記凹みに前記第3及び第4の突起それぞれが嵌め込まれることを特徴とする半導体チップ収容トレイ。 - 請求項1乃至6のいずれか一項において、前記ベース基板の表面の前記収容エリアに設けられた台座をさらに具備することを特徴とする半導体チップ収容トレイ。
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Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10042488B2 (en) * | 2014-04-04 | 2018-08-07 | Synaptics Incorporated | Through silicon vias for backside connection |
CN104752284A (zh) * | 2015-03-06 | 2015-07-01 | 太仓天宇电子有限公司 | 一种二极管可叠加料盘 |
JP6605946B2 (ja) * | 2015-12-24 | 2019-11-13 | 株式会社ディスコ | チップ収容トレイからチップをピックアップする方法 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH1050815A (ja) * | 1996-07-31 | 1998-02-20 | Nec Corp | ウエハー容器 |
JP2009049169A (ja) * | 2007-08-20 | 2009-03-05 | Seiko Epson Corp | 半導体チップ収容トレイ |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5492223A (en) * | 1994-02-04 | 1996-02-20 | Motorola, Inc. | Interlocking and invertible semiconductor device tray and test contactor mating thereto |
US5481438A (en) * | 1994-09-06 | 1996-01-02 | Shinon Denkisangyo Kabushiki Kaisha | Tray for semiconductor devices |
JP2001261089A (ja) * | 2000-03-16 | 2001-09-26 | Toshiba Corp | 電子部品用トレイ |
JP4391479B2 (ja) * | 2003-11-06 | 2009-12-24 | シャープ株式会社 | 基板搬送用トレイ |
JP4299721B2 (ja) * | 2003-12-09 | 2009-07-22 | 株式会社ルネサステクノロジ | 半導体装置の搬送方法および半導体装置の製造方法 |
JP2007109764A (ja) | 2005-10-12 | 2007-04-26 | Seiko Epson Corp | 半導体チップ収容トレイ及び半導体チップの搬送方法 |
JP4687366B2 (ja) | 2005-10-12 | 2011-05-25 | セイコーエプソン株式会社 | 半導体チップ収容トレイ及び半導体チップの搬送方法 |
JP2007197085A (ja) * | 2006-01-26 | 2007-08-09 | Toyo Seimitsu Kogyo Kk | チップトレイおよび半田ボール吸着プレートの製造方法 |
JP2009126539A (ja) * | 2007-11-21 | 2009-06-11 | Sharp Corp | チップトレイおよびチップパッケージ |
-
2009
- 2009-09-09 JP JP2009208520A patent/JP4941527B2/ja not_active Expired - Fee Related
-
2010
- 2010-07-26 US US12/843,268 patent/US8292079B2/en not_active Expired - Fee Related
- 2010-09-08 CN CN2010102802441A patent/CN102024728B/zh not_active Expired - Fee Related
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH1050815A (ja) * | 1996-07-31 | 1998-02-20 | Nec Corp | ウエハー容器 |
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