JP4591679B2

JP4591679B2 - 半導体チップ収容トレイ、半導体チップの収容方法、及び半導体チップ搬送体

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Publication number: JP4591679B2
Application number: JP2004371084A
Authority: JP
Inventors: 和夫矢澤
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2004-12-22
Filing date: 2004-12-22
Publication date: 2010-12-01
Anticipated expiration: 2024-12-22
Also published as: JP2006176162A

Description

本発明は、半導体チップ収容トレイ、半導体チップの収容方法、及び半導体チップ搬送体に関する。特に本発明は、薄い半導体チップが隣の収容エリアに移動することを抑制できる半導体チップ収容トレイ、半導体チップの収容方法、及び半導体チップ搬送体に関する。

図７（Ａ）は、従来の半導体チップ収容トレイ１００を説明する為の断面図である。この半導体チップ収容トレイ１００には半導体チップ１１０が収容される。

半導体チップ収容トレイ１００の表面には複数のリブ１０２が設けられている。半導体チップ収容トレイ１００の表面は、リブ１０２によって複数の収容エリア１００ａに区画されている。最上層以外の半導体チップ収容トレイ１００には、複数の収容エリア１００ａそれぞれに、半導体チップ１１０が載置されている。

リブ１０２の高さは、半導体チップ１１０の厚みより高い。リブ１０２の上端は、上に位置する半導体チップ収容トレイ１００の裏面に接しており、複数の収容エリア１００ａそれぞれを他から分離している。このようにして、収容エリア１００ａに収容された半導体チップ１１０は、隣の収容エリア１００ａに移動しないようになっている。

なお、半導体チップ収容トレイ１００の表面の周辺部は、他の部分より凹になっている。また、半導体チップ収容トレイ１００の裏面は、周辺部が、他の部分より凸になっている。上側に位置する半導体チップ収容トレイ１００の裏面周辺部が、下側に位置する半導体チップ収容トレイ１００の表面周辺部に嵌ることにより、複数の半導体チップ収容トレイ１００は、重なった状態で安定している。

半導体チップ収容トレイには、製造時に多少の反りが生じることがある。この場合、例えば図７（Ｂ）に示すように、半導体チップ収容トレイ１００の表面に形成されたリブ１０２の上端が、上に位置する半導体チップ収容トレイ１００の裏面に接触しない場合がある。

近年は半導体チップの薄型化が進んでおり、半導体チップの厚さが、半導体チップ収容トレイの反り規格公差より小さくなる場合がある。この場合、図７（Ｂ）に例示するように、リブ１０２と半導体チップ収容トレイ１００の裏面との隙間１０２ａが、半導体チップ１１０の厚さより大きくなり、搬送時の振動によって、半導体チップ１１０が隣の収容エリアに移動してしまうことがある。

本発明は上記のような事情を考慮してなされたものであり、その目的は、薄い半導体チップが隣の収容エリアに移動することを抑制できる半導体チップ収容トレイ、半導体チップの収容方法、及び半導体チップ搬送体を提供することにある。

上記課題を解決するため、本発明の１つの観点に係る半導体チップ収容トレイは、ベース板と、
前記ベース板の表面に、格子状に設けられ、該表面を複数の半導体チップの収容エリアに区画する第１の凸部と、
前記ベース板の裏面に、格子状に設けられ、前記収容エリアそれぞれに対向する位置に配置された第２の凸部とを具備し、
前記第１の凸部は、前記半導体チップ収容トレイが複数重ねられた状態において前記第２の凸部と対向する位置に、前記第２の凸部の高さより深い第２の凹部、又は前記第１の凸部がない部分が設けられ、
複数重ねて使用される。

この半導体チップ収容トレイによれば、ベース板の裏面には、収容エリアの中に位置する第２の凸部が形成されている。この凸部は、半導体チップ収容トレイが重ねられたとき、下に位置する半導体チップ収容トレイに収容された半導体チップの上方に位置する。従って、従来と比べて、半導体チップが隣の収容エリアに移動することが抑制される。従って、厚さが０．２ｍｍ以下の半導体チップを、安定して収容することができる。

第１の凸部は、半導体チップ収容トレイが複数重ねられた場合に、上に重ねられた半導体チップ収容トレイの裏面に当接し、第２の凸部の高さは、第１の凸部の高さと、収容エリアに収容される半導体チップの厚さとの差より大きいのが好ましい。このようにすると、第２の凸部が下に位置する半導体チップに接触することが抑制される。

ベース板の裏面に設けられ、該裏面の周辺部の少なくとも４隅それぞれに位置する第３の凸部と、ベース板の表面に設けられ、第３の凸部に対向する位置に設けられた凹部とをさらに具備し、第３の凸部の高さは、第１の凸部の高さと凹部の深さの和以下であってもよい。このようにすると、半導体チップ収容トレイは、重ねられた状態で安定する。また、重ねられたときに、第１の凸部は、確実にベース板の裏面に接触する。

複数の収容エリアそれぞれには、バンプが形成されている半導体チップが収容される場合、第２の凸部は、バンプと重ならない位置に配置されているのが好ましい。

本発明の１つの観点に係る半導体チップの収容方法は、半導体チップ収容トレイの表面に、該表面を複数の収容エリアに区画する第１の凸部を格子状に設け、前記半導体チップ収容トレイの裏面に、格子状に設けられた第２の凸部を、前記収容エリアそれぞれに対向する位置に配置する工程と、
前記複数の収容エリアそれぞれの中に半導体チップを収容した状態で、複数の半導体チップ収容トレイを重ねる工程と、
を具備方法であり、前記第１の凸部は、前記半導体チップ収容トレイが複数重ねられた状態において前記第２の凸部と対向する位置に、前記第２の凸部の高さより深い第２の凹部、又は前記第１の凸部がない部分が設けられる。

本発明の１つの観点に係る半導体チップ搬送体は、半導体チップと、
前記半導体チップを収容し、互いに重ねられた複数の半導体チップ収容トレイと、
を具備し、
前記半導体チップ収容トレイは、
ベース板と、
前記ベース板の表面に、格子状に設けられ、該表面を複数の半導体チップの収容エリアに区画する第１の凸部と、
前記ベース板の裏面に、格子状に設けられ、前記収容エリアそれぞれに対向する位置に配置された第２の凸部とを具備し、前記第１の凸部は、前記半導体チップ収容トレイが複数重ねられた状態において前記第２の凸部と対向する位置に、前記第２の凸部の高さより深い第２の凹部、又は前記第１の凸部がない部分が設けられている。

発明を実施するための形態

以下、図面を参照して本発明の実施形態について説明する。図１は、本発明の実施形態に係る半導体チップ収容トレイの一例の斜視図である。半導体チップ収容トレイは、平面形状が略正方形であり、ベース板１の表面が、格子状に設けられた第１のリブ２によって、複数の収容エリア１ａに区画されている。それぞれの収容エリア１ａには、バンプを有さない半導体チップ（図示せず）が収容される。この半導体チップは、例えば厚さが０．２ｍｍ以下である。そして、半導体チップ収容トレイは、半導体チップを搬送するために、複数重ねた状態で使用される。なお、本図では収容エリア１ａは縦横に５列ずつ設けられている。

図２は、半導体チップ収容トレイを、複数重ねた状態で示す断面図である。本図に示すように、下側の半導体チップ収容トレイが有する第１のリブ２は、端部が、上側の半導体チップ収容トレイのベース板１の裏面に当接する。これにより、複数の収容エリア１ａそれぞれは、互いに分断される。このため、複数の収容エリア１ａそれぞれに収容されている半導体チップ１０は、半導体チップ収容トレイに反りがない場合、隣の収容エリア１ａに移動しない。

また、ベース板１の裏面には、第２のリブ８が設けられている。第２のリブ８は、平面配置において収容エリア１ａそれぞれの中に位置するように設けられている。このため、半導体チップ収容トレイに反りが生じても、半導体チップ１０の上方には第２のリブ８が位置しているため、半導体チップ１０が隣の収容エリア１ａに移動することが抑制される。

なお、第２のリブ８の高さＬ_２は、第１のリブ２の高さＬ_１と半導体チップ１０の厚さＬ_３の差より小さい。このため、第２のリブ８は半導体チップ１０に接触せず、半導体チップ１０に負荷を与えない。

また、高さＬ_２の最大値は、半導体チップ収容トレイの成形時の反り公差と、半導体チップ１０の厚さの公差と、半導体チップ収容トレイの成形時の寸法公差との和を、高さＬ_１と厚さＬ_３の設計値の差から引いた値にするのが好ましい。このようにすると、半導体チップ収容トレイを複数重ねたとき、第２のリブ８の端部と半導体チップ１０の隙間の大きさが、半導体チップ収容トレイの成形時の反り公差と、半導体チップ１０の厚さの公差と、半導体チップ収容トレイの成形時の寸法公差との和より大きくなるため、確実に第２のリブ８が半導体チップ１０に接触することを防止できる。

ベース板１の表面の周辺部、すなわち最も外側の第１のリブ２より外周側に位置する領域には、凹部４が形成されている。また、ベース板１の裏面の周辺部のうち、平面配置において表面の凹部４と略重なる領域には、凸部６が形成されている。凹部４と第１のリブ２との高低差は、裏面の凸部６の高さに略等しいか、これより低い。

このため、下側の半導体チップ収容トレイの裏面の凸部６が、上側の半導体チップ収容トレイの表面の凹部４に嵌る。また、半導体チップ収容トレイの４辺それぞれにおいて、最も外側に位置する第１のリブ２の外側面が、裏面の凸部６の内側壁に略接する。従って、複数の半導体チップ収容トレイは、互いに重ねられた状態で安定する。
なお、凸部６と第２のリブ８の高低差は、例えば従来の半導体チップ収容トレイにおける裏面の縁と裏面本体との高低差に等しくしてもよい。

図３（Ａ）は、半導体チップ収容トレイの一例の表面図であり、図３（Ｂ）は図３（Ａ）に示した半導体チップ収容トレイの裏面図である。本図において、収容エリア１ａは、縦横に６列ずつ設けられている。図３（Ａ）に示すように、第１のリブ２は、格子状であり、半導体チップ収容トレイの表面を、略正方形の収容エリア１ａに区画している。ただし、各収容エリア１ａの４辺それぞれの略中央部には、第１のリブ２が設けられていない。

また、図３（Ｂ）に示すように、第２のリブ８は、格子状であるが、平面配置において各収容エリア１ａの４辺それぞれの略中央部を通るように配置されている。このため、複数の半導体チップ収容トレイを重ねたとき、上側の半導体チップ収容トレイが有する第２のリブ８と、下側の半導体チップ収容トレイが有する第１のリブ２は、干渉しない。なお、第１のリブ２に、各収容エリア１ａの４辺それぞれの略中央部位置し、第２のリブ８の高さより深い凹部を形成しても、第１のリブ２と第２のリブ８は干渉しない。

以上、本発明の実施形態によれば、半導体チップ収容トレイの裏面に第２のリブ８を設けたため、半導体チップ収容トレイに反りが生じても、半導体チップ１０が隣の収容エリア１ａに移動することが抑制される。従って、薄い半導体チップ１０を安定して収容することができる。

図４は、第１の参考例に係る半導体チップ収容トレイの構造を説明する為の平面拡大図である。第１の参考例では、第１のリブ２及び第２のリブ８の平面配置構造が上述の実施形態と異なるが、他の構造は上述の実施形態と同一である。以下、上述の実施形態と同一の構成に関しては説明を省略する。

第１の参考例において、第１のリブ２は、各収容エリア１ａの４辺それぞれの全体に設けられている。しかし、第２のリブ８は、各収容エリア１ａの内側に略リング状に形成されている。このため、複数の半導体チップ収容トレイを重ねたとき、上側の半導体チップ収容トレイが有する第２のリブ８と、下側の半導体チップ収容トレイが有する第１のリブ２とは干渉しない。

また、第１の参考例においては、収容エリア１ａに収容される半導体チップにはバンプが形成されているが、第２のリブ８は、平面配置においてバンプと重ならない位置に配置されている。

図５は、第２の参考例に係る半導体チップ収容トレイの構造を説明する為の平面拡大図である。第２の参考例は、第２のリブ８の平面配置構造が第１の参考例と異なるが、他の構成については第１の参考例と同一である。以下、第１の参考例と同一の構成に関しては説明を省略する。

第２の参考例において、第２のリブ８は、各収容エリア１ａの内側に略ロ状に形成されている。第２の参考例においては、収容される半導体チップはバンプが形成されているが、第２のリブ８は、平面配置においてバンプと重ならない位置に配置されている。

図６は、第３の参考例に係る半導体チップ収容トレイの構造を説明する為の平面拡大図である。第３の参考例は、第２のリブ８の平面配置構造が第１の参考例と異なる。第３の参考例において、第２のリブ８は、各収容エリア１ａの略中央部のみに設けられている。他の構成については、第１の参考例と構成が同一であるため、説明を省略する。

尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。

本発明の実施形態に係る半導体チップ収容トレイの斜視図。半導体チップ収容トレイを、複数重ねた状態で示す断面図。（Ａ）は半導体チップ収容トレイの表面図、（Ｂ）は半導体チップ収容トレイの裏面図。第１の参考例に係る半導体チップ収容トレイを説明する為の平面拡大図。第２の参考例に係る半導体チップ収容トレイを説明する為の平面拡大図。第３の参考例に係る半導体チップ収容トレイを説明する為の平面拡大図。（Ａ）は従来の半導体チップ収容トレイを説明する為の断面図、（Ｂ）は半導体チップ収容トレイに反りが生じた状態を説明する為の断面図。

符号の説明

１…ベース板、１ａ，１００ａ…収容エリア、２…第１のリブ、４…凹部、６…凸部、８…第２のリブ、１０，１１０…半導体チップ、１０２…リブ、１０２ａ…隙間

Claims

ベース板と、
前記ベース板の表面に、格子状に設けられ、該表面を複数の半導体チップの収容エリアに区画する第１の凸部と、
前記ベース板の裏面に、格子状に設けられ、前記収容エリアそれぞれに対向する位置に配置された第２の凸部と、
を具備し、
前記第１の凸部は、前記半導体チップ収容トレイが複数重ねられた状態において前記第２の凸部と対向する位置に、前記第２の凸部の高さより深い第２の凹部、又は前記第１の凸部がない部分が設けられ、
複数重ねて使用される半導体チップ収容トレイ。
前記第１の凸部は、前記半導体チップ収容トレイが複数重ねられた場合に、上に重ねられた前記半導体チップ収容トレイの裏面に当接し、
前記第２の凸部の高さは、前記第１の凸部の高さと、前記収容エリアに収容される半導体チップの厚さとの差より大きい請求項１に記載の半導体チップ収容トレイ。
前記ベース板の裏面に設けられ、該裏面の周辺部の少なくとも４隅それぞれに位置する第３の凸部と、
前記ベース板の表面に設けられ、前記第３の凸部に対向する位置に設けられた凹部と、をさらに具備し、前記第３の凸部の高さは、前記第１の凸部の高さと前記凹部の深さの和以下である請求項２に記載の半導体チップ収容トレイ。
前記複数の収容エリアそれぞれには、バンプが形成されていない半導体チップが収容される請求項１〜３のいずれか一項に記載の半導体チップ収容トレイ。
前記複数の収容エリアそれぞれには、バンプが形成されている半導体チップが収容されており、前記第２の凸部は、前記バンプと重ならない位置に配置されている請求項１〜３のいずれか一項に記載の半導体チップ収容トレイ。
前記複数の収容エリアそれぞれは、厚さが０．２ｍｍ以下の半導体チップを収容する請求項１〜５のいずれか一項に記載の半導体チップ収容トレイ。
半導体チップ収容トレイの表面に、該表面を複数の収容エリアに区画する第１の凸部を格子状に設け、前記半導体チップ収容トレイの裏面に、格子状に設けられた第２の凸部を、前記収容エリアそれぞれに対向する位置に配置する工程と、
前記複数の収容エリアそれぞれの中に半導体チップを収容した状態で、複数の半導体チップ収容トレイを重ねる工程と、
を具備し、
前記第１の凸部は、前記半導体チップ収容トレイが複数重ねられた状態において前記第２の凸部と対向する位置に、前記第２の凸部の高さより深い第２の凹部、又は前記第１の凸部がない部分が設けられる半導体チップの収容方法。
半導体チップと、
前記半導体チップを収容し、互いに重ねられた複数の半導体チップ収容トレイと、
を具備し、
前記半導体チップ収容トレイは、
ベース板と、
前記ベース板の表面に、格子状に設けられ、該表面を複数の半導体チップの収容エリアに区画する第１の凸部と、
前記ベース板の裏面に、格子状に設けられ、前記収容エリアそれぞれに対向する位置に配置された第２の凸部と、
を具備し、
前記第１の凸部は、前記半導体チップ収容トレイが複数重ねられた状態において前記第２の凸部と対向する位置に、前記第２の凸部の高さより深い第２の凹部、又は前記第１の凸部がない部分が設けられている、半導体チップ搬送体。
ベース板と、
前記ベース板の表面に設けられ、該表面を、第１の収容エリアおよび第２の収容エリアを含む複数の半導体チップの収容エリアに区画する第１の凸部と、
前記ベース板の裏面に設けられ、前記第１の収容エリアに対向する位置から前記第２の収容エリアに対向する位置に至るまで配置された第２の凸部と、
を具備し、複数重ねて使用される半導体チップ収容トレイであって、
前記半導体チップ収容トレイが複数重ねられた状態において、前記第２の凸部と対向する第１の位置に前記第１の凸部は前記第２の凸部の高さより深い第２の凹部を有する、又は、前記第１の位置には前記第１の凸部が設けられていない半導体チップ収容トレイ。
半導体チップと、
前記半導体チップを収容し、互いに重ねられた複数の半導体チップ収容トレイと、
を具備し、
前記半導体チップ収容トレイは、
ベース板と、
前記ベース板の表面に設けられ、該表面を、第１の収容エリアおよび第２の収容エリアを含む複数の半導体チップの収容エリアに区画する第１の凸部と、
前記ベース板の裏面に設けられ、前記第１の収容エリアに対向する位置から前記第２の収容エリアに対向する位置に至るまで配置された第２の凸部と、
を具備し、
前記半導体チップ収容トレイが複数重ねられた状態において、前記第２の凸部と対向する第１の位置に前記第１の凸部は前記第２の凸部の高さより深い第２の凹部を有する、又は、前記第１の位置には前記第１の凸部が設けられていない半導体チップ搬送体。