KR101770461B1 - 반도체 칩 트레이 - Google Patents

반도체 칩 트레이 Download PDF

Info

Publication number
KR101770461B1
KR101770461B1 KR1020150002884A KR20150002884A KR101770461B1 KR 101770461 B1 KR101770461 B1 KR 101770461B1 KR 1020150002884 A KR1020150002884 A KR 1020150002884A KR 20150002884 A KR20150002884 A KR 20150002884A KR 101770461 B1 KR101770461 B1 KR 101770461B1
Authority
KR
South Korea
Prior art keywords
tray
semiconductor chip
pocket portion
protrusion
chip tray
Prior art date
Application number
KR1020150002884A
Other languages
English (en)
Other versions
KR20160085993A (ko
Inventor
최종철
곽준
김희승
김부성
이찬훈
박형건
Original Assignee
주식회사 케이엠에이치하이텍
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 케이엠에이치하이텍 filed Critical 주식회사 케이엠에이치하이텍
Priority to KR1020150002884A priority Critical patent/KR101770461B1/ko
Publication of KR20160085993A publication Critical patent/KR20160085993A/ko
Application granted granted Critical
Publication of KR101770461B1 publication Critical patent/KR101770461B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/673—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere using specially adapted carriers or holders; Fixing the workpieces on such carriers or holders
    • H01L21/67333—Trays for chips
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/673—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere using specially adapted carriers or holders; Fixing the workpieces on such carriers or holders
    • H01L21/67313—Horizontal boat type carrier whereby the substrates are vertically supported, e.g. comprising rod-shaped elements

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Packaging Frangible Articles (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)

Abstract

본 발명은 반도체 칩 트레이에 관한 것으로서, 본 발명에 따른 반도체 칩 트레이는 반도체 칩들이 수용되며 상호 적층 가능한 반도체 칩 트레이에 있어서, 상면에 상기 반도체 칩이 수용되는 복수의 포켓부가 함몰형성되는 트레이; 상기 포켓부 내부에 수용된 상기 반도체 칩의 이탈이 방지되도록, 상기 포켓부 외주면의 적어도 일부를 감싸는 형태로 상기 트레이의 상면으로부터 돌출형성되는 상부 돌출부; 상기 트레이의 하면으로부터 돌출형성되어 상기 포켓부에 대응되는 가상의 수용영역을 형성하며, 상기 상부 돌출부로부터 하방으로 연장되는 가상의 직선과 간섭되지 않는 지점에 형성되는 하부 돌출부;를 포함하는 것을 특징으로 한다. 반도체 칩 트레이를 사용 중에 트레이 자체의 물성에 따른 휨 또는 굽힘 등의 워페이지(warpage)가 발생하더라도 반도체 칩의 이탈이 방지되며, 반도체 칩 트레이를 뒤집는 경우에도 반도체 칩의 이탈이 방지될 수 있는 반도체 칩 트레이가 제공된다.

Description

반도체 칩 트레이{THE CHIP TRAY DEVICE FOR SEMICONDUCTOR}
본 발명은, 반도체 칩 트레이에 관한 것으로서, 보다 상세하게는, 반도체 칩트레이의 포켓부에 탑재된 반도체 칩이 포켓부로부터 이탈되는 것을 방지할 수 있는 반도체 칩 트레이에 관한 것이다.
일반적으로, 반도체 칩 트레이는 다수의 미세 반도체 회로소자들이 집적된 장방형의 반도체칩 다수를 상면에 가지런히 보관하는 용기이다. 이러한 반도체 칩 트레이는, 다수의 반도체 칩을 적재할 수 있으며, 다단으로 적층되어 보관 또는 운송된다.
이러한 반도체 칩 트레이는 내열, 절전 및 정전기 방지를 위해 플라스틱 재질로 형성되며 사출 성형하여 제조된다.
도 1은 종래기술에 따른 반도체 칩 트레이가 도시된 사시도이며, 도 2는 종래기술에 따른 반도체 칩 트레이의 평탄도 불량 시 칩의 탑재상태를 도시한 도면이다.
도 1에 도시된 바와 같이, 종래기술에 따른 반도체 칩 트레이에(10)는 반도체 칩(C, 도 2 참조)이 탑재되는 복수 개의 포켓부(11)가 마련되는데, 이러한 포켓부(11)는 반도체 칩 트레이(10)의 상측벽에서 함몰되어 형성된다.
이러한 종래기술에 따른 반도체 칩 트레이(10)는 합성수지 등으로 제작되는 만큼 반도체 칩 트레이(10)에 휨 등이 발생될 수 있고, 그에 따라 도 2에 도시된 바와 같이 반도체 칩(C)이 포켓부(11) 내부에 안정적으로 수용되지 못하고 일부분이 포켓부(11) 외부로 노출된다. 이렇게 반도체 칩(C)이 포켓부(11) 외부로 노출된 경우, 반도체 칩 트레이(10)의 이송과정에서 충격 등에 의해 반도체 칩(C)이 포켓부(11)로부터 이탈될 수 있다.
특히 반도체 칩(C)의 급속한 슬림화 요구에 따라 두께가 100마이크로미터 이하인 반도체 칩을 탑재해야하는 반도체 칩 트레이(10)에 있어서, 미세한 평탄도 불량도 반도체 칩(C)의 이탈에 큰 영향을 끼친다.
그런데 합성수지로 제작되는 반도체 칩 트레이(10)의 특성상, 정밀한 평탄도로 가공하기는 매우 어려우며 그 비용 또한 과다하게 소요된다.
한편, 포켓부(11)에 탑재된 반도체 칩(C)의 검사시 반도체 칩(C)의 일면(상면)만 검사 가능하다. 이에 따라, 반도체 칩(C)의 타면(하면)을 검사하기 위해서는 다층으로 적층된 반도체 칩 트레이(10)를 뒤집은 뒤 순차적으로 반도체 칩 트레이(10)를 제거하여 검사한다. 이때, 반도체 칩 트레이(10)를 뒤집는 과정에서 반도체 칩(C)이 포켓부(11)로부터 이탈되거나, 반도체 칩 트레이(10)를 제거하는 과정에서 반도체 칩(C)이 이탈되는 문제점이 있다.
따라서, 평탄도가 불량하더라도 포켓부에 탑재된 반도체 칩이 포켓부로부터 이탈되는 것을 방지할 수 있으며, 반도체 칩 트레이를 뒤집는 경우에도 반도체 칩의 이탈을 방지할 수 있는 구조의 반도체 칩 트레이의 개발이 필요한 실정이다.
대한민국 공개특허 제2011-0017735호
본 발명의 과제는 상술한 바와 같은 종래의 문제점을 해결하기 위한 것으로서, 동일 평면 상에 위치하는 구성들이 허용공차 내에서 제조됨에 따라 완전히 동일한 평탄도를 가지도록 제조가 불가능하여 발생하는 반도체 칩의 이탈을 방지할 수 있는 반도체 칩 트레이를 제공함에 있다.
또한, 반도체 칩 트레이를 사용 중에 트레이 자체의 물성에 따른 휨 또는 굽힘 등의 워페이지(warpage)가 발생하더라도 반도체 칩의 이탈이 방지될 수 있는 반도체 칩 트레이를 제공함에 있다.
또한, 반도체 칩 트레이를 뒤집는 경우에도 반도체 칩의 이탈이 방지될 수 있는 반도체 칩 트레이를 제공함에 있다.
상기 과제는, 본 발명에 따라, 반도체 칩들이 수용되며 상호 적층 가능한 반도체 칩 트레이에 있어서, 상면에 상기 반도체 칩이 수용되는 복수의 포켓부가 함몰형성되는 트레이; 상기 포켓부 내부에 수용된 상기 반도체 칩의 이탈이 방지되도록, 상기 포켓부 외주면의 적어도 일부를 감싸는 형태로 상기 트레이의 상면으로부터 돌출형성되는 상부 돌출부; 상기 트레이의 하면으로부터 돌출형성되어 상기 포켓부에 대응되는 가상의 수용영역을 형성하며, 상기 상부 돌출부로부터 하방으로 연장되는 가상의 직선과 간섭되지 않는 지점에 형성되는 하부 돌출부;를 포함하는 것을 특징으로 하는 반도체 칩 트레이에 의해 달성된다.
여기서, 상기 상부 돌출부는, 적어도 4개 이상으로 마련되며 적어도 하나는 상기 포켓부의 각각의 변에 대응되는 영역에 형성되는 것이 바람직하다.
여기서, 상기 하부 돌출부는, 적어도 4개 이상으로 마련되며 적어도 하나는 상기 가상의 수용영역의 각각의 변에 대응되는 영역에 형성되는 것이 바람직하다.
여기서, 상기 하부 돌출부는 상기 가상의 수용영역의 각각의 변의 중심으로부터 벗어난 지점에 형성되며, 상기 상부 돌출부는 상기 포켓부의 각각의 변의 중심으로부터 상기 하부 돌출부와 반대 방향으로 벗어난 지점에 형성되는 것이 바람직하다.
여기서, 상기 상부 돌출부와 상기 하부 돌출부 중 적어도 하나는 핀 형상으로 마련되는 것이 바람직하다.
여기서, 상기 트레이의 하면에는 복수 개의 리브가 격자 형상으로 배치되어 복수 개의 함몰부를 형성하며, 상기 하부 돌출부는 상기 리브에 형성되는 것이 바람직하다.
여기서, 상기 트레이의 하면 테두리에는 소정 높이 돌출되는 단턱이 형성되는 것이 바람직하다.
본 발명에 따르면, 동일 평면 상에 위치하는 구성들이 허용공차 내에서 제조됨에 따라 완전히 동일한 평탄도를 가지도록 제조가 불가능하여 발생하는 반도체 칩의 이탈을 방지할 수 있는 반도체 칩 트레이를 제공함에 있다.
또한, 반도체 칩 트레이를 사용 중에 트레이 자체의 물성에 따른 휨 또는 굽힘 등의 워페이지(warpage)가 발생하더라도 반도체 칩의 이탈이 방지될 수 있는 반도체 칩 트레이가 제공된다.
또한, 반도체 칩 트레이를 뒤집은 뒤 제거하는 경우에도 하부 돌출부에 의하여 반도체 칩의 이탈이 방지되므로, 반도체 칩의 하면 검사가 용이한 반도체 칩 트레이가 제공된다.
도 1은 종래기술에 따른 반도체 칩 트레이가 도시된 사시도이며
도 2는 종래기술에 따른 반도체 칩 트레이의 평탄도 불량 시 칩의 탑재상태를 도시한 도면이며,
도 3은 본 발명의 일실시예에 따른 반도체 칩 트레이의 개략적인 사시도이며,
도 4는 도 3의 반도체 칩 트레이의 평면도이며,
도 5는 도 3의 반도체 칩 트레이의 저면 사시도이며,
도 6은 도 3의 반도체 칩 트레이의 저면도이며,
도 7은 도 3의 반도체 칩 트레이가 적층된 상태를 개략적으로 도시한 도면이며,
도 8은 도 3의 반도체 칩 트레이가 적층된 상태에서 포켓부에 수용된 반도체 칩을 개략적으로 도시한 도면이며,
도 9는 도 3의 반도체 칩 트레이를 뒤집은 상태에서의 반도체 칩 수용상태를 도시한 도면이다.
이하, 첨부한 도면을 참조하여 본 발명의 일실시예에 따른 반도체 칩 트레이에 대하여 상세하게 설명한다.
도 3은 본 발명의 일실시예에 따른 반도체 침 트레이의 개략적인 사시도이며, 도 4는 도 3의 반도체 칩 트레이의 평면도이다. 도 3 및 도 4를 참조하면, 본 발명의 일실시예에 따른 반도체 칩 트레이(100)는, 트레이(110)와, 트레이(110)의 상면에 형성되는 상부 돌출부(120) 및 트레이(110)의 하면에 형성되는 하부 돌출부(130)를 포함한다.
트레이(110)는 다수의 미세 반도체 회로소자들이 집적된 장방형의 반도체 칩(C)을 다수 수용하기 위한 용기이다.
트레이(110)의 상면에는 내측으로 함몰되어 반도체 칩(C)이 수용되는 수용공간인 포켓부(111)가 형성된다. 포켓부(111)는 복수 개가 복렬로 배치되거나 또는 매트릭스 구조로 나란히 형성되며, 횡단면이 직사각형이 되도록 함몰형성되어 내부에 반도체 칩(C)이 수용된다. 포켓부(111)의 크기는 반도체 칩(C)의 크기와 대응되는 크기로 마련되는 것이 바람직하나, 사출성형 등으로 제조되는 반도체 칩 트레이(100)의 특성상 소정의 공차가 형성되거나, 반도체 칩(C)의 수용시 충돌 방지를 위하여 반도체 칩(C) 보다 다소 크게 마련되는 것이 일반적이다.
트레이(110)의 하면에는 복수 개의 리브(112)가 대략 격자 구조로 배치되어 복수 개의 함몰부(112a)를 형성한다. 일반적으로 다수의 반도체 칩(C)을 수용하는 반도체 칩 트레이(100)는 다단으로 적층되어 보관 또는 운송된다. 따라서, 하측 트레이(110)의 상면과 상측 트레이(110)의 하면은 상호 접촉된다. 이에 따라 트레이(110)를 분리시키는 경우 정전기가 많이 발생하게 되며, 이러한 정전기에 의하여 하측 트레이(110)에 수용된 반도체 칩(C)이 상측 트레이(110) 하면에 달라붙는 문제점이 있다.
그러나, 본 실시예에서는 트레이(110)의 하면에 배치된 리브(112)에 의해 형성된 함몰부(112a)에 의하여 상·하측 트레이(110) 간의 접촉면적이 상대적으로 작으므로 정전기의 발생을 최소화시킬 수 있다. 또한, 리브(112)에 의하여 종래의 강성을 유지하면서도 휨, 굽힘 등을 최소화할 수 있다.
트레이(110)의 하면 테두리에는 소정 높이 돌출 형성되는 단턱(113)이 형성된다. 트레이(110)가 적층될 때 단턱(113)이 하측 트레이(110)의 상면 일부가 상측 트레이(110)의 하부에 수용됨으로써 용이하게 적층이 가능하다. 또한, 단턱(113)에 의하여 트레이(110)의 이동이 제한되므로 트레이(110) 간의 분리현상을 줄일 수 있다.
상부 돌출부(120)는 포켓부(111) 내부에 수용된 반도체 칩(C)의 이탈을 방지하기 위한 구성으로서, 트레이(110)의 상면으로부터 돌출형성된다. 상부 돌출부(120)는 적어도 4개 이상으로 마련되며, 본 실시예에서 상부 돌출부(120)는 6개가 마련되며 핀 형상인 것으로 하나, 이는 예시적인 것이며 반드시 이에 제한되는 것은 아니다.
상부 돌출부(120)는 포켓부(111)와 인접하는 트레이(110)의 상면으로부터 돌출형성된다. 즉, 상부 돌출부(120)는 포켓부(111) 외주면의 일부를 감싸는 형태로 트레이(110)의 상면으로부터 돌출형성된다. 상부 돌출부(120)는 횡단면이 직사각형인 포켓부(111)의 각각의 변에 대응되는 영역에 적어도 하나가 배치되며, 본 실시예에서는 포켓부(111)의 장변에는 2개, 단변에는 1개가 배치된다. 상술한 바와 같이, 반도체 칩 트레이(100)는 합성수지 등으로 제작되어 온도변화에 따라 휨 등이 발생될 수 있고, 이에 따라 반도체 칩(C)이 포켓부(111) 내부에 안정적으로 수용되지 못하고 일부분이 포켓부(111) 외부로 노출된다. 반도체 칩(C)이 포켓부(111) 외부로 노출되는 경우, 반도체 칩 트레이(100)의 이송과정에서 충격 등에 의해 반도체 칩(C)이 포켓부(111)로부터 이탈되는 문제점이 발생할 수 있으나, 본 발명에서는 상부 돌출부(120)가 포켓부(111)의 각각의 변에 인접하여 설치되므로 반도체 칩(C)이 포켓부(111) 외부에 노출되더라도 상부 돌출부(120)에 의하여 이동이 제한됨으로써 이탈을 방지할 수 있다.
한편, 상부 돌출부(120)는 포켓부(111)의 각각의 변의 중심으로부터 벗어난 지점에 배치된다. 이때, 트레이(110)가 적층시 상부 돌출부(120)와 하부 돌출부(130)가 상호 맞물리지 않도록, 상부 돌출부(120)와 하부 돌출부(130)는 서로 반대 방향으로 편심되어 배치된다. 이에 대한 상세한 내용은 후술한다.
도 5는 도 3의 반도체 칩 트레이의 저면 사시도이며, 도 6은 도 3의 반도체 칩 트레이의 저면도이다.
하부 돌출부(130)는 포켓부(111) 내부에 수용된 반도체 칩(C)의 이탈을 방지하며, 트레이(110)를 뒤집는 경우에도 트레이(110)로부터 반도체 칩(C)의 이탈을 방지하기 위한 구성이다.
도 5 및 도 6을 참조하면, 하부 돌출부(130)는 트레이(110)의 하면으로부터 돌출형성된다. 하부 돌출부(130) 또한 상부 돌출부(120)와 같이 적어도 4개 이상으로 마련되며, 핀 구조 인 것으로 예를 든다.
하부 돌출부(130)는 상부 돌출부(120)와 유사한 배치 구조를 갖도록 형성되어 포켓부(111)에 대응되는 가상의 수용영역(I)을 형성한다. 여기서, 가상의 수용영역(I)이란 포켓부(111)와 동일한 형상 및 크기를 가지며 포켓부(111)의 위치와 대응되는 트레이(110)의 하면에 형성되는 영역을 의미한다. 가상의 수용영역(I)은 트레이(110)를 뒤집는 경우 반도체 칩(C)이 수용되어 외부로 이탈되는 것을 방지하는 영역이 된다. 다시 말해, 하부 돌출부(130)는 포켓부(111)와 동일한 형상 및 크기를 갖는 가상의 수용영역(I)의 각각의 변에 대응되는 영역에 적어도 하나가 배치되며, 본 실시예에서는 포켓부(111)의 장변에는 2개, 단변에는 1개가 배치된다.
도 7은 도 3의 반도체 칩 트레이가 적층된 상태를 개략적으로 도시한 도면이며, 도 8은 도 3의 반도체 칩 트레이가 적층된 상태에서 포켓부에 수용된 반도체 칩을 개략적으로 도시한 도면이다.
하부 돌출부(130)는 포켓부(111)의 각각의 변의 중심으로부터 벗어난 지점에 배치된다. 이때, 상술한 바와 같이 트레이(110)가 적층시 상부 돌출부(120)와 하부 돌출부(130)가 상호 맞물리지 않도록 배치된다. 즉, 상부 돌출부(120)는 포켓부(111)의 각각의 변의 중심으로부터 어느 한 방향으로 벗어난 지점에 배치되며, 하부 돌출부(130)는 가상의 수용영역(I)의 각각의 변의 중심으로부터 상부 돌출부(120)와 반대 방향으로 벗어난 지점에 배치된다. 이에 따라, 트레이(110)가 적층되는 경우, 하측 트레이(110)의 포켓부(111)의 각 변에는 상부 돌출부(120)와 상측 트레이(110)의 하부 돌출부(130)가 각각 배치되며, 본 실시예에서는 총 12 개의 돌출부가 포켓부(111)를 감싸도록 배치된다. 이로 인해, 포켓부(111) 내부에 수용된 반도체 칩(C)의 이탈을 보다 확실하게 방지할 수 있다.
도 9는 도 3의 반도체 칩 트레이를 뒤집은 상태에서의 반도체 칩 수용상태를 도시한 도면이다.
일반적으로, 반도체 칩(C)이 포켓부(111) 내부에 수용되는 경우 반도체 칩(C)의 상면만 외부로 노출되므로 반도체 칩(C)의 상면만 검사할 수 있다. 따라서, 반도체 칩(C)의 하면을 검사하기 위해서는 적층된 다수 개의 트레이(110)를 뒤집은 뒤 최상층의 트레이(110)를 순차적으로 제거한다.
이때, 본 실시예에서는 포켓부(111) 주위에 상부 돌출부(120)와 하부 돌출부(130)가 각각 배치되므로 트레이(110)를 뒤집는 경우에도 반도체 칩(C)이 외부로 이탈되지 않으며, 트레이(110)를 제거하는 경우에도 가상의 수용영역(I)에 배치된 반도체 칩(C)이 하부 돌출부(130)에 의하여 이탈되지 않는다.
지금부터는 본 발명의 일실시예에 따른 반도체 칩 트레이의 작동에 대하여 도 3 내지 도 9를 참조하여 설명한다.
다수 개의 반도체 칩(C)이 수용된 트레이(110) 복수 개를 순차적으로 적층하여 보관 또는 운반한다.
이때, 반도체 칩 트레이(100)의 사용 중에 트레이(110) 자체의 물성에 따른 휨 또는 굽힘 등의 워페이지(warpage)가 발생하여 반도체 칩(C)의 일부가 외부로 노출되는 문제점이 발생할 수 있다.
그러나, 반도체 칩(C)이 수용된 포켓부(111)의 외주면, 즉, 포켓부(111)와 인접하는 영역에는 상부 돌출부(120)와 상측 트레이(110)의 하부 돌출부(130)가 포켓부(111)를 감싸도록 배치되므로, 상부 돌출부(120) 및 하부 돌출부(130)에 의하여 반도체 칩(C)의 외부로의 이탈이 방지된다.
한편, 반도체 칩(C)의 하면을 검사하는 등의 이유로 트레이(110)를 뒤집는 경우 포켓부(111) 주위에 상부 돌출부(120)와 하부 돌출부(130)가 각각 배치되므로 반도체 칩(C)이 외부로 이탈되지 않는다. 또한, 최상측 트레이(110)를 제거하는 경우에도, 하부 돌출부(130)에 의하여 포켓부(111)와 동일한 형상 및 크기의 가상의 수용영역(I)이 형성되며, 가상의 수용영역(I)에 배치된 반도체 칩(C)은 하부 돌출부(130)에 의하여 외부로의 이탈이 방지된다.
따라서, 본 발명에 의하면 반도체 칩 트레이를 사용 중에 트레이 자체의 물성에 따른 휨 또는 굽힘 등의 워페이지(warpage)가 발생하더라도 반도체 칩의 이탈이 방지되며, 반도체 칩 트레이를 뒤집는 경우에도 반도체 칩의 이탈이 방지될 수 있는 반도체 칩 트레이가 제공된다.
본 발명의 권리범위는 상술한 실시예에 한정되는 것이 아니라 첨부된 특허청구범위 내에서 다양한 형태의 실시예로 구현될 수 있다. 특허청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 누구든지 변형 가능한 다양한 범위까지 본 발명의 청구범위 기재의 범위 내에 있는 것으로 본다.
100 : 반도체 칩 트레이 110 : 트레이
120 : 상부 돌출부 130 : 하부 돌출부
C : 반도체 칩 I : 가상의 수용영역

Claims (7)

  1. 반도체 칩들이 수용되며 상호 적층 가능한 반도체 칩 트레이에 있어서,
    상면에 반도체 칩이 수용되는 복수의 포켓부가 함몰형성되는 트레이;
    상기 포켓부 내부에 수용된 상기 반도체 칩의 이탈이 방지되도록, 상기 포켓부 외주면의 적어도 일부를 감싸는 형태로 상기 트레이의 상면으로부터 돌출형성되는 핀 형상의 상부 돌출부;
    상기 트레이의 하면으로부터 돌출형성되어 상기 포켓부에 대응되는 가상의 수용영역을 형성하며, 상기 상부 돌출부로부터 하방으로 연장되는 가상의 직선과 간섭되지 않는 지점에 형성되는 핀 형상의 하부 돌출부;를 포함하며,
    상기 상부 돌출부는 적어도 4개 이상으로 마련되며 적어도 하나는 상기 포켓부의 각각의 변에 대응되는 영역에 형성되고, 상기 하부 돌출부는 적어도 4개 이상으로 마련되며 적어도 하나는 상기 가상의 수용영역의 각각의 변에 대응되는 영역에 형성되며,
    상기 하부 돌출부는 상기 가상의 수용영역의 각각의 변의 중심으로부터 벗어난 지점에 형성되고, 상기 상부 돌출부는 상기 포켓부의 각각의 변의 중심으로부터 상기 하부 돌출부와 반대 방향으로 벗어난 지점에 형성되는 것을 특징으로 하는 반도체 칩 트레이.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 제1항에 있어서,
    상기 트레이의 하면에는 복수 개의 리브가 격자 형상으로 배치되어 복수 개의 함몰부를 형성하며,
    상기 하부 돌출부는 상기 리브에 형성되는 것을 특징으로 하는 반도체 칩 트레이.
  7. 제6항에 있어서,
    상기 트레이의 하면 테두리에는 소정 높이 돌출되는 단턱이 형성되는 것을 특징으로 하는 반도체 칩 트레이.
KR1020150002884A 2015-01-08 2015-01-08 반도체 칩 트레이 KR101770461B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020150002884A KR101770461B1 (ko) 2015-01-08 2015-01-08 반도체 칩 트레이

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150002884A KR101770461B1 (ko) 2015-01-08 2015-01-08 반도체 칩 트레이

Publications (2)

Publication Number Publication Date
KR20160085993A KR20160085993A (ko) 2016-07-19
KR101770461B1 true KR101770461B1 (ko) 2017-08-24

Family

ID=56616192

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150002884A KR101770461B1 (ko) 2015-01-08 2015-01-08 반도체 칩 트레이

Country Status (1)

Country Link
KR (1) KR101770461B1 (ko)

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110017735A (ko) 2009-08-14 2011-02-22 주식회사 에스.제이테크 반도체칩 트레이

Also Published As

Publication number Publication date
KR20160085993A (ko) 2016-07-19

Similar Documents

Publication Publication Date Title
JP4261411B2 (ja) 積重ね可能な集積回路用トレイ
KR20030093126A (ko) 전자 부품용 트레이
KR20110017735A (ko) 반도체칩 트레이
KR200464274Y1 (ko) 기판 적재용 트레이
JP4063805B2 (ja) 収納トレイおよび収納装置
KR101770461B1 (ko) 반도체 칩 트레이
KR101632828B1 (ko) 반도체 칩 트레이
KR101711735B1 (ko) 반도체 칩 트레이
KR101658306B1 (ko) 반도체 칩 트레이
JP4832568B2 (ja) 電子部品収納容器
KR101699603B1 (ko) 반도체 칩 트레이
JP7361614B2 (ja) 半導体チップトレイ及び半導体チップの収容方法
KR101634263B1 (ko) 반도체칩 트레이
JP2000326948A (ja) 半導体素子収納用トレイ
KR101030006B1 (ko) 전자 소자 적재용 트레이
KR101770462B1 (ko) 반도체 칩 트레이
JP5609548B2 (ja) 半導体チップトレイ及び半導体チップの搬送方法
TWI440118B (zh) 晶片承載盤
JP7180911B2 (ja) 半導体集積回路用トレー
KR20200076436A (ko) 전자 소자 적재용 트레이
JP4591679B2 (ja) 半導体チップ収容トレイ、半導体チップの収容方法、及び半導体チップ搬送体
KR101710578B1 (ko) 반도체소자 트레이
JP4607138B2 (ja) 半導体集積回路用トレー
JP4431323B2 (ja) 電子部品用トレー
KR101700024B1 (ko) 반도체 칩 트레이

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant