KR101658306B1 - 반도체 칩 트레이 - Google Patents

Abstract

본 발명은 반도체 칩 트레이에 관한 것으로서, 본 발명에 따른 반도체 칩 트레이는 다수 개의 반도체 칩을 수용하여 다층으로 적층가능하도록 마련되는 반도체 칩 트레이에 있어서, 상면 및 하면 각각에 상기 반도체 칩이 수용되는 포켓홈과, 이웃하는 두 포켓홈의 사이에 위치하는 포켓리브를 포함하여, 상기 포켓홈과 상기 포켓리브가 교번되어 배열되는 포켓영역이 형성되는 트레이 본체; 상기 포켓홈에 수용된 상기 반도체 칩의 이탈이 방지되도록, 상기 포켓리브에 돌출형성되는 복수의 이탈방지부; 및, 상기 포켓홈에 상호 이격되도록 돌출형성되어 상기 반도체 칩을 지지하는 지지부;를 포함한다. 이에 의하여, 반도체 칩 트레이를 사용 중에 트레이 자체의 물성에 따른 휨 또는 굽힘 등의 워페이지(warpage)가 발생하더라도 반도체 칩의 이탈이 방지되며, 반도체 칩 트레이를 뒤집는 경우에도 반도체 칩의 이탈이 방지될 수 있는 반도체 칩 트레이가 제공된다.

Description

반도체 칩 트레이{THE CHIP TRAY DEVICE FOR SEMICONDUCTOR}

본 발명은, 반도체 칩 트레이에 관한 것으로서, 보다 상세하게는, 반도체 칩트레이의 포켓홈에 탑재된 반도체 칩이 이송 중 포켓홈에서 이탈되는 것을 방지할 수 있는 반도체 칩 트레이에 관한 것이다.

일반적으로, 반도체 칩 트레이는 다수의 미세 반도체 회로소자들이 집적된 장방형의 반도체칩의 다수를 상면에 가지런히 보관하는 용기이다. 이러한 반도체 칩 트레이는, 다수의 반도체 칩을 적재할 수 있으며, 다단으로 적층되어 보관 또는 운송된다.

이러한 반도체 칩 트레이는 내열, 절전 및 정전기 방지를 위해 사출 성형하여 제조된다.

도 1은 종래기술에 따른 반도체 칩 트레이가 도시된 사시도이며, 도 2는 종래기술에 따른 반도체 칩 트레이의 평탄도 불량 시 칩의 탑재상태를 도시한 도면이다.

도 1에 도시된 바와 같이, 종래기술에 따른 반도체 칩 트레이(100)에는 반도체 칩(c)이 탑재되는 복수 개의 포켓홈(110)가 마련되는데, 이러한 포켓홈(110)는 반도체 칩 트레이(100)의 상면(120)에서 함몰되어 형성된다.

이러한 종래기술에 따른 반도체 칩 트레이는 합성수지 등으로 제작되는 만큼 반도체 칩 트레이에 휨 등이 발생될 수 있고, 그에 따라 도 2에 도시된 바와 같이 반도체 칩(c)이 포켓홈(110) 내부에 안정적으로 수용되지 못하고 일부분이 포켓홈 (110)의 외부로 노출된다.

이렇게 반도체 칩(c)이 포켓홈(110)의 외부로 노출된 경우, 반도체 칩 트레이(100)의 이송과정에서 충격 등에 의해 반도체 칩(c)이 포켓홈(110)에서 이탈될 수 있다.

특히 반도체 칩(c)의 급속한 슬림화 요구에 따라 두께가 100마이크로미터 이하인 반도체 칩(c)을 탑재 가능해야하나, 매우 미세한 평탄도 불량도 반도체 칩(c)의 이탈에 큰 영향을 끼친다.

그런데 합성수지로 제작되는 반도체 칩 트레이의 특성상, 정밀한 평탄도로 가공하기는 매우 어려우며 그 비용 또한 과다하게 소요된다.

따라서, 평탄도가 불량하더라도 포켓홈(110)에 탑재된 반도체 칩(c)이 포켓홈(110)에서 이탈되는 것을 방지할 수 있는 구조의 반도체 칩 트레이의 개발이 필요한 실정이다.

대한민국 공개특허 제2011-0017735호

본 발명의 과제는 상술한 바와 같은 종래의 문제점을 해결하기 위한 것으로서, 동일 평면 상에 위치하는 구성들이 허용공차 내에서 제조됨에 따라 완전히 동일한 평탄도를 가지도록 제조가 불가능하여 발생하는 반도체 칩의 이탈을 방지할 수 있는 반도체 칩 트레이를 제공함에 있다.

또한, 반도체 칩 트레이를 사용 중에 트레이 자체의 물성에 따른 휨 또는 굽힘 등의 워페이지(warpage)가 발생하더라도 반도체 칩의 이탈이 방지될 수 있는 반도체 칩 트레이를 제공함에 있다.

또한, 반도체 칩 트레이를 뒤집는 경우에도 반도체 칩의 이탈이 방지될 수 있는 반도체 칩 트레이를 제공함에 있다.

상기 과제는, 본 발명에 따라, 다수 개의 반도체 칩을 수용하여 다층으로 적층가능하도록 마련되는 반도체 칩 트레이에 있어서, 상면 및 하면 각각에 상기 반도체 칩이 수용되는 포켓홈과, 이웃하는 두 포켓홈의 사이에 위치하는 포켓리브를 포함하여, 상기 포켓홈과 상기 포켓리브가 교번되어 배열되는 포켓영역이 형성되는 트레이 본체; 상기 포켓홈에 수용된 상기 반도체 칩의 이탈이 방지되도록, 상기 포켓리브에 돌출형성되는 복수의 이탈방지부; 및, 상기 포켓홈에 상호 이격되도록 돌출형성되어 상기 반도체 칩을 지지하는 지지부;를 포함하는 반도체 칩 트레이에 의해 달성될 수 있다.

여기서, 상기 상면의 포켓영역의 가장자리에 돌출 또는 함몰형성되는 제1얼라인부와 상기 제1얼라인부와 결합되도록 상기 하면에 돌출 또는 함몰형성되는 제2얼라인부를 포함할 수 있다.

또한, 상기 이탈방지부는 상기 포켓홈의 장축 방향 양측에 각각 형성되는 제1이탈방지부와 상기 포켓홈의 단축 방향 양측에 각각 형성되는 제2이탈방지부를 포함할 수 있다.

또한, 상기 제1이탈방지부는 상기 포켓리브의 길이방향을 따라 적어도 2개가 이격형성될 수 있다.

여기서, 상기 제2이탈방지부는 이웃하는 두 포켓홈의 사이영역을 포함하도록 형성될 수 있다.

또한, 상기 상면에 형성되는 상기 제2이탈방지부와 상기 하면에 형성되는 제2이탈방지부는 교번되도록 형성될 수 있다.

또한, 상기 상면에 형성되는 제1이탈방지부와 상기 하면에 형성되는 제1이탈방지부는 서로 대응되는 위치에 위치하지 않도록 형성될 수 있다.

또한, 상기 지지부는 상기 포켓홈의 길이방향 양 끝단에 형성되는 제1지지부와, 상기 포켓홈의 중앙영역에 형성되는 제2지지부를 포함할 수 있다.

또한, 상기 제1지지부와 상기 제2지지부의 높이는 상기 포켓홈의 깊이보다 작도록 형성될 수 있다.

또한, 상기 제1지지부와 상기 제2지지부의 높이는 동일한 높이로 형성될 수 있다.

또한, 상기 상면에 형성되는 포켓리브는 길이방향 중앙부에서 일정 간격으로 이격되어 리브영역을 형성하며, 상기 제2지지부는 상기 리브영역에 형성되어 이웃하는 포켓홈을 관통하며 형성될 수 있다.

본 발명에 따르면, 동일 평면 상에 위치하는 구성들이 허용공차 내에서 제조됨에 따라 완전히 동일한 평탄도를 가지도록 제조가 불가능하여 발생하는 반도체 칩의 이탈을 방지할 수 있는 반도체 칩 트레이가 제공된다.

또한, 반도체 칩 트레이를 사용 중에 트레이 자체의 물성에 따른 휨 또는 굽힘 등의 워페이지(warpage)가 발생하더라도 반도체 칩의 이탈이 방지될 수 있는 반도체 칩 트레이가 제공된다.

또한, 반도체 칩 트레이를 뒤집는 경우에도 반도체 칩의 이탈이 방지될 수 있는 반도체 칩 트레이가 제공된다.

도 1은 종래기술에 따른 반도체 칩 트레이가 도시된 사시도,
도 2는 종래기술에 따른 반도체 칩 트레이의 평탄도 불량 시 칩의 탑재상태도,
도 3은 본 발명의 제1실시예에 따른 반도체 칩 트레이의 사시도,
도 4는 도 3의 저면사시도,
도 5 내지 도 7은 본 발명의 제1실시예에 따른 반도체 칩 트레이의 적층상태도이다.

설명에 앞서, 여러 실시예에 있어서, 동일한 구성을 가지는 구성요소에 대해서는 동일한 부호를 사용하여 대표적으로 제1실시예에서 설명하고, 그 외의 실시예에서는 제1실시예와 다른 구성에 대해서 설명하기로 한다.

이하, 첨부한 도면을 참조하여 본 발명의 제1실시예에 따른 반도체 칩 트레이에 대하여 상세하게 설명한다.

도 3은 본 발명의 제1실시예에 따른 반도체 칩 트레이의 사시도이고, 도 4는 도 3의 저면사시도이다.

도 3 및 도 4를 참조하면, 본 발명의 제1실시예에 따른 반도체 칩 트레이는 트레이 본체(1), 이탈방지부(20), 지지부(30) 및 얼라인부를 포함하여 구성된다.

상기 트레이 본체(1)는 다수의 미세 반도체 회로소자들이 집적된 장방형의 반도체 칩(C)을 다수 수용하기 위한 용기이다.

상기 트레이 본체(1)의 상면 및 하면 각각에는 상기 반도체 칩(C)이 수용되도록 함몰형성된 포켓홈(10)과, 이웃하는 두 포켓홈(10)의 사이에 위치하는 포켓리브가 교번되어 배열되는 포켓영역이 형성된다.

상기 이탈방지부(20)는 제1이탈방지부(21)와 제2이탈방지부(22)를 포함하여 구성된다.
상기 제1이탈방지부(21)는 상기 포켓홈(10)의 장축방향 양측에 위치하는 포켓리브 각각에 형성되며, 바람직하게는 이웃하는 두 포켓홈(10)의 사이영역을 포함하도록 형성된다.

이웃하는 두 포켓홈(10)의 사이영역을 포함하도록 형성됨으로써, 하나의 제1이탈방지부(21)로 두 포켓홈(10)에 수용되는 반도체 칩(C) 각각의 일 측 단부를 이탈방지되도록 할 수 있다.

또한, 트레이 본체(1)의 상면에 형성되는 제1이탈방지부(21)와, 트레이 본체(1)의 하면에 형성되는 제1이탈방지부(21)는 교번되도록 형성된다.

즉, 트레이가 적층되었을 때, 상측에 위치하는 트레이의 하면에 형성된 제1이탈방지부(21)와 하측에 위치하는 트레이의 상면에 형성된 제1이탈방지부(21)가 서로 맞닿지 않게 된다.

상기 제2이탈방지부(22)는 포켓홈(10)의 단축 방향 양측에 각각 형성되며, 바람직하게는 포켓리브의 길이방향을 따라 적어도 2개가 이격형성된다.

또한, 트레이 본체(1)의 상면에 형성되는 제2이탈방지부(22)와, 트레이 본체(1)의 하면에 형성되는 제2이탈방지부(22)는 서로 대응되는 위치에 위치하지 않도록 형성된다.

즉, 트레이가 적층되었을 때, 상측에 위치하는 트레이의 하면에 형성된 제2이탈방지부(22)와 하측에 위치하는 트레이의 상면에 형성된 제2이탈방지부(22)가 서로 맞닿지 않게 된다.

상기 지지부(30)는 제1지지부(31)와 제2지지부(32)를 포함하여 구성되며, 포켓홈(10)의 내부에 상호 이격되어 돌출 형성된다.

여기서, 상기 제1지지부(31)와 상기 제2지지부(32)의 높이는 상기 포켓홈(10)의 깊이보다 작도록 형성되며, 제1지지부(31)와 제2지지부(32)의 높이는 서로 대응되는 즉, 동일한 높이로 형성된다.

상기 제1지지부(31)는 포켓홈(10)의 길이방향 양 끝단에 형성되고, 상기 제2지지부(32)는 포켓홈(10)의 중앙영역에 형성된다.

이때, 트레이 본체(1)의 상면에 형성되는 포켓리브는 길이방향 중앙부에서 일정 간격으로 이격되어 분리되게 하는 리브영역이 형성되며, 상기 제2지지부(32)는 리브영역을 따라 이웃하는 포켓홈(10)을 관통하는 리브 형상으로 형성된다.

또한, 트레이 본체(1)의 하면에 형성되는 제2지지부(32)는 상면에 형성되는 제2지지부(32)와 대응되는 위치에 형성된다.

한편, 상기 얼라인부는 트레이 본체(1) 상면의 포켓영역의 가장자리에 형성되는 제1얼라인부(41)와, 트레이 본체(1) 하면의 포켓영역의 가장자리에 형성되는 제2얼라인부(42)를 포함하여 구성된다.

상기 제1얼라인부(41)와 상기 제2얼라인부(42)는 서로 대응되는 영역에 형성되며, 어느 하나는 돌출되도록 형성되고, 다른 하나는 함몰되도록 형성된다.

즉, 제1얼라인부(41)와 제2얼라인부(42)의 상호 결합에 의해 안정적으로 적층될 수 있다.

또한, 상기 제1얼라인부(41)와 상기 제2얼라인부(42)에 의해 상호 결합됨으로써 반도체 칩(C)의 배면 검사시 포켓홈(10)으로부터 반도체 칩(C)의 이탈이 방지될 수 있다.

도 5 내지 도 7은 본 발명의 제1실시예에 따른 반도체 칩 트레이의 적층상태도이다. 도 5 및 도 6을 참조하면, 상측에 위치하는 트레이(1A)와 하측에 위치하는 트레이(1B)가 적층된 상태가 도시되어 있고, 하측에 위치하는 트레이(1B)에는 포켓홈에 반도체 칩(C)이 수용되어 있다.

하측에 위치하는 트레이(1B)에 수용되는 반도체 칩(C)은 제1지지부(31)와 제2지지부(32)에 의해 포켓홈에 수용된다.

즉, 제1지지부(31B)와 제2지지부(32B)에 의한 3점 지지가 가능하여 반도체 칩(C)의 저면부가 포켓홈의 바닥면에 완전히 밀착하여 달라붙는 것을 방지할 수 있다.

또한, 상측에 위치하는 트레이(1A)의 제2이탈방지부(22A)와 하측에 위치하는 트레이(1B)의 제2이탈방지부(22B)가 엇갈리게 배치되므로 포켓홈의 단축방향으로 반도체 칩(C)이 이탈되는 것을 더욱 안정적으로 방지할 수 있다.

또한, 상측에 위치하는 트레이(1A)의 제1이탈방지부(21A)와 하측에 위치하는 트레이(1B)의 제1이탈방지부(21B)에 의해 포켓홈의 장축방향으로 반도체 칩(C)이 이탈되는 것을 더욱 안정적으로 방지할 수 있다.
아울러, 상측에 위치하는 트레이(1A)의 제1이탈방지부(21A)와 하측에 위치하는 트레이(1B)의 제1이탈방지부(21B)가 교번되면서 배치되어 컴팩트하게 적층될 수 있다.

한편, 도 7을 참조하면, 상측에 위치하는 트레이(1A)의 제2얼라인부(42)와 하측에 위치하는 트레이(1B)의 제1얼라인부(41)가 상호 결합됨으로써 복수 개의 트레이 적층을 더욱 안정적이도록 할 수 있다.

또한, 트레이를 뒤집어서 하면을 검사하는 경우에도 하측에 위치하는 트레이(1B)의 제1얼라인부(41)와 상측에 위치하는 트레이(1A)의 제2얼라인부(42)의 결합에 의해 포켓홈으로부터 반도체 칩(C)의 이탈이 방지될 수 있다.

본 발명의 권리범위는 상술한 실시예에 한정되는 것이 아니라 첨부된 특허청구범위 내에서 다양한 형태의 실시예로 구현될 수 있다. 특허청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 누구든지 변형 가능한 다양한 범위까지 본 발명의 청구범위 기재의 범위 내에 있는 것으로 본다.

※도면의 주요 부분에 대한 부호의 설명※
1 : 트레이 본체 10 : 포켓홈
20: 이탈방지부 21 : 제1이탈방지부
22 : 제2이탈방지부 30 : 지지부
31 : 제1지지부 32 : 제2지지부
41 : 제1얼라인부 42 : 제2얼라인부

Claims (11)

1. 다수 개의 반도체 칩을 수용하여 다층으로 적층가능하도록 마련되는 반도체 칩 트레이에 있어서,
   상면 및 하면 각각에 상기 반도체 칩이 수용되는 포켓홈과, 이웃하는 두 포켓홈의 사이에 위치하는 포켓리브를 포함하여, 상기 포켓홈과 상기 포켓리브가 교번되어 배열되는 포켓영역이 형성되는 트레이 본체;
   상기 포켓홈에 수용된 상기 반도체 칩의 이탈이 방지되도록, 상기 포켓리브에 돌출형성되는 복수의 이탈방지부; 및,
   상기 포켓홈에 상호 이격되도록 돌출형성되어 상기 반도체 칩을 지지하는 지지부;를 포함하며,
   상기 지지부는 상기 포켓홈의 길이방향 양 끝단에 형성되는 제1지지부와, 상기 포켓홈의 중앙영역에 형성되는 제2지지부를 포함하고,
   상기 제1지지부와 상기 제2지지부의 높이는 상기 포켓홈의 깊이보다 작도록 형성되며,
   상기 상면에 형성되는 포켓리브는 길이방향 중앙부에서 일정 간격으로 이격되어 리브영역을 형성하며, 상기 제2지지부는 상기 리브영역에 형성되어 이웃하는 포켓홈을 관통하며 형성되는 반도체 칩 트레이.
2. 제1항에 있어서,
   상기 상면의 포켓영역의 가장자리에 돌출 또는 함몰형성되는 제1얼라인부와 상기 제1얼라인부와 결합되도록 상기 하면에 돌출 또는 함몰형성되는 제2얼라인부를 포함하는 반도체 칩 트레이.
3. 제1항에 있어서,
   상기 이탈방지부는 상기 포켓홈의 장축 방향 양측에 각각 형성되는 제1이탈방지부와 상기 포켓홈의 단축 방향 양측에 각각 형성되는 제2이탈방지부를 포함하는 반도체 칩 트레이.
4. 제3항에 있어서,
   상기 제1이탈방지부는 상기 포켓리브의 길이방향을 따라 적어도 2개가 이격형성되는 반도체 칩 트레이.
5. 제3항에 있어서,
   상기 제2이탈방지부는 이웃하는 두 포켓홈의 사이영역을 포함하도록 형성되는 반도체 칩 트레이.
6. 제5항에 있어서,
   상기 상면에 형성되는 상기 제2이탈방지부와 상기 하면에 형성되는 제2이탈방지부는 교번되도록 형성되는 반도체 칩 트레이.
7. 제3항에 있어서,
   상기 상면에 형성되는 제1이탈방지부와 상기 하면에 형성되는 제1이탈방지부는 서로 대응되는 위치에 위치하지 않도록 형성되는 반도체 칩 트레이.
8. 삭제
9. 삭제
10. 제1항에 있어서,
    상기 제1지지부와 상기 제2지지부의 높이는 동일한 높이로 형성되는 반도체 칩 트레이.
11. 삭제

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