KR101634263B1 - 반도체칩 트레이 - Google Patents

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KR101634263B1 KR1020150043514A KR20150043514A KR101634263B1 KR 101634263 B1 KR101634263 B1 KR 101634263B1 KR 1020150043514 A KR1020150043514 A KR 1020150043514A KR 20150043514 A KR20150043514 A KR 20150043514A KR 101634263 B1 KR101634263 B1 KR 101634263B1
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정희찬
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Abstract

본 발명은 반도체칩의 두께가 허용 평탄도 이하로 감소하거나 트레이가 허용 평탄도를 일부 초과하더라도 반도체칩을 트레이 포켓에 확실하게 보지시킴으로써 반도체칩이 포켓으로부터 이탈되는 것을 방지할 수 있도록 한 반도체칩 트레이에 관한 것이다.
본 발명의 반도체칩 트레이는 테두리부 및 상기 테두리부에서 소정 높이만큼 수직으로 연장되어 형성된 융기부를 포함하되, 상기 융기부의 상판에는 장방형의 요홈으로 이루어져서 반도체칩이 적재는 복수의 포켓이 세로 방향으로 1개 이상의 포켓열을 형성하고 있는 반도체칩 트레이에 있어서, 상기 포켓열 좌우의 상기 융기부 상판의 상면에는 소정 깊이를 갖는 요홈이 세로 방향으로 형성되어 있고, 상기 융기부 상판의 하면에는 반도체칩 트레이의 적층시 하측 반도체칩 트레이의 상기 요홈에 삽입되는 요홈 삽입용 리브가 형성되어 이루어진 것을 특징으로 한다.
전술한 구성에서, 상기 요홈 삽입용 리브는 반도체칩 트레이의 적층시 상기 요홈에 접촉하지 않고 삽입되는 길이를 갖는 것을 특징으로 한다.
상기 요홈 및 상기 요홈 삽입용 리브는 상기 포켓열의 세로 길이 전체에 걸쳐서 형성되어 있는 것을 특징으로 한다.
상기 융기부 상판의 하면에는 반도체칩 트레이의 적층시 하측 반도체칩 트레이의 상면을 세로 방향으로 접촉하는 상면 접촉용 리브가 각 포켓열마다 하나 이상 형성된 것을 특징으로 한다.

Description

반도체칩 트레이{tray for semi-conductor chip}
본 발명은 반도체칩 트레이에 관한 것으로, 특히 반도체칩의 두께가 허용 평탄도 이하로 감소하거나 트레이가 허용 평탄도를 일부 초과하더라도 반도체칩을 트레이 포켓에 확실하게 보지시킴으로써 반도체칩이 포켓으로부터 이탈되는 것을 방지할 수 있도록 한 반도체칩 트레이에 관한 것이다.
잘 알려진 바와 같이, 반도체칩 트레이는 다수의 미세 반도체 회로소자들이 집적된 장방형(또는 정방형)의 반도체칩의 복수를 상면에 가지런히 보관하는 용기로서, 다수의 반도체칩을 적재한 반도체칩 트레이는 다단으로 적층되어 보관 또는 운송되게 된다.
이러한 반도체칩 트레이는 내열, 절전 및 정전기 방지를 위해 PVC, PS 시트 또는 ABS 수지를 진공 성형 또는 프레스 성형하거나 사출 성형하여 제조된다.
한편, 하나의 반도체칩 트레이에 더 많은 반도체칩을 수납하거나 상대적으로 사이즈가 큰 반도체칩을 다수 수납하기 위해 반도체칩 트레이의 면적도 점점 커져서 현재에는 4인치(한 변 기준) 제품이 출시되고 있다.
도 1, 도 2a 내지 도 2c는 각각 종래의 4인치 반도체칩 트레이를 도시한 사시도, 평면도, 저면도 및 그 A-A선 종단면도이다.
도 1 및 도 2에 도시한 바와 같이, 종래의 4인치 반도체칩 트레이는 통상적으로 정방형으로 이루어지는데, 크게 테두리부(10) 및 테두리부(10)에서 소정 높이만큼 수직 방향으로 연장 형성된 융기부(20')로 구분될 수 있다.
전술한 구성에서, 융기부(20')의 상면에는 다수의 포켓(22)이 1개 이상의 열, 본 실시예에서는 4열을 이루면서 가지런히 형성되어 있다. 테두리부(10)에는 그 하면으로부터 소정 높이만큼 상향 연장된 단턱(12)이 형성되어 있다.
한편, 동일한 강성을 유지하면서도 휨이나 뒤틀림 변형을 줄일 수 있도록 융기부(20')의 하면 전체에 걸쳐서 다수의 사각홈(28), 바람직하게는 정사각홈이 균일하게, 즉 격자 형상을 이루도록 형성되어 있다.
이러한 구성에 의해 반도체칩 트레이를 적층하는 경우에 하측 반도체칩 트레이의 융기부(20')가 상측 반도체칩 트레이의 단턱(12) 내부로 끼워져서 결과적으로 하측 반도체칩 트레이의 융기부(20') 상면이 상측 반도체칩 트레이의 사각홈(28)의 각 격벽 하면과 접촉하게 되고 이에 따라 하측 반도체칩 트레이의 각 포켓(22)에 수납된 반도체칩이 이탈되지 않게 된다.
전술한 구성을 가진 종래 반도체칩 트레이에 따르면, 사출 성형시 사각 격자 형상의 금형에 의해 액상 수지의 냉각의 균일성이 유지되고, 상호 사각 격자 형상을 유지하고 있어서 휨이나 뒤틀림 변형이 방지되게 된다. 실제로, 이러한 사각 격자 형상의 구조에 의해 기존 200㎛ 이하로 관리되던 융기부(20')의 평탄도를 100㎛ 정도로 관리하는 것이 가능해져서 반도체칩의 수납 오류가 현저하게 줄어들었다.
한편, 근래 들어 반도체 집적 기술의 발달로 인해 반도체칩의 두께가 0.1㎜, 즉 100㎛를 하회하는 경우가 다반사인바, 비록 융기부(20')의 평탄도를 100㎛ 정도로 관리하더라도 반도체칩의 두께가 이보다 얇기 때문에 반도체칩이 포켓으로부터 이탈될 수 있는 위험성이 점점 더 커지고 있다.
더욱이, 반도체칩이 적재된, 복수, 예를 들어 10개 단위로 적층된 후 패킹된 반도체칩 트레이는 자동차, 항공기 또는 선박 등을 통해 도처로 운반되기 때문에 심한 진동 환경에 노출될 수밖에 없는데, 트레이의 평탄도가 조금이라도 허용치를 벗어난 경우에는 적층된 트레이 사이의 틈새로 포켓에 적재되어 있던 반도체칩이 여지없이 이탈되는 문제 및 이로 인해 반도체칩이 파손되는 문제점이 있었다.
- 선행문헌 1 : 10-2011-0017735호 공개특허공보(발명의 명칭 : 반도체칩 트레이) - 선행문헌 2 : 10-0867986호 등록특허공보(발명의 명칭 : 반도체 트레이)
본 발명은 전술한 문제점을 해결하기 위해 안출된 것으로서, 반도체칩의 두께가 허용 평탄도 이하로 감소하거나 트레이가 허용 평탄도를 일부 초과하더라도 반도체칩을 트레이 포켓에 확실하게 보지시킴으로써 반도체칩이 포켓으로부터 이탈되는 것을 방지할 수 있도록 한 반도체칩 트레이를 제공함을 목적으로 한다.
전술한 목적을 달성하기 위한 본 발명의 반도체칩 트레이는 테두리부 및 상기 테두리부에서 소정 높이만큼 수직으로 연장되어 형성된 융기부를 포함하되, 상기 융기부의 상판에는 장방형의 요홈으로 이루어져서 반도체칩이 적재는 복수의 포켓이 세로 방향으로 1개 이상의 포켓열을 형성하고 있는 반도체칩 트레이에 있어서, 상기 포켓열 좌우의 상기 융기부 상판의 상면에는 소정 깊이를 갖는 요홈이 세로 방향으로 형성되어 있고, 상기 융기부 상판의 하면에는 반도체칩 트레이의 적층시 하측 반도체칩 트레이의 상기 요홈에 삽입되는 요홈 삽입용 리브가 형성되어 이루어진 것을 특징으로 한다.
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상기 요홈 및 상기 요홈 삽입용 리브는 상기 포켓열의 세로 길이 전체에 걸쳐서 형성되어 있는 것을 특징으로 한다.
상기 융기부 상판의 하면에는 반도체칩 트레이의 적층시 하측 반도체칩 트레이의 상면을 세로 방향으로 접촉하는 상면 접촉용 리브가 각 포켓열마다 하나 이상 형성된 것을 특징으로 한다.
본 발명의 반도체칩 트레이에 따르면, 반도체칩의 두께가 허용 평탄도 이하로 감소하거나 트레이가 허용 평탄도를 일부 초과하더라도 반도체칩을 트레이 포켓에 확실하게 보지시킴으로써 각종 운송 수단을 통한 이동 또는 운송 중의 심한 진동 환경에서도 반도체칩이 포켓으로부터 이탈되는 것을 확실하게 방지할 수가 있다.
도 1은 종래 4인치 반도체칩 트레이를 도시한 사시도.
도 2a 내지 도 2c는 각각 도 1에 도시한 반도체칩 트레이의 평면도, 저면도 및 그 A-A선 종단면도.
도 3a 내지 도 3e는 각각 본 발명의 반도체칩 트레이의 평면도, 저면도, 도 3a의 Ⅰ-Ⅰ선 단면도, 도 3c의 "B" 부분의 확대 단면도 및 도 3a의 Ⅱ-Ⅱ선 단면도.
도 4는 본 발명의 반도체칩 트레이에 반도체칩이 적재된 상태를 보인 일부 확대 단면도.
이하에는 첨부한 도면을 참조하여 본 발명의 반도체칩 트레이의 바람직한 실시예에 대해 상세하게 설명한다.
도 3a 내지 도 3e는 각각 본 발명의 반도체칩 트레이의 평면도, 저면도, 도 3a의 Ⅰ-Ⅰ선 단면도, 도 3c의 "B" 부분의 확대 단면도 및 도 3a의 Ⅱ-Ⅱ선 단면도인바, 가로세로 길이가 각 4인치인 트레이를 예로 들어 설명을 진행한다. 도 4는 본 발명의 반도체칩 트레이에 반도체칩이 적재된 상태를 보인 일부 확대 단면도이다. 도 3 및 도 4에 도시한 바와 같이, 본 발명의 반도체칩 트레이(100)는 통상적으로 정방형으로 이루어지는데, 크게 테두리부(110) 및 테두리부(110)에서 소정 높이만큼 수직으로 연장되어 형성된 융기부(120)로 구분될 수 있다. 본 발명의 반도체칩 트레이는 내열, 절전 및 정전기 방지를 위해 PVC, PS 시트 또는 ABS 수지를 진공 성형 또는 프레스 성형하거나 사출 성형하여 제조될 수 있다.
전술한 구성에서, 융기부(120)의 상판(121)에는 개개의 반도체칩(130)이 적재되는 복수의 포켓(123)이 1개 이상의 열, 본 실시예에서는 3열을 이루면서 가지런히 형성되어 있다. 도면에서 참조번호 112, 114 및 116은 각각 테두리부 상면과 하면 및 테두리부 하면(112)으로부터 소정 높이만큼 수직 연장된 단턱을 나타내는바, 단턱(116)의 상단은 테두리부 하면(112)과 상면(114) 사이의 높이에 위치하게 된다. 본 실시예에서는 테두리부(110)의 푹이 대략 5㎜ 내외로 정해져 있다.
다음으로, 융기부(120)의 상판(121)은 테두리부(110)로부터 상방으로 돌출 형성된 장방형의 수평판으로 이루어지는데, 여기에는 총 3개의 포켓열이, 그 전후좌우 단부와 간격을 둔 채로 세로 방향(도 2a 기준; 이하 동일하다)으로 상호 간격을 두고 형성되어 있다. 각각의 포켓열은 복수, 예를 들어 총 27개의 포켓(123)으로 이루어질 수 있는데, 결과적으로 본 실시예에 따른 반도체칩 트레이(100)는 총 81개의 반도체칩을 적재할 수 있다. 도면에서, 참조부호 121u, 121b, 121l 및 121r은 각각 상판 상변부, 상판 하변부, 상판 좌변부 및 상판 우변부를 나타낸다. 참조부호 124u 및 124l은 각각 상판(121)의 상면(표면)과 하면(이면)을 나타낸다.
한편, 각 포켓(123)의 가로 길이, 세로 길이(폭) 및 깊이(높이)는 여기에 적재되는 반도체칩의 사이즈에 따라 적절하게 결정될 수 있는데, 본 실시예에서는 그 가로 길이가 세로 길이보다 매우 긴 장홈으로 이루어지고, 그 깊이는 반도체칩(130)의 두께, 예를 들어 100㎛보다 약간 큰 150㎛로 이루어질 수 있는바, 상판(121)의 두께는 당연히 포켓의 깊이보다 훨씬 클 것이다.
각각의 포켓열 사이에는 소정 길이를 갖는 댐(이하 '중간 댐'이라 한다)(122)이 형성되어 있는바, 이러한 중간 댐(122)은 각 포켓열의 전체 세로 길이를 커버할 수 있도록 세로 방향으로 길게 연장된 직선 바 형태로 이루어진다. 융기부 상판(121)의 좌변부(121l) 우변부(121r)는 각각 좌측 포켓열의 좌변 댐과 우측 포켓열의 우변 댐으로서 기능하게 된다. 한편, 위아래로 인접한 각 포켓(123) 사이에 형성된 상판(121)의 상면(124u)이 이웃하는 각 포켓(123)을 분리하는 가로 댐으로 기능하게 될 것이다.
다음으로, 융기부 상판(121)의 하면(이면)(124l)에는 그 전체에 걸쳐서 트레이의 강성을 유지하면서도 상판(121)의 휨이나 뒤틀림 변형을 줄일 수 있도록 격자 형상 리브, 즉 가로 및 세로 방향으로 복수의 리브가 형성되어 있는바, 참조부호 127은 종(세로)방향 리브를 나타내고, 128은 횡(가로방향) 리브를 나타낸다. 특히 각각의 종방향 리브(127)는 각 포켓열의 좌단부와 우단부를 하면에서 수직 방향으로 횡단하도록 형성되어 있다.
나아가, 각각의 종방향 리브(127)와 횡방향 리브(128)는 그 하단(자유단)이, 반도체칩 트레이의 적층시 하측 반도체칩 트레이의 융기부 상판(121)의 상면에 정확하게 접촉하도록 된 길이(높이)를 갖는바, 이에 의해 각 포켓(123)에 적재된 반도체(130)칩의 이탈이 일차적으로 방지되게 된다. 이하에서는 이런 의미에서 종방향 리브(127)와 횡방향 리브(128)를 각각 상면 접촉용 종방향 리브 및 횡방향 리브라고 한다.
참조부호 129는 단턱(116)의 상단에서 소정 폭만큼 수평 연장된 융기부(120)의 하부 테두리를 나타내는바, 적층시 이러한 융기부 하부 테두리(129)에 하측 반도체칩 트레이의 융기부(120)가 끼워져서 포개진다. 융기부 하부 테두리(129)의 수평면은 각각 상면 접촉용 종방향 리브(127) 및 횡방향 리브(128)의 자유단과 수평을 이루고 있다.
한편, 전술한 구성에 의하더라도 반도체칩(130)이 더 얇아지거나 트레이의 평탄도가 허용 오차를 벋어나는 경우에는 진동이 심한 환경에서 포켓(123)에 적재된 반도체칩(130)이 포켓(123)으로부터 이탈될 가능성이 상존한다.
이를 방지하기 위해 본 발명에서는 중간 댐(122)은 물론이고 좌변 댐과 우변 댐에 세로 방향, 바람직하게는 세로 방향의 전체 길이에 걸쳐서 요홈(125i)을 형성함과 함께 트레이의 적층시 이에 대향하는 부위의 융기부 상판(121) 하면(124b)에는, 그 하단(자유단)이 상기 요홈에 삽입되는 요홈 삽입용 리브(126r)를 형성하고 있다. 참조부호 125i, 125l 및 125r은 각각 중간댐 요홈, 좌변댐 요홈 및 우변댐 요홈을 나타내고, 126l, 126i 및 126r은 이들 각각에 삽입되는 요홈 삽입용 리브를 나타낸다. 중간댐 요홈(125i), 좌변댐 요홈(125l) 및 우변댐 요홈(125r)의 깊이(높이)는 대략 포켓(123)의 깊이와 동일하게 형성하는 것이 바람직한바, 이에 따라 요홈 삽입용 리브(126l, 126i, 126r)도 상면 접촉용 종방향 리브(127) 및 횡방향 리브(128)에 비해 그 하단이 요홈(125i, 125l, 125r)의 깊이만큼 더 길게 형성될 것이다(요홈의 깊이보다 길면 안 됨, 즉 도 2d에서 0 ＜ a ＜ b).
한편, 상기 중간댐 요홈(125i)은 각각 대응되는 상면 접촉용 종방향 리브(127) 쌍의 사이에 형성될 수 있을 것이다. 하나의 트레이에서는, 상면부에 중간댐 요홈(125i), 좌변댐 요홈(125l) 및 우변댐 요홈(125r)이 있으며, 이들에 각각 대응하여 하면부에 요홈 삽입용 리브(126i, 126l 및 126r)이 있다.
전술한 구성을 갖는 본 발명의 반도체칩 트레이에 따르면, 요홈 삽입용 리브(126l, 126i, 126r)가 요홈(125l, 125i, 125r)에 삽입된 상태에서 각 포켓열에 대한 종방향 칸막이 역할을 함으로써 트레이의 평탄도가 허용치를 벗어나더라도 포켓에서 이탈된 반도체칩이 이웃 포켓열로 넘어가는 것을 방지할 수 있게 된다.
더욱이, 예를 들어 10개 단위로 적층된 후 비닐 랩 등으로 패킹되어 각 반도체칩 트레이 사이에 압착력이 가해지는 경우에 요홈 삽입용 리브(126l, 126i, 126r)와 대응되는 요홈(125l, 125i, 125r)이 마치 스프링처럼 작용하여 상기 압착력을 흡수함으로써 트레이의 평탄도가 허용치를 벗어나더라도 이를 보정할 수 있게 되고, 결과적으로 반도체칩(130)이 포켓(123)으로부터 이탈되는 것을 확실하게 방지할 수 있게 된다.
각 반도체칩 트레이 사이에 압착력이 가해지는 경우, 요홈 삽입용 리브(126l, 126i, 126r)는 요홈(125l, 125i, 125r)에 삽입된 상태에서 요홈(125l, 125i, 125r)의 저면부에 접촉 지지될 수 있다.
이때 상기 압축력에 의해 요홈 삽입용 리브(126l, 126i, 126r)가 수직 방향으로 압축되며, 요홈(125l, 125i, 125r)의 저면부는 이를 지지하게 되는데, 요홈 삽입용 리브(126l, 126i, 126r)가 요홈(125l, 125i, 125r)에 삽입된 상태에서 트레이 재질 자체의 탄력성에 의해 상기 압축력은 미세 진동으로 흡수되어 사라지게 된다.
이상, 첨부한 도면을 참조하여 본 발명의 반도체칩 트레이의 바람직한 실시예에 대하여 상세히 설명하였으나 이는 예시에 불과한 것이며, 본 발명의 기술적 사상의 범주 내에서 다양한 변형과 변경이 가능할 것이다. 따라서, 본 발명의 권리범위는 이하의 특허청구범위의 기재에 의하여 정해져야할 것이다.
예를 들어, 전술한 실시예에서 상면 접촉용 종방향 리브를 제거하거나 각 포켓열의 중간 부위(가로 방향 기준)를 횡단하도록 1개만 형성되도 될 것이다.
100: 반도체칩 트레이,
110: 테두리부, 112: 테두리부 상면,
114: 테두리부 하면, 116: 단턱,
120: 융기부, 121: 융기부 상판,
121u: 상판 상변부, 121b: 상판 하변부,
121l: 상판 좌변부, 121r: 상판 우변부,
122: 중간 댐, 123: 포켓,
124u: 상판 상면(표면), 124l: 상판 하면(이면),
125i: 중간댐 요홈, 125l: 좌변댐 요홈,
125r: 우변댐 요홈,
126l, 126i, 126r: 요홈 삽입용 리브,
127: 상면 접촉용 종방향 리브, 128: 상면 접촉용 횡방향 리브,
129: 융기부 하부 테두리, 130: 반도체칩

Claims (4)

  1. 테두리부 및 상기 테두리부에서 소정 높이만큼 수직으로 연장되어 형성된 융기부를 포함하되, 상기 융기부의 상판에는 장방형의 요홈으로 이루어져서 반도체칩이 적재되는 복수의 포켓이 세로 방향으로 1개 이상의 포켓열을 형성하고 있는 반도체칩 트레이에 있어서,
    상기 포켓열 좌우의 상기 융기부 상판의 상면에 소정 깊이를 갖고 세로 방향으로 포켓열의 세로 길이 전체에 걸쳐서 형성되어 있는 복수의 요홈;
    상기 융기부 상판의 하면에 상기 복수의 요홈에 대응되게 형성되어 반도체칩 트레이의 적층시, 하측 반도체칩 트레이의 상기 복수의 요홈에 각각 삽입되는 요홈 삽입용 리브;
    상기 융기부 상판의 하면에 하나 이상 형성되어 반도체칩 트레이의 적층시 하측 반도체칩 트레이의 상면에 세로 방향으로 접촉하는 복수의 상면 접촉용 종방향 리브; 및
    상기 융기부 상판의 하면에 하나 이상 형성되어 반도체칩 트레이의 적층시 하측 반도체칩 트레이의 상면에 가로 방향으로 접촉하는 복수의 상면 접촉용 횡방향 리브를 포함하며,
    상기 요홈 삽입용 리브가 상기 요홈에 삽입됨으로써 상기 요홈 삽입용 리브와 상기 요홈이 칸막이 역할을 하여 반도체칩의 이탈을 방지하며, 각 반도체칩 트레이 사이에 압착력이 가해지는 경우에 상기 요홈 삽입용 리브가 상기 요홈의 저면부에 접촉 지지됨으로써 상기 압착력이 스프링에서처럼 탄력적으로 흡수됨에 따라 트레이의 평탄도가 허용치를 벗어나더라도 이를 보정할 수 있게 되는 것을 특징으로 하는 반도체칩 트레이.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230069352A (ko) * 2021-11-12 2023-05-19 주식회사 이에스디웍 다단 적층이 용이한 판형 부품용 트레이

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990033210A (ko) * 1997-10-23 1999-05-15 김규현 볼그리드어레이 반도체패키지 보관용 트레이
KR19990042531A (ko) * 1997-11-27 1999-06-15 윤종용 반도체 패키지용 트레이
KR100867986B1 (ko) 2007-07-18 2008-11-10 주식회사 에스.제이테크 반도체 트레이
KR20110017735A (ko) 2009-08-14 2011-02-22 주식회사 에스.제이테크 반도체칩 트레이

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990033210A (ko) * 1997-10-23 1999-05-15 김규현 볼그리드어레이 반도체패키지 보관용 트레이
KR19990042531A (ko) * 1997-11-27 1999-06-15 윤종용 반도체 패키지용 트레이
KR100867986B1 (ko) 2007-07-18 2008-11-10 주식회사 에스.제이테크 반도체 트레이
KR20110017735A (ko) 2009-08-14 2011-02-22 주식회사 에스.제이테크 반도체칩 트레이

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230069352A (ko) * 2021-11-12 2023-05-19 주식회사 이에스디웍 다단 적층이 용이한 판형 부품용 트레이
KR102643165B1 (ko) * 2021-11-12 2024-03-04 주식회사 이에스디웍 다단 적층이 용이한 판형 부품용 트레이

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