KR101699603B1 - 반도체 칩 트레이 - Google Patents

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Abstract

본 발명은 반도체 칩 트레이에 관한 것으로서, 본 발명에 따른 반도체 칩 트레이는 적층 가능하게 구성되고, 반도체 칩을 수용하는 반도체 칩 트레이에 있어서, 상측면과 하측면을 갖는 판형의 베이스;와, 상기 베이스의 상측면에 함몰 형성되어 반도체 칩이 안착되는 포켓부; 및, 상기 베이스의 상측면과 하측면을 연결하도록 관통되어 상기 포켓부 내에 배치되는 관통홀;을 포함하는 것을 특징으로 한다.

Description

반도체 칩 트레이{THE CHIP TRAY DEVICE FOR SEMICONDUCTOR}
본 발명은, 반도체 칩 트레이에 관한 것으로서, 보다 상세하게는, 트레이의 포켓부에 반도체 칩이 원활하게 삽입되는 것과 동시에, 복수의 트레이를 분리하는 과정에서 반도체 칩이 포켓부로부터 임의로 이탈하는 것을 방지할 수 있는 반도체 칩 트레이에 관한 것이다.
일반적으로, 반도체 칩 트레이는 다수의 미세 반도체 회로소자들이 집적된 장방형의 반도체칩의 다수를 상면에 가지런히 보관하는 용기이다. 이러한 반도체 칩 트레이는, 다수의 반도체 칩을 적재할 수 있으며, 다단으로 적층되어 보관 또는 운송된다.
이러한 반도체 칩 트레이는 내열, 절전 및 정전기 방지를 위해 사출 성형하여 제조된다.
첨부도면 중, 도 1a 내지 도 1c는 각각 종래의 반도체 칩 트레이를 도시한 사시도, 저면도 및 종단면도이다. 도 1에 도시한 바와 같이, 종래의 4인치 반도체 칩 트레이는 통상적으로 정방형으로 이루어지는데, 크게 테두리부(10) 및 테두리부(10)에서 소정 높이만큼 돌출되어 형성된 융기부(20)로 구분될 수 있다.
전술한 구성에서, 융기부(20)의 상면에는 다수의 포켓(22)이 4개의 열을 이루면서 가지런히 형성되어 있다. 한편, 테두리부(10)에는 융기부(20)의 저면에서 하측으로 소정 높이만큼 돌출된 단턱(12)이 형성되어 있다. 융기부(20)의 하면 중간 부위에는 강성을 유지하기 위해 대략 20-40㎜ 정도의 폭으로 아무런 홈도 형성되어 있지 않은 통살부(이하 '중간 통살부'라 한다)(24)가 배치되고 중간 통살부(24)의 양측에는 각각 다수의 사각홈(26a)이 간격을 두고 2-4열 정도 형성되어 있는 사각홈부(26)가 배치된다.
이러한 구성에 의해 반도체 칩 트레이를 적층하는 경우에는 하측 반도체 칩 트레이의 융기부(20)가 상측 반도체 칩 트레이의 단턱(12) 내부로 끼워져서 결과적으로 하측 반도체 칩 트레이의 융기부(20)의 상면이 상측 반도체 칩 트레이의 중간 통살부(24) 면과 사각홈부(26)의 각 격벽 하면과 접촉하게 되고 이에 따라 하측 반도체 칩 트레이의 융기부(20)의 포켓(22)에 수납된 반도체칩이 이송 중에도 이탈되지 않게 된다.
그러나, 이러한 종래의 반도체 칩 트레이는 얇고 가는 장방형의 반도체칩을 포켓(22) 내에 삽입하는 과정에서, 포켓(22)과 반도체칩 사이에서 발생하는 와류에 의해 반도체칩이 뒤집어지거나 포켓(22)내에 완전하게 삽입되지 않아 삽입불량이 발생하는 문제가 있다.
또한, 반도체칩(30)이 포켓에 수납되어 있는 종래 반도체 칩 트레이를 적층한 상태에서 이를 분리시키는 경우에 중간 통살부(24)가 평탄면으로 되어 있어서 이 부위에서 정전기가 상대적으로 많이 발생하게 되고, 결과적으로 하측 반도체 칩 트레이에 수납되어 있는 반도체칩이 상측 반도체 칩 트레이의 중간 통살부(24) 부위에서 정전기에 의해 달라붙는 문제점이 있었다.
대한민국 공개특허 제2011-0017735호
본 발명의 과제는 상술한 바와 같은 종래의 문제점을 해결하기 위한 것으로서, 트레이의 포켓부에 반도체 칩이 원활하게 삽입되는 것과 동시에, 복수의 트레이를 분리하는 과정에서 반도체 칩이 포켓부로부터 임의로 이탈하는 것을 방지할 수 있는 반도체 칩 트레이를 제공함에 있다.
상기 과제는, 본 발명에 따라, 적층 가능하게 구성되고, 반도체 칩을 수용하는 반도체 칩 트레이에 있어서, 상측면과 하측면을 갖는 판형의 베이스;와, 상기 베이스의 상측면에 함몰 형성되어 반도체 칩이 안착되는 포켓부; 및, 상기 베이스의 상측면과 하측면을 연결하도록 관통되어 상기 포켓부 내에 배치되는 관통홀;을 포함하는 반도체 칩 트레이에 의해 달성된다.
여기서, 상기 관통홀은 베이스의 하측면과 연결된 단부가 인접 배치되는 베이스의 상측면 포켓부에 대응하는 위치에 배치되는 것이 바람직하다.
또한, 상기 관통홀은 다수 마련되어 상호 이격 배치되는 것이 바람직하다.
또한, 상기 포켓부는 장방형으로 이루어지고, 상기 관통홀은 상기 포켓부의 길이방향을 따라 배치되는 것이 바람직하다.
또한, 상기 관통홀은 상기 포켓부의 바닥면 중앙에 배치되고, 상기 포켓부의 바닥면 테두리에는 반도체 칩의 저면 테두리를 지지하는 단턱부가 형성되는 것이 바람직하다.
또한, 상기 포켓부는 장방형으로 이루어지고, 상기 관통홀은 포켓부의 길이방향을 따라 연장되는 것이 바람직하다.
또한, 상기 관통홀은 상기 베이스 상에서 상기 포켓부를 가로지르는 방향으로 연장되는 것이 바람직하다.
또한, 상기 관통홀은 복수 마련되어 포켓부의 길이방향으로 나란하게 이격 배치되는 것이 바람직하다.
또한, 상기 관통홀 내에는 관통홀과 교차하는 방향으로 배치되어 관통홀의 양 측면을 연결하는 브릿지가 배치되는 것이 바람직하다.
또한, 상기 브릿지는 다수 마련되어 관통홀의 길이방향으로 이격 배치되는 것이 바람직하다.
본 발명에 따르면, 트레이의 포켓부에 반도체 칩이 원활하게 삽입되는 것과 동시에, 복수의 트레이를 분리하는 과정에서 반도체 칩이 포켓부로부터 임의로 이탈하는 것을 방지할 수 있는 반도체 칩 트레이가 제공된다.
도 1a 내지 도 1c는 종래기술에 따른 반도체 칩 트레이를 나타낸 도면,
도 2는 본 발명의 제1실시예에 따른 반도체 칩 트레이의 사시도,
도 3은 본 발명의 제1실시예에 따른 반도체 칩 트레이의 저면 사시도,
도 4는 본 발명의 제1실시예에 따른 반도체 칩 트레이의 평면도,
도 5는 도 4의 X축 단면도,
도 6은 도 4의 Y축 단면도,
도 7은 본 발명의 제1실시예에 따른 반도체 칩 트레이의 적층상태를 나타내는 단면도,
도 8은 본 발명의 제2실시예에 따른 반도체 칩 트레이의 사시도,
도 9는 본 발명의 제2실시예에 따른 반도체 칩 트레이의 저면 사시도,
도 10은 본 발명의 제2실시예에 따른 반도체 칩 트레이의 평면도,
도 11는 도 10의 X축 단면도,
도 12는 본 발명의 제2실시예에 따른 반도체 칩 트레이의 적층상태를 나타내는 부분 단면 사시도,
도 13은 본 발명의 제3실시예에 따른 반도체 칩 트레이의 사시도,
도 14는 본 발명의 제3실시예에 따른 반도체 칩 트레이의 저면 사시도,
도 15는 본 발명의 제3실시예에 따른 반도체 칩 트레이의 평면도,
도 16은 도 15의 X축 단면도,
도 17은 도 15의 Y축 단면도,
도 18은 본 발명의 제4실시예에 따른 반도체 칩 트레이의 사시도,
도 19는 본 발명의 제4실시예에 따른 반도체 칩 트레이의 저면 사시도,
도 20은 본 발명의 제4실시예에 따른 반도체 칩 트레이의 평면도,
도 21은 도 20의 Y축 단면도,
도 22는 도 21의 A-A'선 단면도이고,
도 23은 도 21의 B-B'선 단면도이다.
설명에 앞서, 여러 실시예에 있어서, 동일한 구성을 가지는 구성요소에 대해서는 동일한 부호를 사용하여 대표적으로 제1실시예에서 설명하고, 그 외의 실시예에서는 제1실시예와 다른 구성에 대해서 설명하기로 한다.
<제1실시예>
이하, 첨부한 도면을 참조하여 본 발명의 제1실시예에 따른 반도체 칩 트레이에 대하여 상세하게 설명한다.
첨부도면 중, 도 3은 본 발명의 제1실시예에 따른 반도체 칩 트레이의 사시도이고, 도 4는 본 발명의 제1실시예에 따른 반도체 칩 트레이의 저면 사시도이고, 도 5는 본 발명의 제1실시예에 따른 반도체 칩 트레이의 평면도이고, 도 6은 도 5의 X축 단면도이고, 도 7은 도 5의 Y축 단면도이다.
도 3 내지 도 7을 참조하면, 본 발명의 제1실시예에 따른 반도체 칩 트레이는, 수직방향으로 적층 가능하게 구성되는 것으로서, 상측면(111)과 하측면(112)을 갖는 사각 판형의 베이스(110)와, 상기 베이스(110)의 상측면(111)에 함몰 형성되어 반도체 칩(C)이 안착되는 포켓부(120)와, 상기 베이스(110)의 상측면(111)과 하측면(112)을 수직방향으로 연결하도록 관통되어 상기 포켓부(120) 내에 배치되는 관통홀(130a)을 포함하여 구성된다.
상기 베이스(110)는 복수의 트레이(100a)가 수직방향으로 적층될 수 있도록, 베이스(110) 하측면(112)이 인접 배치되는 다른 트레이(100a)의 베이스(110) 상측면(111)과 밀착된 상태에서, 다른 트레이(100a)의 베이스(110) 상측면(111) 테두리를 둘러싸 복수의 트레이(100a)의 적층상태가 안정적으로 유지될 수 있도록 하는 가이드부(113)가 상기 베이스(110)의 하측면(112) 외주면을 따라 형성될 수 있다.
상기 포켓부(120)는 다수 마련되어 베이스(110)의 상측면(111)에 X, Y축 방향으로 배열될 수 있다. 또한, 상기 포켓부(120)의 모양은 안착 대상이 되는 반도체 칩(C)의 모양에 따라 변경될 수 있으며, 본 실시예에서는 반도체 칩(C)이 장방형의 칩온글라스(COG; Chip On Glass)로 이루어지고, 이에 따라 포켓부(120)의 모양도 장방형으로 이루어지는 것으로 예를 들어 설명한다.
상기 관통홀(130a)은 베이스(110)의 하측면(112)과 연결된 관통홀(130a)의 하단부가 하측에 인접 배치되는 다른 트레이(100a)의 포켓부(120)에 대응하는 위치에 배치되는 것으로서, 상기 포켓부(120) 내에서 포켓부(120)의 길이방향을 따라 다수 이격 배치된다. 한편 상기 관통홀(130a)은 도면에서 사각형으로 이루어지는 것으로 도시하였으나, 관통홀(130a)은 다각형이나 원형 등 다양한 형태로 변형될 수 있다.
첨부도면 중, 도 7은 본 발명의 제1실시예에 따른 반도체 칩 트레이의 적층상태를 나타내는 단면도이다.
도 7에 도시된 바와 같이, 상,하로 복수의 트레이(100a)가 적층된 상태에서는 하부 트레이(100a)의 베이스(110) 상측면(111)이 상부 트레이(100a')의 베이스(110) 하측면(112)에 밀착되고, 상부 트레이(100a')의 가이드부(113)가 하부 트레이(100a)의 베이스(110) 상단부 외주를 둘러싸 안정적인 적층상태가 유지된다.
하부 트레이(100a)에 위치한 베이스(110)의 포켓부(120)에는 포켓부(120)의 깊이보다 상대적으로 두께가 얇은 반도체 칩(C)이 안착되며, 하부 트레이(100a)의 상측으로 적층되는 상부 트레이(100a')의 베이스(110) 하측면(112)이 포켓부(120)의 상면을 덮어 반도체 칩(C)이 포켓부(120) 내에 수용된 상태가 안정적으로 유지된다.
이때, 상기 포켓부(120)에는 수직방향으로 다수의 관통홀(130a)이 형성되어 있으므로, 반도체 칩(C)을 포켓부(120)에 삽입하는 과정에서 포켓부(120)와 반도체 칩(C) 사이에 와류가 형성하여 반도체 칩(C)이 뒤집히거나 포켓부(120)로부터 임의로 이탈하는 것을 방지할 수 있다.
또한, 포켓부(120)에 형성된 관통홀(130a)은 그 하단부가 개방되어 있으므로, 반도체 칩(C)의 저면부가 포켓부(120)의 바닥면에 완전히 밀착하여 달라붙는 것을 방지할 수 있다. 뿐만 아니라, 복수의 베이스(110)를 적층하였을 때, 상부 트레이(100a')의 관통홀(130a) 하단부는 하부 트레이(100a)의 포켓부(120)에 대응하는 위치가 된다. 즉, 반도체 칩(C)의 상측면(111)과 인접 배치되는 상부 트레이(100a')의 베이스(110) 하측면(112)에 관통홀(130a)이 배치되는 것이므로, 하부 트레이(100a)로부터 상부 트레이(100a')를 들어올려 분리하는 과정에서 반도체 칩(C)이 상부 트레이(100a')의 베이스(110) 하측면(112)에 달라붙거나, 하부 트레이(100a)의 포켓부(120) 내에서 임의로 이탈하는 것을 방지할 수 있다.
<제2실시예>
다음으로 본 발명의 제2실시예에 따른 반도체 칩 트레이에 대하여 설명한다.
첨부도면 중, 도 8은 본 발명의 제2실시예에 따른 반도체 칩 트레이의 사시도이고, 도 9는 본 발명의 제2실시예에 따른 반도체 칩 트레이의 저면 사시도이고, 도 10은 본 발명의 제2실시예에 따른 반도체 칩 트레이의 평면도이고, 도 11은 도 10의 X축 단면도이다.
도 8 내지 도 11에 도시된 본 발명의 제2실시예에 따른 반도체 칩 트레이는, 장방형 포켓부(120)의 바닥면 테두리에 반도체 칩(C)의 저면 테두리를 지지하는 단턱부(121)가 형성되도록 포켓부(120)와 나란한 장방형 관통홀(130b)이 상기 포켓부(120)의 바닥면 중앙에 배치되는 점에서 상술한 제1실시예와 구성의 차이를 갖는다.
즉, 평면에서 보았을 때, 관통홀(130b)의 개구면적이 포켓부(120)의 바닥면보다 상대적으로 작게 형성되어 포켓부(120)의 중앙에 배치됨으로써, 포켓부(120)의 바닥면 테두리에는 반도체 칩(C)의 저면부 테두리가 지지될 수 있는 단턱부(121)가 형성된다.
첨부도면 중, 도 12는 본 발명의 제2실시예에 따른 반도체 칩 트레이의 적층상태를 나타내는 부분 단면 사시도이다.
도 12에 도시된 바와 같이 상,하로 복수의 트레이(100b)가 적층된 상태에서는 하부 트레이(100b)의 베이스(110) 상측면(111)이 상부 트레이(100b')의 베이스(110) 하측면(112)에 밀착되고, 상부 트레이(100b')의 가이드부(113)가 하부 트레이(100b)의 베이스(110) 상단부 외주를 둘러싸 안정적인 적층상태가 유지된다.
하부 트레이(100b)에 위치한 베이스(110)의 포켓부(120)에는 포켓부(120)의 깊이보다 상대적으로 두께가 얇은 반도체 칩(C)이 삽입된다. 포켓부(120) 내로 삽입된 반도체 칩(C)은 포켓부(120)의 바닥면 테두리에 형성된 단턱부(121)에 안착되며, 하부 트레이(100b)의 상측으로 적층되는 상부 트레이(100b')의 베이스(110) 하측면(112)이 포켓부(120)의 상면을 덮어 반도체 칩(C)이 포켓부(120) 내에 수용된 상태가 안정적으로 유지된다.
이때, 상기 포켓부(120)에는 수직방향으로 다수의 관통홀(130b)이 형성되어 있으므로, 반도체 칩(C)을 포켓부(120)에 삽입하는 과정에서 포켓부(120)와 반도체 칩(C) 사이에 와류가 형성하여 반도체 칩(C)이 뒤집히거나 포켓부(120)로부터 임의로 이탈하는 것을 방지할 수 있다.
또한, 포켓부(120)에 형성된 관통홀(130b)은 그 하단부가 개방되어 있으므로, 반도체 칩(C)의 저면부가 포켓부(120)의 바닥면에 완전히 밀착하여 달라붙는 것을 방지할 수 있다. 뿐만 아니라, 복수의 베이스(110)를 적층하였을 때, 상부 트레이(100b')의 관통홀(130b) 하단부는 하부 트레이(100b)의 포켓부(120)에 대응하는 위치가 된다. 즉, 반도체 칩(C)의 상측면(111)과 인접 배치되는 상부 트레이(100b')의 베이스(110) 하측면(112)에 관통홀(130b)이 배치되는 것이므로, 하부 트레이(100b)로부터 상부 트레이(100b')를 들어올려 분리하는 과정에서 반도체 칩(C)이 상부 트레이(100b')의 베이스(110) 하측면(112)에 달라붙거나, 하부 트레이(100b)의 포켓부(120) 내에서 임의로 이탈하는 것을 방지할 수 있다.
특히, 상기와 같이 장방형의 관통홀(130b)을 포켓부(120) 중앙에 배치하여 포켓부(120)의 바닥면 테두리에 단턱부(121)를 형성하는 경우에는, 반도체 칩(C)의 저면과 포켓부(120)의 바닥면의 접촉면적과, 반도체 칩(C)의 상면과 상부 트레이(100b')의 베이스(110) 하측면(112)의 접촉면적을 각각 최소화할 수 있게 된다.
<제3실시예>
다음으로 본 발명의 제3실시예에 따른 반도체 칩 트레이에 대하여 설명한다.
첨부도면 중, 도 13은 본 발명의 제3실시예에 따른 반도체 칩 트레이의 사시도이고, 도 14는 본 발명의 제3실시예에 따른 반도체 칩 트레이의 저면 사시도이고, 도 15는 본 발명의 제3실시예에 따른 반도체 칩 트레이의 평면도이고, 도 16은 도 15의 X축 단면도이고, 도 17은 도 15의 Y축 단면도이다.
도 13 내지 도 17에 도시된 본 발명의 제3실시예에 따른 반도체 칩 트레이는, 관통홀(130c)이 형성되는 영역이 포켓부(120) 내에 국한되지 않고, 포켓부(120)가 형성되지 않은 영역에도 관통홀(130c)이 형성되도록 상기 베이스(110) 상에서 다수의 포켓부(120)를 가로지르는 방향(도 15의 Y축 방향)으로 연장되어 베이스(110)를 수직방향으로 관통하는 점에서 상술한 실시예들과 구성상의 차이를 갖는다.
이와 같이 관통홀(130c)을 구성하는 경우에는 포켓부(120) 내에 반도체 칩(C)이 안착된 상태에서, 포켓부(120)와 중첩되는 부분의 관통홀(130c)에 의해 반도체 칩(C)을 포켓부(120)에 삽입하는 과정에서 와류현상이 발생하는 것이 방지되고, 정전기에 의해 반도체 칩(C)이 포켓부(120)의 바닥면에 달라붙는 것이 방지된다.
또한, 포켓부(120)와 중첩되지 않는 부분의 관통홀(130c)을 통해 베이스(110)의 상,하 방향으로 공기의 유동이 원활하게 이루어진다.
따라서, 적층된 복수의 트레이(100c)를 진공포장하는 과정에서, 내부의 공기 유동이 포켓부(120)에 안착된 반도체 칩(C)에 영향을 끼치는 것을 방지할 수 있으므로, 진공포장과정에서 발생하는 공기 유동에 의해 포켓부(120) 내에 수용된 반도체 칩(C)이 포켓부(120) 내벽면에 충돌하여 파티클이 발생하는 것을 방지할 수 있게 된다.
또한, 상기 관통홀(130c)은 복수 마련되어 장방형 포켓부(120)의 길이방향(도 16의 X축 방향)으로 이격 배치될 수 있다. 이러한 구성에 의해 트레이(100c)의 경량화를 달성하는 것은 물론, 복수의 관통홀(130c)을 통해 공기 유동 통로를 확보하는 것과 동시에, 반도체 칩(C)의 중앙부분이 휘거나 구부러지는 것을 방지할 수 있다.
<제4실시예>
다음으로 본 발명의 제4실시예에 따른 반도체 칩 트레이에 대하여 설명한다.
첨부도면 중, 도 18은 본 발명의 제4실시예에 따른 반도체 칩 트레이의 사시도이고, 도 19는 본 발명의 제4실시예에 따른 반도체 칩 트레이의 저면 사시도이고, 도 20은 본 발명의 제4실시예에 따른 반도체 칩 트레이의 평면도이고, 도 21은 도 20의 Y축 단면도이고, 도 22는 도 21의 A-A'선 단면도이고, 도 23은 도 21의 B-B'선 단면도이다.
도 18 내지 도 23에서 도시하는 바와 같은 본 발명의 제4실시예에 따른 반도체 칩 트레이는, Y축 방향으로 연장된 관통홀(130d)의 내부에 관통홀(130d)의 양측면을 연결하는 브릿지(140)가 X축 방향으로 형성되는 점에서 상술한 제3실시예와 구성상의 차이를 갖는다.
또한, 상기 브릿지(140)는 복수 마련되어 관통홀(130d) 내에서 관통홀(130d)의 길이방향(도 20의 Y축 방향)으로 이격 배치될 수 있다. 즉, 관통홀(130d) 내에 복수의 브릿지(140)를 배치하여 관통홀(130d)을 통해 트레이(100d)의 경량화를 달성하는 것과 동시에 트레이(100d)의 휨과 변형을 최소화할 수 있다.
또한, 상기 브릿지(140)의 두께는 관통홀(130d)이 관통 형성되는 베이스(110)의 두께보다 상대적으로 얇게 형성되고, 브릿지(140)의 상단면과 하단면이 각각 베이스(110)의 상측면(111)과 하측면(112)으로부터 이격된 위치에 배치된다. 즉, 브릿지(140)와 포켓부(120)가 중첩되는 부분에서 브릿지(140)가 포켓부(120)의 바닥면을 구성하거나 포켓부(120) 상측을 덮어 포켓부(120)와 관통홀(130d)이 분리되는 것을 방지할 수 있다.
본 발명의 권리범위는 상술한 실시예에 한정되는 것이 아니라 첨부된 특허청구범위 내에서 다양한 형태의 실시예로 구현될 수 있다. 특허청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 누구든지 변형 가능한 다양한 범위까지 본 발명의 청구범위 기재의 범위 내에 있는 것으로 본다.
※도면의 주요 부분에 대한 부호의 설명※
100a,100b,100c,100d:트레이, 110:베이스,
111:상측면, 112:하측면, 113:가이드부,
120:포켓부, 121:단턱부, 130a,130b,130c,130d:관통홀,
140:브릿지, C:반도체 칩

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  7. 적층 가능하게 구성되고, 반도체 칩을 수용하는 반도체 칩 트레이에 있어서,
    상측면과 하측면을 갖는 판형의 베이스;
    상기 베이스의 상측면에 함몰 형성되어 반도체 칩이 안착되는 포켓부; 및,
    상기 베이스의 상측면과 하측면을 연결하도록 관통되어 상기 포켓부 내에 배치되는 관통홀;을 포함하며,
    상기 관통홀은 상기 베이스 상에서 상기 포켓부를 가로지르는 방향으로 연장되는 반도체 칩 트레이.
  8. 제 7항에 있어서,
    상기 관통홀은 복수 마련되어 포켓부의 길이방향으로 나란하게 이격 배치되는 반도체 칩 트레이.
  9. 제 7항 또는 제 8항에 있어서,
    상기 관통홀 내에는 관통홀과 교차하는 방향으로 배치되어 관통홀의 양 측면을 연결하는 브릿지가 배치되는 반도체 칩 트레이.
  10. 제 9항에 있어서,
    상기 브릿지는 다수 마련되어 관통홀의 길이방향으로 이격 배치되는 반도체 칩 트레이.
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