KR101711735B1 - 반도체 칩 트레이 - Google Patents

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Abstract

본 발명은 반도체 칩 트레이에 관한 것으로서, 본 발명에 따른 반도체 칩 트레이는 다수 개의 반도체 칩을 수용하여 다층으로 적층 가능하도록 마련되는 반도체 칩 트레이에 있어서, 상면에 일 방향으로 길게 함몰 형성되는 적어도 하나의 상면 요입부와 상기 상면 요입부가 형성되지 않는 부분인 기단부가 배열되며, 저면 중 공정중 이송을 위한 진공 흡착면을 포함하는 트레이 본체; 상기 요입부를 중심으로 양측 기단부에 형성되되, 상기 반도체 칩이 상기 요입부를 가로질러 위치하면서 수용되도록 함몰 형성된 포켓홈; 상기 포켓홈의 가장자리에 돌출 형성되어 상기 포켓홈 으로부터 상기 반도체 칩의 이탈을 방지하는 이탈 방지부; 상기 상면 요입부와 상기 저면 요입부 중 적어도 어느 하나에 설치되며, 양단이 내측벽과 결합되는 지지부; 및, 상기 저면 중 진공 흡착면의 수축 현상을 개선하기 위한 수축 방지홈을 포함하는 진공흡착면;을 포함할 수 있다. 이에 의하여, 반도체 칩 트레이를 사용중 트레이 트레이 자체의 물성에 따른 휨 또는 굽힘 등의 워페이지(warpage)가 발생하더라도 반도체 칩의 이탈이 방지되며, 반도체 칩 트레이의 공정중 이송을 위한 진공 흡착면을 가지고 있는 반도체 칩 트레이의 경우 사출 성형에 따른 수축현상이 발생하여 진공 흡착면과 이에 대응되는 상면 포켓부의 평탄도 불량을 개선하고, 반도체 칩의 이탈이 방지될 수 있는 반도체 칩 트레이를 제공함에 있다. 또한 반도체 칩의 배면을 검사하기 위해 반도체 칩 트레이를 뒤집을 시 얼라인부에 의해 상호 결합되는 다른 트레이를 결합시켜 반도체 칩의 이탈을 방지하면서 반도체 칩의 검사가 용이한 반도체 칩 트레이가 제공된다.

Description

반도체 칩 트레이 {THE CHIP TRAY DEVICE FOR SEMICONDUCTOR}
본 발명은, 반도체 칩 트레이에 관한 것으로서, 보다 상세하게는, 트레이의 포켓부에 반도체 칩이 원활하게 삽입되는 것과 동시에, 복수의 트레이를 분리하는 과정에서 반도체 칩이 포켓부로부터 임의로 이탈하는 것을 방지할 수 있는 반도체 칩 트레이에 관한 것이다.
일반적으로, 반도체 칩 트레이는 다수의 미세 반도체 회로소자들이 집적된 장방형의 반도체칩의 다수를 상면에 가지런히 보관하는 용기이다. 이러한 반도체 칩 트레이는, 다수의 반도체 칩을 적재할 수 있으며, 다단으로 적층되어 보관 또는 운송된다.
이러한 반도체 칩 트레이는 내열, 절전 및 정전기 방지를 위해 사출 성형하여 제조된다.
도 1은 종래기술에 따른 반도체 칩 트레이가 도시된 트레이 상면 사시도이며, 도 2은 종래기술에 따른 반도체 칩 트레이가 도시된 트레이 저면 사시도이다.
도 1에 도시된 바와 같이, 종래기술에 따른 반도체 칩 트레이(10)의 상면에는 반도체 칩이 탑재되는 복수개의 포켓부(11)가 마련되는데, 이러한 포켓부(11)는 반도체 칩 트레이(10)의 상측벽(12)에서 함몰되어 형성된다.
도 2에 도시된 바와 같이, 종래기술에 따른 반도체 칩 트레이(10)의 저면에는 반도체 칩 트레이를 공정중에 이송을 위한 진공 흡착면(21)이 마련되고, 반도체 칩 트레이(10) 상면 포켓부(11)에 탑재된 반도체의 칩의 이탈을 방지하는 제 1지지부와(31) 제 2지지부(32)를 형성한다.
이러한 종래기술에 따른 반도체 칩 트레이(10)는 합성수지 등으로 제작되는 만큼 반도체 칩 트레이(10)에 물성에 따른 휨 또는 굽힘에 의해 평탄도 불량 또는 워페이지(warpage)가 발생될 수 있고, 도 3에 도시된 종래기술에 따른 반도체 칩 트레이(10) 단면도에서 저면의 진공 흡착면(21)과 반도체 칩트레이(10) 저면의 진공 흡착면(21)에 대응되는 반도체 칩트레이 상면의 포켓부(11)의 두께의 경우, 저면의 요입부(33)과 저면의 요입부(33)와 대응되는 반도체 칩트레이 상면 포켓부(11)의 두께와 비교하여 상대적으로 두꺼워 사출 성형에 따른 수축 현상이 발생하여 진공 흡착면(21)에 대응되는 상면 포켓부(11)의 평탄도 불량 또는 워페이지(warpage)가 발생될 수 있고, 그에 따라 도 4에 도시된 바와 같이 반도체 칩(H)이 포켓부(11) 내부에 안정적으로 수용되지 못하고 일부분이 포켓부(11) 외부로 노출된다.
이렇게 반도체 칩(H)이 포켓부(11) 외부로 노출된 경우, 반도체 칩 트레이(10)의 이송과정에서 충격 등에 의해 반도체 칩(H)이 포켓부(11)에서 이탈될 수 있다.
특히 근래의 반도체 칩(H)의 급속한 슬림화 요구에 따라 두께가 100마이크로미터이하인 반도체 칩(H)이 탑재되는 반도체 칩 트레이(10)에 있어서, 미세한 평탄도 불량도 반도체 칩(H)의 이탈에 큰 영향을 끼친다.
그런데 합성수지로 제작되는 반도체 칩 트레이(10)의 특성 상, 휨이나 굽힘이 없는 정밀한 평탄도를 갖는 반도체 칩 트레이(10)를 가공하기는 매우 어려우며 그 비용 또한 과다하게 소요된다.
따라서, 휨이나 굽힘이 발생되어 전체적인 평탄도가 불량하더라도 포켓부(11)에 탑재된 반도체 칩(H)이 포켓부(11)에서 이탈되는 것을 방지할 수 있는 구조 및 반도체 칩 트레이를 공정중에 이송을 위한 진공 흡착면 (21)과 반도체 칩트레이(10) 저면의 진공 흡착면(21)에 대응되는 반도체 칩트레이 상면의 포켓부(11)의 사출 성형에 따른 수축 현상에 의한 포켓부(11) 및 진공 흡착면(21)의 평탄도 불량 또는 워페이지(warpage)를 방지할 수 있는 구조의 반도체 칩 트레이(10)의 개발이 필요한 실정이다.
[선행기술문헌]
대한민국 공개특허 제2011-0017735호
본 발명의 과제는 상술한 바와 같은 종래의 문제점을 해결하기 위한 것으로서, 동일 평면 상에 위치하는 구성들이 허용공차 내에서 제조됨에 따라 완전히 동일한 평탄도를 가지도록 제조가 불가능하여 발생하는 반도체 칩의 이탈을 방지할 수 있는 반도체 칩 트레이를 제공함에 있다.
또한, 반도체 칩 트레이를 사용 중에 트레이 자체의 물성에 따른 휨 또는 굽힘 등의 워페이지(warpage)가 발생하더라도 반도체 칩의 이탈이 방지될 수 있는 반도체 칩 트레이를 제공함에 있다.
또한, 반도체 칩 트레이의 공정중 이송을 위한 진공 흡착면을 가지고 있는 반도체 칩 트레이의 경우 사출 성형에 따른 수축현상이 발생하여 진공 흡착면과 이에 대응되는 상면 포켓부의 평탄도 불량을 개선하고, 반도체 칩의 이탈이 방지될 수 있는 반도체 칩 트레이를 제공함에 있다.
상기 과제는, 본 발명에 따라, 다수 개의 반도체 칩을 수용하여 다층으로 적층가능하도록 마련되는 반도체 칩 트레이에 있어서, 상면에 일 방향으로 길게 함몰형성되는 적어도 하나의 상면 요입부와 상기 상면 요입부가 형성되지 않는 부분인 기단부가 배열되며, 저면 중 공정중 이송을 위한 진공 흡착면을 포함하는 트레이 본체; 상기 요입부를 중심으로 양측 기단부에 형성되되, 상기 반도체 칩이 상기 요입부를 가로질러 위치하면서 수용되도록 함몰 형성된 포켓홈; 상기 포켓홈의 가장자리에 돌출형성되어 상기 포켓홈으로부터 상기 반도체 칩의 이탈을 방지하는 이탈 방지부; 상기 상면 요입부와 상기 저면 요입부 중 적어도 어느 하나에 설치되며, 양단이 내측벽과 결합되는 지지부; 및, 상기 저면 중 진공 흡착면의 수축 현상을 개선하기 위한 수축 방지홈을 포함하는 진공흡착면;을 포함하는 반도체 칩 트레이에 의해 달성될 수 있다.
여기서, 상기 상면 요입부는 상기 포켓홈의 깊이보다 깊게 형성될 수 있다.
또한, 상기 지지부는 상기 상면 요입부 또는 상기 저면 요입부의 길이방향을 따라 형성되어 양단이 내측벽에 결합될 수 있다.
또한, 상기 지지부는 상기 상면 요입부 또는 상기 저면 요입부에 상호 교차결합되는 제1지지부와 제2지지부를 포함할 수 있다.
또한, 상기 이탈방지부는 상기 포켓홈의 길이 방향 (장축 방향, X축) 양측에 각각 형성되는 제1이탈방지부와 상기 포켓홈의 길이 방향의 직각 방향 (단축 방향, Y축) 양측에 각각 형성되는 제2이탈방지부, 제3이탈방지부를 포함할 수 있다.
또한, 상기 제1이탈방지부는 상기 포켓홈의 길이방향(장축 방향, X축)을 따라 적어도 2개가 이격형성될 수 있다.
또한, 상기 제2이탈방지부, 제3이탈방지부는 상기 포켓홈의 길이 방향의 직각 방향(단축 방향, Y축)을 따라 적어도 2개가 이격 형성될수 있다.
또한, 상기 포켓홈의 바닥면에는 상향으로 돌출된 안착부가 형성될 수 있다.
또한, 상기 안착부는 상기 포켓홈의 길이방향 양측 단부에 형성되는 제1안착부와, 상기 제1안착부와 이격되도록 형성되는 제2안착부를 포함할 수 있다.
또한, 상기 상면 요입부의 바닥면 및 측벽면 중 어느 하나에는 적어도 하나의 통기홀이 형성될 수 있다.
또한, 상기 저면 중 진공 흡착면의 수축 현상을 개선하기 위한 수축 방지홈을 포함하는 진공흡착면이 적어도 하나 이상 형성될 수 있다. 상기 저면 중 수축 방지홈을 포함하지 않은 반도체 칩 트레이의 워페이지(warpage)는 110 수준이며, 수축 방지홈을 포함하는 반도체 칩 트레이의 워페이지(warpage)는 10 수준으로 향상되었다.
상술한 구성에 의해 동일 평면 상에 위치하는 구성들이 허용공차 내에서 제조됨에 따라 완전히 동일한 평탄도를 가지도록 제조가 불가능하여 발생하는 반도체 칩의 이탈을 방지할 수 있는 반도체 칩 트레이가 제공된다.
또한, 반도체 칩 트레이를 사용 중에 트레이 자체의 물성에 따른 휨 또는 굽힘 등의 워페이지(warpage)가 발생하더라도 반도체 칩의 이탈이 방지될 수 있는 반도체 칩 트레이가 제공된다.
또한, 반도체 칩 트레이의 공정중 이송을 위한 진공 흡착면을 가지고 있는 반도체 칩 트레이의 경우 사출 성형에 따른 수축현상이 발생하여 진공 흡착면과 이에 대응되는 상면 포켓부의 평탄도 불량을 개선하고, 반도체 칩의 이탈이 방지될 수 있는 반도체 칩 트레이가 제공된다.
도 1은 종래기술에 따른 반도체 칩 트레이가 도시된 상면 사시도,
도 2는 종래기술에 따른 반도체 칩 트레이가 도시된 저면 사시도,
도 3은 도 1의 A-A'을 따라 절단한 단면도,
도 4는 종래기술에 따른 반도체 칩 트레이의 평탄도 불량 시 칩의 탑재상태도,
도 5은 본 발명의 제1실시예에 따른 반도체 칩 트레이의 상면 사시도,
도 6은 본 발명의 제1실시예에 따른 반도체 칩 느레이의 저면 사시도,
도 7은 도 5의 I-I'을 따라 절단한 단면도,
도 8은 본 발명의 제1실시예에 따른 반도체 칩 트레이에 칩이 안착된 반도체 칩트레이가 도시된 상면 사시도,
도 9는 본 발명의 제1실시예에 따른 반도체 칩 트레이의 적층상태에서 도 8의 J-J'을 따라 절단한 적층단면도 및 부분 단면도,
도 10은 본 발명의 제1실시예에 따른 반도체 칩 트레이의 적층상태에서 도 8의 K-K'을 따라 절단한 적층단면도 및 부분 단면도,
설명에 앞서, 여러 실시예에 있어서, 동일한 구성을 가지는 구성요소에 대해서는 동일한 부호를 사용하여 대표적으로 제1실시예에서 설명하고, 그 외의 실시예에서는 제1실시예와 다른 구성에 대해서 설명하기로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 제1실시예에 따른 반도체 칩 트레이에 대하여 상세하게 설명한다.
도 5는 본 발명의 제1실시예에 따른 반도체 칩 트레이의 상면 사시도이고, 도 6는 도 5의 저면사시도이고, 도 7은 도 5의 I-I'를 따라 절단한 단면도이다.
도 5 내지 도 7을 참조하면, 본 발명의 제1실시예에 따른 반도체 칩 트레이는 트레이 본체(100), 포켓홈 (110), 상면 요입부(111), 기단부(112), 안착부(120), 상면 지지부(130), 저면 지지부(140), 이탈방지부 (150), 흡착면(271) 및 수축 방지홈(272)을 포함하여 구성된다.
상기 트레이 본체(100)는 다수의 미세 반도체 회로소자들이 집적된 장방형의 반도체 칩(H)를 다수 수용하기 위한 용기이다.
상기 트레이 본체(100)는 상면에 일 방향으로 길게 함몰형성되는 상면 요입부(111)와, 상기 상면 요입부(111)가 형성되지 않는 부분인 기단부(112)가 교대로 배열형성된다.
상기 상면 요입부(111)는 적어도 하나가 형성되며, 상기 기단부(112)는 상면 요입부(111)가 형성되지 않은 부분으로서, 상면 요입부(111)를 중심으로 양측에 구획된다.
상기 상면 요입부(111)의 바닥면 또는 측벽면 중 적어도 어느 하나에는 통기홀(a)이 형성된다.
상기 통기홀(a)을 통해 반도체 칩(H)의 탑재과정에서의 공기의 와류 발생을 억제하고 반도체 칩(H)의 탑재를 위해 반도체 칩(H)이 포켓홈(110)에서 돌출된 안착부(120)에 낙하 시 반도체 칩(H)의 아래쪽의 공기는 반도체 칩(H)에 의해 가압되고, 가압된 공기는 자연스럽게 통기홀(a)을 통해 외부로 배출되므로 공기 완류의 생성이 억제될 수 있다.
또한, 상기 상면 요입부(111)를 중심으로 양측 기단부(12)에는 반도체 칩(H)이 상면 요입부(111)를 가로질러 위치하면서 수용되도록 함몰된 포켓홈(110)이 형성된다. 상기 포켓홈(110)은 요입부의 길이방향을 따라 다수 개가 배열된다.
또한, 상기 포켓홈(110)의 깊이는 상기 상면 요입부(111)의 깊이보다 작게 즉, 상기 상면 요입부(111)의 깊이가 상기 포켓홈(110)의 깊이보다 깊게 형성된다.
상기 포켓홈(110)의 바닥면에는 상향으로 돌출형성된 안착부(120)가 형성된다. 이때, 상기 안착부(120)는 포켓홈(110)의 길이방향 양측 단부에 형성되는 제1안착부(121)와, 제1안착부(121)와 이격되도록 형성되는 제2안착부(122)를 포함한다.
즉, 상면 요입부(111)를 중심으로 양측 기단에 형성되는 포켓홈(110) 각각에 제1안착부(121)와 제2안착부(122)가 형성되어, 안정적으로 반도체 칩이 안착될 수 있다.
이때, 상기 안착부(120)의 높이는 포켓홈(110)의 깊이보다 작게 형성되는 것이 바람직하다.
상기 이탈방지부(150)는 제1이탈방지부(151), 제2이탈방지부(152)와 제3이탈 방지부(153)를 포함하여, 상면으로부터 돌출 형성되며 포켓홈(110)의 가장자리와 인접하여 배치된다. 상기 제1이탈방지부(151)는 상기 포켓홈(110)의 장축 방향 (X축) 양측에 위치하도록 배치되고, 상기 제2이탈방지부(152)와 제3이탈방지부(153)는 포켓홈(110)의 단축 방향 (Y축) 양측에 각각 위치하도록 배치된다.
또한, 상기 제1이탈방지부(151)는 포켓홈(110)의 길이 방향(장축 방향, X축)을 따라 적어도 2개가 이격배치될 수 있다.
상기 제2이탈방지부(152)와 제3이탈방지부(153)는 포켓홈의 길이 방향의 직각 방향(단축 방향, Y축)을 따라 적어도 2개가 이격배치될수 있다.
또한, 구조의 최적화를 위해, 포켓홈(110)의 길이 방향의 직각 방향 (단축 방향, Y축)을 따라 위치하는 두 포켓홈(110)의 사이에서는 제2이탈방지부(152)와 제3이탈방지부(153)이 형성된 것이 도시되어 있다.
상기 상면 지지부 (130)는 상면 요입부 (111)에 형성될수 있고, 상면 지지부(130)은 포켓홈의 길이 방향(X축)을 따라 상면 제1지지부(미도시)와 포켓홈의 길이 방향의 직각 방향(Y축)을 따라 상면 제2지지부(132)를 포함하여 구성된다. 본 실시예에서는 상면 요입부(111)에 상면 제2지지부(132)가 형성된 것이 도시되어 있다.
상기 저면 지지부 (240)는 저면 요입부 (211)에 형성될수 있고, 저면 제1지지부(241), 저면 제2지지부(242)를 포함하여 구성된다. 상기 저면 제2지지부(242)는 포켓홈의 길이 방향(X축)을 따라 저면 요입부(211)에 형성되고, 상기 저면 제1지지부(241)은 포켓홈의 길이 방향의 직각 방향(Y축)을 따라 저면 요입부(211)에 형성되고 저면 제2지지부(242)와 교차하여 결합되도록 형성된다.
상면 지지부(140)와 저면 지지부(240) 각각은 상면 제1지지부(미도시), 상면 제2지지부(132), 저면 제1지지부(241), 저면 제2지지부(242)를 선택적으로 포함하여 구성되도록 할수 있다.
본 실시예에서는 상면 지지부는 상면 제 2지지부(132)만 구성되고, 저면 지지부(240)는 저면 제1지지부(241)와 저면 제2지지부(242)가 형성된 것이 도시되어 있다.
상기 지지부를 통해 트레이 본체(1)의 강성이 확보되어 워페이지 발생을 방지할 수 있다.
상기 진공 흡착면(271)은 도 6에 도시된 바와 같이, 반도체 칩 트레이(100)의 저면의 네 모서리 영역에 형성되고, 반도체 칩트레이(100) 저면 중앙부 영역에 형성될수 있고, 진공 흡착면(271)은 선택적으로 모서리 영역 및 중앙부 영역에 구성될 수 있다. 상기 진공 흡착면(271)은 사출성형에서 발생하는 수축 현상을 개선하기 위한 수축 방지홈(272)을 포함하여 형성된다.
상기 수축 방지홈(272)은 진공 흡착면(271)에서 트레이 내부로 함몰되도록 형성되고, 소정의 배열을 가지고 형성된다. 이때 수축 방지홈(272)의 함몰되는 깊이는 도 7에 도시된 바와 같이 진공 흡착면(271)에서 상면의 기단부(112)까지 혹은 진공 흡착면(271)에서 상면 요입부(111)까지의 거리가 서로 상이함으로 진공 흡착면(271)에 배열된 수축 방지홈(272)의 깊이는 서로 다르게 구성할 수 있다.
도 8은 반도체 칩 트레이(110A)에 칩(H)가 안착된 상태이고, 도9 및 도 10은 본 발명의 제 1실시예에 따른 반도체 칩 트레이(110A)에 다른 반도체 칩 트레이(110B)를 적층했을 경우 단면도이다. 도9는 도8에 도시된 바와 같이 반도체 칩(H)이 안착되지 않는 기단부(112)를 따라 절단된 J-J' 단면도 이며, 도10은 도8에 도시된 바와 같이 반도체 칩(H)이 포켓홈(110)의 안착부(120) 안착된 방향을 따라 절단된 K-K' 단면도이다.
도 8 내지 10을 참조하면, 하측에 위치하는 하측 트레이(100A)의 포켓홈에 반도체 칩이 수용되면, 제1안착부(121A)와 제2안착부(122A)에 반도체 칩은 안착된다.
즉, 제1안착부(121A)와 제2안착부(122A)에에 의해 반도체 칩의 저면부가 포켓홈의 바닥면에 완전히 밀착하여 달라붙는 것이 방지될 수 있다.
또한, 하측 트레이(100A)의 제1이탈방지부(151A)를 통해서 반도체 칩의 포켓홈 길이 방향(장축 방향, X축)으로의 이탈이 방지될 수 있고, 제2이탈방지부(152B), 제3이탈방지부(153B)를 통해서 반도체 칩의 포켓홈 길이 방향의 직각 방향(단축 방향, Y축)으로의 이탈이 방지될 수 있다.
상기와 같이 반도체 칩이 안착된 상태로 상부 또는 하부에 트레이를 복수 개 적층시켜 사용할 수 있다.
본 발명의 권리범위는 상술한 실시예에 한정되는 것이 아니라 첨부된 특허청구범위 내에서 다양한 형태의 실시예로 구현될 수 있다. 특허청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 누구든지 변형 가능한 다양한 범위까지 본 발명의 청구범위 기재의 범위 내에 있는 것으로 본다.
도면의 주요 부분에 대한 부호의 설명
100 : 반도체 칩 트레이 본체 110 : 포켓홈
111 : 상면 요입부 112 : 기단부
120 : 안착부 121 : 제1안착부
122 : 제2안착부 130 : 상면 지지부
150 : 이탈방지부 151 : 제 1이탈방지부
152 : 제 2이탈방지부 153 : 제 3이탈방지부
211 : 저면 요입부 240 : 저면 지지부
241 : 저면 제1지지부 242 : 저면 제2지지부
271 : 흡착면 272 : 수축 방지홈

Claims (12)

  1. 다수 개의 반도체 칩을 수용하여 다층으로 적층 가능하도록 마련되는 반도체 칩 트레이에 있어서,
    상면에 상기 반도체칩이 수용되도록 함몰형성된 포켓홈과 저면에 공정중 이송을 위한 진공흡착면이 형성된 트레이 본체;
    상기 저면 중 진공 흡착면의 수축 현상을 개선하기 하기 위한 수축 방지홈을 포함하는 진공흡착면;을 포함하고,
    상기 트레이 본체의 상면에는 일 방향으로 길게 함몰 형성되는 적어도 하나의 상면 요입부와 상기 상면 요입부가 형성되지 않는 부분인 기단부가 배열되며, 상기 포켓홈은 상기 상면 요입부를 중심으로 양측 기단부에 형성되되, 상기 반도체 칩이 상기 상면 요입부를 가로질러 위치하면서 수용되도록 함몰 형성되며, 상기 상면 요입부는 상기 포켓홈의 깊이보다 깊게 형성되는 반도체 칩 트레이.
  2. 삭제
  3. 제1항에 있어서,
    상기 트레이 본체의 저면에는 함몰되는 저면 요입부가 형성되고,
    상기 상면 요입부와 상기 저면 요입부 중 적어도 어느 하나에 설치되며, 양단이 내측벽과 결합되는 지지부를 더 포함하며,
    상기 지지부는 상기 상면 요입부 또는 상기 저면 요입부의 길이방향을 따라 형성되어 양단이 내측벽에 결합되는 반도체 칩 트레이.
  4. 제3항에 있어서,
    상기 지지부는 상기 상면 요입부 또는 상기 저면 요입부에 상호 교차결합되는 제1지지부와 제2지지부를 포함하는 반도체 칩 트레이.
  5. 제1항에 있어서,
    상기 포켓홈의 가장자리에 돌출 형성되어 상기 포켓홈으로부터 상기 반도체 칩의 이탈을 방지하는 이탈 방지부를 더 포함하며, 상기 이탈방지부는 상기 포켓홈의 길이 방향 (장축 방향, X축) 양측에 각각 형성되는 제1이탈방지부와 상기 포켓홈의 길이 방향 직각 방향 (단축 방향, Y축) 양측에 각각 형성되는 제2이탈방지부, 제3이탈방지부를 포함하는 반도체 칩 트레이.
  6. 제5항에 있어서,
    상기 제1이탈방지부는 상기 포켓홈의 길이방향(장축 방향, X축)을 따라 적어도 2개가 이격형성되는 반도체 칩 트레이.
  7. 제5항에 있어서,
    상기 제2이탈방지부는 상기 포켓홈의 길이 방향의 직각 방향(단축 방향, Y축)을 따라 적어도 2개가 이격 형성되는 반도체 칩 트레이.
  8. 제1항에 있어서,
    상기 포켓홈의 바닥면에는 상향으로 돌출된 안착부가 형성되는 반도체 칩 트레이.
  9. 제8항에 있어서,
    상기 안착부는 상기 포켓홈의 길이 방향 양측 단부에 형성되는 제1안착부와, 상기 제1안착부와 이격되도록 형성되는 제2안착부를 포함하는 반도체 칩 트레이.
  10. 제1항에 있어서,
    상기 상면 요입부의 바닥면 및 측벽면 중 어느 하나에는 적어도 하나의 통기홀이 형성되는 반도체 칩 트레이.
  11. 제1항에 있어서,
    상기 저면 중 진공 흡착면의 수축 현상을 개선하기 위한 수축 방지홈을 포함하는 진공흡착면이 적어도 하나 이상 형성되는 반도체 칩 트레이.
  12. 제1항에 있어서,
    상기 수축방지홈은 다수개로 마련되며, 서로 다른 깊이를 가지는 것을 특징으로 하는 반도체 칩 트레이.
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