KR20040019064A - 반도체용 트레이 - Google Patents

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KR20040019064A
KR20040019064A KR10-2004-7000567A KR20047000567A KR20040019064A KR 20040019064 A KR20040019064 A KR 20040019064A KR 20047000567 A KR20047000567 A KR 20047000567A KR 20040019064 A KR20040019064 A KR 20040019064A
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KR
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tray
rail
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chip
reduced thickness
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KR10-2004-7000567A
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듀반-휴조이
니그제임스
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엔테그리스, 아이엔씨.
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Abstract

본 발명은 트레이부(12)와, 레일부(14)와, 중간부(30)를 구비한 반도체용 트레이(10)에 관한 것이다. 트레이부는 그 안에 형성된 복수개의 칩 리세스(20)를 지닌다. 레일부는 트레이부 주위로 실질적으로 연장한다. 중간부는 트레이부와 레일부를 상호 연결하고 레일부에 대해 115°이상의 각도로 지향되어 있다.

Description

반도체용 트레이 {TRAY FOR SEMICONDUCTORS}
반도체 제조 중에, 많은 개수의 집적 회로가 보통 단일 기판 상에서 제조된다. 그 다음, 기판은 개별 집적 회로 칩을 형성하도록 분리된다. 집적 회로 칩은 적절히 다뤄지지 않으면 쉽게 손상된다.
반도체 공정 중에 집적 회로 칩을 보호하기 위해 패키지 시스템이 개발되었다. 이러한 패키지 시스템은 칩에 대한 물리적 손상을 최소화하기 위해 칩에 쿠션작용을 하고 어떠한 방식으로도 칩과 반응하지 않는 비금속 재료로 통상 제조된다.
본 출원의 출원인에게 양도되고 왈스테드(Wallestad)에게 허여된 미국 특허 제3,494,459호에는 이러한 패키지 시스템이 기술되어 있다. 왈스테드 패키지 시스템의 특허는 복수개의 칩 트레이를 포함한다. 각각의 칩 트레이는 그 내부에 형성된 복수개의 리세스를 갖는데, 그 각각은 집적 회로 칩 중 하나를 수납하도록 구성된다. 칩 트레이는 비교적 밀집된 구성으로 집적 회로 칩의 운반을 용이하게 하도록 적층 가능하다.
칩 트레이는 트레이부와 레일부를 포함한다. 트레이부는 칩 리세스가 위치되는 곳이다. 레일부는 트레이부 주위로 연장한다. 레일부는 트레이부 아래에 위치되어, 칩 트레이의 하부 표면에 리세스를 한정한다. 칩 트레이를 상호 상부에 위치시켜서 칩 트레이의 적층을 용이하게 하도록 리세스는 하부 칩으로부터 트레이부를 수납하도록 구성된다.
네모토(Nemoto)에게 허여된 미국 특허 제5,481,438호는 자신으로부터 연장하는 몇 개의 리드를 갖는 반도체에 특히 적당한 반도체용 트레이를 개시한다. 네모토의 장치는 반도체가 저장되는 영역 주위로 상향 연장하는 프레임을 포함한다. 네모토의 장치는 또한 트레이 주위로 연장하는 레일을 포함한다. 이 레일은 기부에 직접 연결된다.
본 출원은 2001년 7월 15일 출원된 미국 가특허 출원 제60/305,785호의 출원일을 우선권 주장한다. 상기 출원은 본 명세서에서 참고로 합체되었다.
본 발명은 통상 반도체 제조 중에 사용되는 트레이에 관한 것이다. 보다 구체적으로는, 반도체 제조 중에 반도체 운반에 사용되는 트레이에 관한 것이다.
도1은 본 발명에 따른 칩 트레이의 사시도이다.
도2는 칩 트레이의 평면도이다.
도3은 칩 트레이의 저면도이다.
도4는 칩 트레이의 측면도이다.
도5는 도2의 선A-A를 따라 취한 칩 트레이의 단면도이다.
도6은 트레이부 및 레일부와 중간부와의 상호 연결을 설명하는 칩 트레이의 확대 단면도이다.
도7은 레일부 상의 상이한 높이 영역의 측면도이다.
도8은 레일부 상의 상이한 높이 영역의 평면도이다.
도9는 칩 트레이의 대체 실시예의 사시도이다.
도10은 칩 트레이 커버의 사시도이다.
도11은 칩 트레이 커버의 평면도이다.
도12는 칩 트레이 커버의 저면도이다.
도13은 칩 트레이 커버의 측면도이다.
도14는 도11의 선A-A를 따라 취한 칩 트레이 커버의 단면도이다.
도15는 중심부 및 레일부와 중간부와의 상호 연결을 설명하는 칩 트레이의 확대 단면도이다.
도16은 스프링 박스의 사시도이다.
도17은 도16의 스프링 박스의 평면도이다.
도18은 도16의 스프링 박스의 측면도이다.
도19는 도18의 선B-B를 따라 취한 스프링 박스의 단면도이다.
도20은 도17의 선A-A를 따라 취한 스프링 박스의 단면도이다.
도21은 스프링 박스의 대체 실시예의 사시도이다.
도22는 도21의 스프링 박스의 평면도이다.
도23은 도21의 스프링 박스의 측면도이다.
도24는 도23의 선B-B를 따라 취한 스프링 박스의 단면도이다.
도25는 도22의 선A-A를 따라 취한 스프링 박스의 단면도이다.
도26은 저장 용기의 사시도이다.
도27은 저장 용기의 평면도이다.
도28은 도27의 선A-A를 따라 취한 저장 용기의 단면도이다.
도29는 도27의 선B-B를 따라 취한 저장 용기의 단면도이다.
도30은 저장 용기의 코너부의 확대도이다.
본 발명의 실시예는 반도체용 칩 트레이에 관한 것이다. 칩 트레이는 트레이부와 그 트레이부 주위로 연장하는 레일부를 갖는다. 트레이부와 레일부는 레일부에 대해 둔각으로 지향된 중간부와 상호 연결된다.
본 발명의 또 다른 실시예는 적층 방향으로 복수개의 칩 트레이를 갖는 칩 트레이 조립체에 관한 것이다. 본 발명의 또 다른 실시예는 반도체용 트레이 형성 방법에 관한 것이다. 본 발명의 또 다른 실시예는 칩 트레이와 함께 사용되기 위한 저장 용기와 스프링 박스에 관한 것이다.
본 발명의 일 실시예는 도1 내지 도9에서 도면 부호 10으로 보다 상세히 도시된 바와 같이, 반도체용 칩 트레이에 관한 것이다. 칩 트레이(10)는 트레이부(12)와 레일부(14)를 통상 포함한다.
트레이부(12)는 그 안에 형성된 복수개의 칩 리세스(20)를 포함한다. 각각의 칩 리세스(20)는 (도시되지 않은) 집적 회로 칩을 수납하도록 구성된다. 칩 리세스(20)는 양호하게는 집적 회로 칩의 길이, 폭 및 깊이에 사실상 대응하는 길이, 폭 및 깊이를 갖도록 선택되어 집적 회로 칩이 칩 리세스(20)와 이동하는 것을 최소화한다.
칩 리세스(20)는 양호하게는 복수개의 행 및 열로 지향되어 칩 리세스(20)로부터 집적 회로 칩을 자동화 설비로 제거하는 것을 용이하게 한다. 각각의 행 및 열 내의 칩 리세스(20)의 개수는 트레이부(12)의 크기 및 집적 회로 칩의 크기를 기초로 선택된다.
트레이부(12)는 도5에서 가장 잘 도시된 바와 같이 트레이 리세스(22)가 칩 트레이(10)의 하부 표면 상에 형성되도록 레일부(14) 위에 위치된다. 하부 트레이로부터 트레이부(12)가 상부 칩 트레이(10) 상의 트레이 리세스(22)에 안착할 때 트레이 리세스(22)는 칩 트레이(10)의 적층을 용이하게 한다. 적층 방향에 있을 때, 상부 칩 트레이(10)의 하부 표면은 집적 회로 칩을 칩 리세스(20) 내에 보유하도록 하부 칩의 상부 표면에 인접하여 위치된다.
트레이부(12)와 레일부(14) 사이에서 중간부(30)가 연장한다. 중간부(30)는 레일부에 대해 둔각(α)으로 지향되어 있다. 상기 각도(α)는 양호하게는 115°이상이다. 보다 양호하게는, 상기 각도(α)는 115°와 150°사이이다. 가장 양호하게는, 상기 각도(α)는 약 120°이다.
각을 이루어 지향된 중간부(30)를 사용하는 것은 트레이부(12)의 주연부 상에서 아래로 당기는 레일부(14)에 의해 냉각 중의 수축에 의해 유발된 칩 트레이(10)의 변형을 감소시킨다. 칩 트레이(10)의 상부 표면의 공차는 통상 10.16㎝(4인치) 칩 트레이(10)에 대해 0.02㎝(0.008인치) 이내이다. 본 발명의 구조를 사용하는 것은 공차를 0.01㎝(0.004인치) 이내로 줄이는데, 이것은 자동화 공정 설비로 칩 트레이(10)를 사용할 때 바람직하다. 종래에는, 5.08㎝(2인치) 칩 트레이에 있어서 0.01㎝(0.004인치)보다 작은 공차를 얻는 것만이 가능했었다. 이러한 구성은 중간부가 트레이부와 레일부 모두와 사실상 수직인 종래의 칩 트레이와 대조된다.
칩 트레이(10)의 각 측부를 따르는 레일부(14)는 도1, 도2, 도4, 도7 및 도8에서 도시된 바와 같이, 양호하게는 레일부(14)의 다른 영역의 높이와 상이한 높이를 갖는 적어도 하나의 영역(60)을 포함한다. 상이한 높이 영역(60)을 갖는 레일을 형성하는 것은 칩 트레이(10)의 질을 향상시키는 것이 발견되었다.
상이한 높이 영역(60)이 레일부(14)의 다른 부분보다 낮거나 높은 것은 가능하지만, 상이한 높이 영역(60)은 양호하게는 리세스이다.
상이한 높이 영역(60)은 양호하게는 레일부(14)의 다른 부분의 약 80% 보다 작다. 보다 양호하게는, 상이한 높이 영역은 레일부(14)의 다른 부분의 약 50% 내지 80% 사이이다. 가장 양호하게는, 상이한 높이 영역은 레일부(14)의 다른 부분의 약 66% 이다.
상이한 높이 영역(60)은 양호하게는 레일부(14)의 25% 이상을 포함한다. 보다 양호하게는, 상이한 높이 영역(60)은 레일부(14)의 25% 내지 50% 사이를 포함한다. 가장 양호하게는, 상이한 높이 영역(60)은 레일부(14)의 약 33% 를 포함한다.
상이한 높이 영역(60)은 각각 양호하게는 2.54㎝(1인치)보다 작은 길이를 갖는다. 보다 양호하게는, 상이한 높이 영역(60)은 각각 1.27㎝ 및 2.03㎝(0.50 및 0.80인치) 사이의 길이를 갖는다. 상이한 높이 영역(60)은 레일부(14)를 따라 양호하게는 균등하게 이격된다.
성형 공정 중에, 상이한 높이 영역(60)은 칩 트레이(10) 제조에 사용된 용융 재료의 경로를 더욱 난류(turbulent)가 되도록 한다. 이러한 난류는 칩 트레이 주형의 모든 부분을 용융 재료로 충전하는 능력을 향상시킴으로써, 보다 작은 결점과 편평한 표면을 갖는 양질의 칩 트레이(10)를 생산한다. 이러한 공정은 용융 재료가 레일부(14)를 따라 막 이동하는 장소인, 통상 레이스 트래킹(race tracking)이라 불리는 것을 감소시킨다.
전술한 바와 같이, 보다 편평한 표면을 갖는 칩 트레이의 제공은 집적 회로 칩을 칩 트레이(10)에 장전하고 해제하기 위한 자동화 장치를 사용하는 능력을 향상시킨다. 상이한 높이 영역(60)은 도8에 가장 잘 도시된 바와 같이 회사명, 제품명 또는 부품 번호와 같은 표시(62)를 포함할 능력을 향상시킨다.
각을 이룬 중간부(30)로 인해, 칩 트레이(10)는 종래의 칩 트레이(10)보다 약간 더 큰 크기를 갖는다. 예컨대, 본 발명의 칩 트레이(10) 상의 리세스(22)는 약 9.30㎝(3.66인치)의 길이 및 폭을 갖는 종래의 칩 트레이 상의 리세스에 비해 9.42㎝(3.71인치)의 길이 및 폭을 갖는다.
칩 트레이(10)가 기존의 지그와 함께 사용되도록 하기 위해, 도5에 가장 잘 도시된 바와 같이, 칩 트레이(10)는 칩부(12)의 하부 표면으로부터 연장하는 너브 또는 리브(66)를 포함한다. 칩 트레이(10)가 적층될 때 리세스(68)가 너브 또는 리브(66)를 수납할 수 있도록, 칩부(12)의 상부 표면은 너브 또는 리브(66)와 사실상 동일한 형상으로 형성된 리세스(68)를 그 내부에 포함한다.
칩 트레이의 또 다른 실시예는 도9에서 도면 부호 90으로 도시되어 있다. 칩 트레이의 이러한 실시예는 보다 많은 개수의 칩 리세스(92)를 포함한다는 점을 제외하곤, 도1 내지 도8에서 도시된 칩 트레이(10)와 유사한 구조를 갖는다.
본 발명의 또 다른 실시예는 도1 내지 도8에서 도시된 바와 같은 복수개의 칩 트레이와 도10 내지 도15에서 도면 부호 80으로 도시된 바와 같은 커버를 포함하는 칩 트레이 조립체에 관한 것이다. 도1 내지 도8에 도시된 칩 트레이(10)와 유사하게, 커버(80)는 중심부(82)와 중심부(82) 주위로 연장하는 레일부(84)를 포함한다. 레일부(84)는 레일부(84)에 대해 둔각(β)으로 지향된 중간부(86)로써 중심부(82)에 상호 연결되어 있다. 커버(80)에 사용된 각도(β)는 칩 트레이(10)에 사용된 각도(α)와 대략 동일하다. 이러한 구조는 커버(80)가 칩 트레이 조립체 내의 칩 트레이(10)에 대해 안착되도록 한다. 도1 내지 도8에 도시된 바와 같은 실시예와 유사하게, 커버(80)는 각각의 레일부(84)를 따라 적어도 하나의 상이한 높이 영역(88)을 갖는다.
본 발명은 또한 집적 회로 칩을 칩 트레이 상의 원하는 위치에 유지하도록, 인접 위치된 커버와 함께 칩 트레이를 운반하기 위한 스프링 박스에 관한 것이다. 스프링 박스의 실시예는 도16 및 도20에서 도면 부호 100으로 도시되어 있다. 스프링 박스(100)는 통상 상부벽(102), 하부벽(104), 한 쌍의 측벽(106) 및 바닥벽(108)을 포함한다. 상부벽(102), 하부벽(104), 한 쌍의 측벽(106) 및 바닥벽(108)은 (도시되지 않은) 칩 트레이 및 커버 조립체를 수납하도록 구성된 복수개의 폐쇄 영역을 한정한다.
부분적으로 폐쇄된 영역(110)의 깊이, 폭 및 높이는 칩 트레이 및 커버 조립체를 스프링 박스(100)에서 사실상 고정 위치에 유지하기 위해 칩 트레이 및 커버 조립체의 길이, 폭 및 높이와 대략 동일하다.
상부벽(102) 및 하부벽(104)은 각각 양호하게는 그곳으로부터 연장하는 2개의 탄성 태브(120)를 포함한다. 도20에 가장 명확히 도시되어 있는 바와 같이, 칩 트레이 및 커버 조립체를 부분 폐쇄 영역 내에 유지하기 위해, 탄성 태브(120)는 부분적으로 부분 폐쇄 영역(110) 안쪽으로 연장함으로써 칩 트레이 및 커버 조립체의 상부 및 하부 표면과 결합한다. 상부벽(102) 상의 탄성 태브(120)는 하부벽(104) 상의 탄성 태브(120)와 양호하게는 대향하여 위치된다.
상부벽(102) 및 하부벽(104)은 각각 양호하게는 그 내부에 형성된 파지 리세스(130)를 포함한다. 파지 리세스(130)는 바닥벽(108)에 대향된 하부벽(104)과 상부벽(102) 안쪽으로 연장하고, 그로 인해 칩 트레이 및 커버 조립체를 부분 폐쇄 영역(110)으로부터 제거하는 것 뿐만 아니라 칩 트레이 및 커버 조립체를 부분 폐쇄 영역(110) 안쪽으로 위치설정하는 것을 용이하게 한다.
본 발명의 또 다른 실시예는 다중 칩 트레이를 적층 관계로 구비하는 칩 트레이 및 커버 조립체를 지지하도록 구성된 스프링 박스에 관한 것이다. 이러한 적용예에 적합한 스프링 박스는 도21 내지 도25에서 도면 부호 200으로 도시되어 있다. 스프링 박스(200)의 구조는 양호하게는 도16 내지 도20에서 도시된 스프링 박스(100)의 구조와 사실상 동일한다.
본 발명의 또 다른 실시예는 도26 내지 도30에서 도면 부호 300으로 도시된저장 용기(300)에 관한 것이다. 저장 용기(300)는 (도시되지 않은) 칩 트레이 및 커버 조립체를 각각 수납하도록 구성된 복수개의 저장 영역(302)을 포함한다. 그로 인해, 저장 용기(300)는 많은 개수의 집적 회로 칩의 운반을 용이하게 한다.
저장 용기(300)는 기부(306) 주위로 연장하는 복수개의 측벽(304)을 포함한다. 저장 용기(300)는 또한 저장 용기(300)를 복수개의 저장 영역(302)으로 분할하는 4개의 내벽(310)을 포함한다.
측벽(304) 및 내벽(310)은 각각 벽부의 대략 중심 위치에서 그 안에 형성된 노치(312)를 포함한다. 노치(312)는 칩 트레이 및 커버 조립체를 저장 영역(302) 내에 위치설정하는 것과 칩 트레이 및 커버 조립체를 저장 영역(302)으로부터 제거하는 것을 용이하게 한다.
저장 영역(302)에서 각각의 코너부에 근접하여, 포켓(320)이 그 안에 형성된다. 포켓(320)은 굴곡된 표면을 갖는다. 포켓(320)은 칩 트레이 조립체가 저장 영역(302) 안쪽으로 위치설정되거나 그것으로부터 제거될 때 칩 트레이 조립체가 벽부(304, 310)에 대해 묶일 가능성을 감소시킨다.
상기 참조되어 합체된 출원에서 개시된 특징들뿐만 아니라 본 출원에서 개시된 특징들은 특정 상황에 맞도록 조합되고 혼합될 수 있는 것을 생각된다. 다양한 다른 개조예 및 변경예들이 당업자에게는 명백할 것이다.

Claims (25)

  1. 반도체용 트레이이며,
    내부에 형성된 복수개의 칩 리세스를 갖는 트레이부와,
    트레이부 주위로 실질적으로 연장하는 레일부와,
    트레이부와 레일부를 상호 연결하는 중간부를 포함하고,
    중간부는 레일부에 대해 115°이상의 각도로 지향되어 있는 트레이.
  2. 제1항에 있어서, 중간부는 레일부에 대해 115°및 150°사이의 각도로 지향되어 있는 트레이.
  3. 제1항에 있어서, 레일부는 복수개의 감소된 두께 영역을 구비하고, 상기 감소된 두께 영역은 레일부 두께의 80%보다 작은 두께를 갖는 트레이.
  4. 제2항에 있어서, 감소된 두께 영역은 레일부 길이의 약 33% 이상을 포함하는 트레이.
  5. 제1항에 있어서, 트레이는 약 8.9㎝(3.5인치)보다 큰 길이와 폭을 갖는 트레이.
  6. 제4항에 있어서, 트레이부의 상부 표면은 0.01㎝(0.004인치)보다 작은 높이 편차를 갖는 트레이.
  7. 제1항에 있어서, 트레이부의 하부 표면으로부터 연장하는 적어도 하나의 너브를 더 포함하고, 적어도 하나의 너브는 트레이가 다른 크기의 트레이와 함께 사용되도록 설계된 지그와 함께 사용되도록 하는 트레이.
  8. 제1항에 있어서, 트레이부의 상부 표면은 중간부의 상부 표면보다 높고, 중간부의 상부 표면은 레일부의 상부 표면보다 높은 트레이.
  9. 제1 트레이부와, 제1 레일부와, 제1 중간부를 포함하는 제1 칩 트레이와,
    제2 트레이부와, 제2 레일부와, 제2 중간부를 포함하는 제2 칩 트레이를 포함하는 반도체 저장용 시스템이며,
    제1 레일부는 사실상 제1 트레이부 주위로 연장하고, 제1 중간부는 제1 트레이부와 제1 레일부를 상호 연결하고, 제1 중간부는 레일부에 대해 115°이상의 각도로 지향되어 있고, 제1 트레이부의 하부 표면과 제1 중간부와 제1 레일부는 리세스를 형성하고,
    제2 레일부는 사실상 제2 트레이부 주위로 연장하고, 제2 중간부는 제2 트레이부와 제2 레일부를 상호 연결하고, 제2 중간부는 레일부에 대해 115°이상의 각도로 지향되어 있고, 제2 트레이부는 반도체를 제2 트레이부 상의 원하는 위치에유지하기 위해 리세스 내에 안착하여 제2 트레이부의 상부 표면이 제1 트레이부의 하부 표면에 인접하는 시스템.
  10. 제9항에 있어서, 제1 및 제2 레일부는 각각 복수개의 감소된 두께 영역을 구비하고, 상기 감소된 두께 영역은 제1 및 제2 레일부 두께의 80%보다 작은 두께를 갖는 시스템.
  11. 제9항에 있어서, 제1 및 제2 트레이는 각각 약 8.9㎝(3.5인치)보다 큰 길이와 폭을 갖는 시스템.
  12. 제11항에 있어서, 제1 및 제2 트레이부 각각의 상부 표면은 0.01㎝(0.004인치)보다 작은 높이 편차를 갖는 시스템.
  13. 제9항에 있어서, 제1 및 제2 칩 트레이를 수납하도록 구성되고 제1 및 제2 칩 트레이를 그 안의 사실상 동일 위치에 유지하는 리세스를 내부에 형성하여 구비한 스프링 박스를 더 포함하는 시스템.
  14. 반도체 칩용 트레이 형성 방법이며,
    트레이부와, 레일부와, 중간부를 일체로 성형하는 단계를 포함하고,
    레일부는 트레이부 주위로 실질적으로 연장하고, 중간부는 레일부에 대해 적어도 115°의 각도로 지향되어 있는 방법.
  15. 제14항에 있어서, 중간부는 레일부에 대해 115°및 150°사이의 각도로 지향되어 있는 방법.
  16. 제14항에 있어서, 레일부 상에 복수개의 감소된 두께 영역을 형성하는 단계를 더 포함하고, 상기 감소된 두께 영역은 레일부 두께의 80%보다 작은 두께를 갖는 방법.
  17. 제16항에 있어서, 감소된 두께 영역은 레일부 길이의 약 33% 이상을 포함하는 방법.
  18. 제14항에 있어서, 트레이는 약 8.9㎝(3.5인치)보다 큰 길이와 폭을 가지고, 트레이부의 상부 표면은 0.01㎝(0.004인치)보다 작은 높이 편차를 갖는 방법.
  19. 반도체 칩용 트레이를 마련하는 방법이며,
    트레이부와, 레일부와, 중간부를 일체로 성형하는 단계와,
    적어도 하나의 감소된 두께 영역을 레일부의 각각의 측부를 따라 형성함으로써, 성형 공정의 균일화를 향상하는 단계를 포함하고,
    트레이부는 복수개의 측부와 함께 사실상 사각 구조를 가지고, 레일부는 트레이부 주위로 실질적으로 연장하고, 중간부는 레일부에 대해 적어도 115°의 각도로 지향되어 있고,
    감소된 두께 영역은 레일부 두께의 80%보다 작은 두께를 갖는 방법.
  20. 제19항에 있어서, 중간부는 레일부에 대해 115°및 150°사이의 각도로 지향되어 있는 방법.
  21. 제19항에 있어서, 레일부 상에 복수개의 감소된 두께 영역을 형성하는 단계를 더 포함하고, 상기 감소된 두께 영역은 레일부 두께의 80%보다 작은 두께를 갖는 방법.
  22. 제21항에 있어서, 감소된 두께 영역은 레일부 길이의 약 33% 이상을 포함하는 방법.
  23. 제19항에 있어서, 트레이는 약 8.9㎝(3.5인치)보다 큰 길이와 폭을 가지고, 트레이부의 상부 표면은 0.01㎝(0.004인치)보다 작은 높이 편차를 갖는 방법.
  24. 제19항에 있어서, 트레이부의 하부 표면으로부터 연장하는 적어도 하나의 너브를 형성하는 단계를 더 포함하고, 적어도 하나의 너브는 트레이가 다른 크기의 트레이와 함께 사용되도록 설계된 지그와 함께 사용되도록 하는 방법.
  25. 적어도 8.9㎝(3.5인치)의 길이와 폭을 갖는 반도체 칩용 트레이를 마련하는 방법이며,
    트레이부와, 레일부와, 중간부를 일체로 성형하는 단계를 포함하고,
    레일부는 트레이부 주위로 실질적으로 연장하고, 중간부는 레일부에 대해 적어도 115°의 각도로 지향되고, 트레이부의 상부 표면은 0.01㎝(0.004인치)보다 작은 높이 편차를 갖는 방법.
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