JP2010531548A - 半導体キャパシタの製造方法 - Google Patents

半導体キャパシタの製造方法 Download PDF

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Abstract

【課題】
【解決手段】本発明は、半導体キャパシタ（ｃａｐａｃｉｔｏｒ）の製造方法に関し、より詳しくは、半導体キャパシタの製造方法であって、下部電極の製造時に無電解めっきを実行して下部電極を形成する半導体キャパシタの製造方法に関する。
【選択図】図２

Description

本発明は、半導体キャパシタ（ｃａｐａｃｉｔｏｒ）の製造方法に関し、より詳しくは、半導体キャパシタの製造方法であって、下部電極の製造時に無電解めっきを実行して下部電極を形成する半導体キャパシタの製造方法に関する。
本出願は、２００７年６月２５日に韓国特許庁に提出された韓国特許出願第１０−２００７−００６２２８６号の出願日の利益を主張し、その内容のすべては本明細書に含まれる。
従来の一般的な半導体キャパシタの製造方法を、図１を参照しながら説明すれば次のとおりである。
活性領域２０が形成された半導体基板１０上に層間絶縁膜３０を形成した後、層間絶縁膜３０を貫通して半導体基板１０の活性領域２０と連結するコンタクトホールを形成する。続いて、コンタクトホールを導電性物質で埋めてコンタクトプラグ４０を形成する。続いて、下部電極用導電膜５０を形成してパターニングした後、誘電体薄膜６０、上部電極用導電膜７０を順に形成し、パターニングしてキャパシタ５０、６０、７０を形成する。この後、キャパシタ絶縁膜８０を形成するようになる。
半導体キャパシタの静電容量（Ｃ）は、下記の数式１で定義される。
［数式１］
Ｃ＝ε・Ａｓ／ｄ
前記数式１において、εは誘電率、Ａｓは電極の有効表面積、ｄは電極間距離を示す。
半導体素子の集積度が１ギガ（ｇｉｇａ）級以上に増加することにより、キャパシタの高静電容量が求められている。したがって、キャパシタの静電容量を増やすために、下部電極の面積を増加させる方法を用いている。
半導体キャパシタの製造方法において、下部電極として従来にはポリシリコンを用いていたが、絶縁体による下部電極の劣化を防ぐためにＴｉＮ薄膜に変化している。しかしながら、上述したＴｉＮ薄膜は、下部電極の面積比を高めるために高い縦横比（ＡＲ；ａｓｐｅｃｔ ｒａｔｉｏ）を有するようになる。近来の高集積化デバイスでは、半導体キャパシタの容量がセルあたり３０ｆＦまで必要であり、上述した縦横比は２０まで求められている。したがって、ＴｉＮ薄膜の高い縦横比により、半導体キャパシタの製造時に絶縁膜エッチング後に下部電極が傾くという問題点を有している。
さらに、従来にポリシリコンが下部電極として用いられるときには、面積を増加させるために半球をシードとして熱処理して面積を増やす方法で生産されたりもした。
これにより、本発明は、半導体キャパシタの製造方法であって、下部電極の製造時に下部電極の面積を増加させて縦横比を低めることにより、工程の収率を向上させることができるキャパシタの製造方法を提供しようとする。
上述した目的を達成するために、本発明は、コンタクトプラグが形成された基板を準備するステップと、下部電極を形成するステップと、誘電体膜および上部電極を形成するステップとを含む半導体キャパシタの製造方法であって、前記下部電極を形成するステップは、
１）下部電極用導電膜形成物質を用いて下部電極用導電膜を形成するステップ；
２）前記１）の下部電極用導電膜をパターニングするステップ；および
３）前記２）のパターニングされた下部電極用導電膜に無電解めっきを実行して下部電極を形成するステップ；
を含む半導体キャパシタの製造方法を提供する。
また、本発明は、半導体キャパシタの製造方法で製造された半導体キャパシタを提供する。
本発明に係る半導体キャパシタの製造方法は、下部電極の面積を増加させて下部電極の縦横比を低めることができるため、半導体キャパシタの生産収率を高めることができ、製造原価を減少させることができる。
従来技術に係る半導体装置のキャパシタ製造方法を示す工程断面図である。 従来の半導体キャパシタの下部電極を形成する工程図、および本発明の一実施形態によって半導体キャパシタの下部電極を形成する工程図を概略的に示す図である。 本発明の一実施形態によって下部電極用導電膜にパラジウム（Ｐｄ）粒子を形成する方法を概略的に示す図である。 従来のＴｉＮ薄膜と本発明の一実施形態によってパラジウム（Ｐｄ）活性化方法を適用したＴｉＮ薄膜を観察した図である。
以下、本発明について詳しく説明する。
本発明に係る半導体キャパシタの製造方法は、下部電極の製造時に、１）下部電極用導電膜形成物質を用いて下部電極用導電膜を形成するステップ、２）前記１）の下部電極用導電膜をパターニングするステップ、および３）前記２）のパターニングされた下部電極用導電膜に無電解めっきを実行して下部電極を形成するステップを含む。
一般的に、無電解めっきは、溶液内で還元剤が酸化しながら発生した電子を用いてめっき液内の金属イオンを触媒上で還元させて金属薄膜を得る方法をいう。
特に、本発明に係る半導体キャパシタの製造方法において、前記３）ステップの無電解めっきは、パラジウム（Ｐｄ）、ルテニウム（Ｒｕ）、白金（Ｐｔ）、または金（Ａｕ）を含む溶液を用い、下部電極用導電膜表面に対するパラジウム活性化方法、ルテニウム活性化方法、白金活性化方法、または金活性化方法を用いて実行することができる。
以下、パラジウム活性化方法を中心として説明するが、ルテニウム、白金、または金の活性化方法においても同じ方式で適用することができる。
本明細書において、「パラジウム活性化方法」は、パラジウムを含む溶液を用いて下部電極用導電膜表面を活性化させる方法、すなわち、置換反応によって下部電極用導電膜上にパラジウム粒子を形成させる方法を意味する。
本発明に係る半導体キャパシタの製造方法において、前記３）ステップのパラジウムの例としては、塩化パラジウム、フッ化パラジウム、ブロモパラジウム、沃化パラジウム、硝酸パラジウム、硫酸パラジウム、酸化パラジウム、硫化パラジウム、シアン化パラジウム、パラジウムヘキサフルオロアセチルアセトンなどを挙げることができるが、これにのみ限定されるものではない。
また、前記３）ステップのパラジウムを含む溶液において、パラジウムの含量は、０．０１〜０．５ｇ／ｌであることが好ましい。
前記パラジウム活性化方法は、銅無電解めっき時に用いられるものとして知られている。しかしながら、本発明では、パラジウム活性化方法などを用いて半導体キャパシタの下部電極の面積を増加させることを特徴とする。
本発明に係るパラジウム活性化方法を用いた無電解めっきによって半導体キャパシタの下部電極を形成する具体的な一実施形態は、次のとおりである。
まず、無電解めっき工程では、下部電極用導電膜の化学的状態が工程に重要な役割を行うため、下部電極用導電膜上に存在するものと予想される多数の不純物を予め除去することが好ましい。より具体的に、下部電極用導電膜に存在し得るＴｉ酸化物などを除去するために、ＨＦ溶液で洗浄することが好ましい。この後、パラジウム、ＨＦ、およびＨＣｌを含む溶液を用いてパラジウム活性化方法を用いた無電解めっきを実施し、半導体キャパシタの下部電極を形成することができる。
本発明に係る半導体キャパシタの製造方法において、前記１）ステップの下部電極用導電膜の形成物質は、特別な制限を置くものではないが、ＴｉＮ、Ｔａ、ＴａＮ、ＴａＳｉＮ、ＴｉＡｌＮなどを用いることができる。
本発明に係る半導体キャパシタの製造方法において、前記１）ステップの下部電極用導電膜の形成は、化学蒸着法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ；ＣＶＤ）、プラズマ化学蒸着法（Ｐｌａｓｍａ−Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ；ＰＥＣＶＤ）、スパッタリング法（Ｓｐｕｔｔｅｒｉｎｇ）、電子ビーム蒸着法（Ｅ−ｂｅａｍ ｅｖａｐｏｒａｔｉｏｎ）、熱蒸着法（Ｔｈｅｒｍａｌ ｅｖａｐｏｒａｔｉｏｎ）、レーザー分子ビーム蒸着法（Ｌａｓｅｒ Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ；Ｌ−ＭＢＥ）、パルスレーザー蒸着法（Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ；ＰＬＤ）、および原子層蒸着法（Ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ）のうちから選択される方法を用いることができる。下部電極用導電膜の形成方法は、これにのみ限定されるものではなく、当技術分野で周知の下部電極用導電膜の形成方法をすべて適用することができる。
本発明に係る半導体キャパシタの製造方法において、前記２）ステップの下部電極用導電膜をパターニングする方法は、フォトリソグラフィ法、オフセット印刷法、シルクスクリーン印刷法、インクジェット印刷法、およびシャドーマスク（Ｓｈａｄｏｗ Ｍａｓｋ）を用いた方法のうちから選択される方法を用いることができる。
本発明に係る半導体キャパシタの製造方法は、前記無電解めっきを実行して下部電極を形成することの他には、当技術分野で周知の一般的な製造方法を実行することができる。
より具体的に、コンタクトプラグは、ポリシリコン膜などで形成することができ、誘電体膜は、ＮＯ2膜、Ｔａ2Ｏ5膜、ＴｉＯ2膜、ＢＳＴ膜などの高誘電体膜を用いて形成することができ、上部電極は、ルテニウム、白金などの貴金属物質を含む金属物質を用いて形成することができるが、これにのみ限定されるものではない。また、誘電体膜および上部電極は、化学蒸着法、プラズマ化学蒸着法、スパッタリング法、電子ビーム蒸着法、熱蒸着法、レーザー分子ビーム蒸着法、パルスレーザー蒸着法、原子層蒸着法などで形成することができ、フォトリソグラフィ法、オフセット印刷法、シルクスクリーン印刷法、インクジェット印刷法、シャドーマスク（Ｓｈａｄｏｗ Ｍａｓｋ）を用いた方法などでパターニングすることができる。
図２は、従来の半導体キャパシタの下部電極を形成する工程図、および本発明の一実施形態によって半導体キャパシタの下部電極を形成する工程図を概略的に示す図である。本発明は、下部電極の形成時に無電解めっきを実行し、下部電極用導電膜５０上にパラジウム粒子９０を形成することができるため、下部電極の表面積を増加させることができる。また、前記形成されたパラジウム粒子９０は、誘電体蒸着時に初期シードとして作用し、滑らかな表面を有する絶縁膜を形成することができる。
本発明の一実施形態である下部電極用導電膜にパラジウム（Ｐｄ）粒子を形成する方法は、図３に概略的に示した。
また、下部電極用導電膜として、従来のＴｉＮ薄膜と本発明の一実施形態に係るパラジウム（Ｐｄ）活性化方法を適用したＴｉＮ薄膜を観察し、図４に示した。
本発明に係る半導体キャパシタの製造方法は、下部電極の面積を増加させて下部電極の縦横比を低めることができる。具体的には、パラジウム活性化方法などによって下部電極用導電膜上に半球形態のパラジウムなどのナノ粒子が析出され、下部電極は既存よりも２倍以上の表面積を有することができるため、下部電極の縦横比を１／２以上も低める効果をもたらすことができる。したがって、最終的には、半導体キャパシタの生産収率を高めることができ、製造原価を減少させることができる。
また、本発明に係る半導体キャパシタの製造方法は、パラジウム活性化方法などによるパラジウム、ルテニウム、白金、または金のナノ粒子が誘電体に蒸着するときに初期シードとして作用し、滑らかな表面を有する絶縁膜を形成することができ、絶縁膜の緻密度を増加させて漏洩電流を防ぐことができ、初期核生成速度が速くなるため絶縁膜の蒸着速度を増加させることもできる。
また、本発明は、前記半導体キャパシタの製造方法によって製造される半導体キャパシタを提供する。
本発明に係る半導体キャパシタは、下部電極が既存よりも２倍以上の表面積を有することができるため、下部電極の縦横比を１／２以上も低めることができる。
１０ ・・・基板
２０ ・・・活性領域
３０ ・・・層間絶縁膜
４０ ・・・コンタクトプラグ
５０ ・・・下部電極用導電膜
６０ ・・・誘電体薄膜
７０ ・・・上部電極用導電膜
８０ ・・・キャパシタ絶縁膜
９０ ・・・パラジウム粒子

Claims (9)

  1. コンタクトプラグが形成された基板を準備するステップと、下部電極を形成するステップと、誘電体膜および上部電極を形成するステップとを含む半導体キャパシタの製造方法であって、前記下部電極を形成するステップは、
    １）下部電極用導電膜形成物質を用いて下部電極用導電膜を形成するステップ；
    ２）前記１）の下部電極用導電膜をパターニングするステップ；および
    ３）前記２）のパターニングされた下部電極用導電膜に無電解めっきを実行して下部電極を形成するステップ；
    を含む半導体キャパシタの製造方法。
  2. 前記３）ステップの無電解めっきは、パラジウム（Ｐｄ）、ルテニウム（Ｒｕ）、白金（Ｐｔ）、または金（Ａｕ）を含む溶液を用い、下部電極用導電膜表面に対するパラジウム活性化方法、ルテニウム活性化方法、白金活性化方法、または金活性化方法を用いて実行することを特徴とする、請求項１に記載の半導体キャパシタの製造方法。
  3. 前記３）ステップの無電解めっきは、パラジウム、ＨＦ、およびＨＣｌを含む溶液を用いたパラジウム活性化方法で実行することを特徴とする、請求項１に記載の半導体キャパシタの製造方法。
  4. 前記３）ステップのパラジウムは、塩化パラジウム、フッ化パラジウム、ブロモパラジウム、沃化パラジウム、硝酸パラジウム、硫酸パラジウム、酸化パラジウム、硫化パラジウム、シアン化パラジウム、およびパラジウムヘキサフルオロアセチルアセトンからなる群から選択される１種以上を含むことを特徴とする、請求項１に記載の半導体キャパシタの製造方法。
  5. 前記３）ステップのパラジウムを含む溶液内のパラジウムの含量は、０．０１〜０．５ｇ／ｌであることを特徴とする、請求項１に記載の半導体キャパシタの製造方法。
  6. 前記１）ステップの下部電極用導電膜の形成物質は、ＴｉＮ、Ｔａ、ＴａＮ、ＴａＳｉＮ、およびＴｉＡｌＮからなる群から選択される１種以上を含むことを特徴とする、請求項１に記載の半導体キャパシタの製造方法。
  7. 前記１）ステップの下部電極用導電膜の形成は、化学蒸着法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ；ＣＶＤ）、プラズマ化学蒸着法（Ｐｌａｓｍａ−Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ；ＰＥＣＶＤ）、スパッタリング法（Ｓｐｕｔｔｅｒｉｎｇ）、電子ビーム蒸着法（Ｅ−ｂｅａｍ ｅｖａｐｏｒａｔｉｏｎ）、熱蒸着法（Ｔｈｅｒｍａｌ ｅｖａｐｏｒａｔｉｏｎ）、レーザー分子ビーム蒸着法（Ｌａｓｅｒ Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ；Ｌ−ＭＢＥ）、パルスレーザー蒸着法（Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ；ＰＬＤ）、および原子層蒸着法（Ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ）からなる群から選択される方法を用いることを特徴とする、請求項１に記載の半導体キャパシタの製造方法。
  8. 前記２）ステップの下部電極用導電膜をパターニングする方法は、フォトリソグラフィ法、オフセット印刷法、シルクスクリーン印刷法、インクジェット印刷法、およびシャドーマスク（Ｓｈａｄｏｗ Ｍａｓｋ）を用いた方法からなる群から選択される方法を用いることを特徴とする、請求項１に記載の半導体キャパシタの製造方法。
  9. 請求項１ないし８のうちのいずれか一項に係る半導体キャパシタの製造方法で製造された半導体キャパシタ。
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