KR101002081B1 - 반도체 캐패시터의 제조방법 - Google Patents

반도체 캐패시터의 제조방법 Download PDF

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Abstract

본 발명은 반도체 캐패시터(capacitor)의 제조방법에 관한 것으로서, 구체적으로는 반도체 캐패시터의 제조방법에 있어서, 하부전극의 제조시 무전해 도금을 수행하여 하부전극을 형성하는 반도체 캐패시터의 제조방법에 관한 것이다.
반도체 캐패시터, 하부전극, 무전해 도금

Description

반도체 캐패시터의 제조방법{METHOD FOR MANUFACTURING CAPACITOR OF SEMICONDUCTOR}
본 발명은 반도체 캐패시터(capacitor)의 제조방법에 관한 것으로서, 구체적으로는 반도체 캐패시터의 제조방법에 있어서, 하부전극의 제조시 무전해 도금을 수행하여 하부전극을 형성하는 반도체 캐패시터의 제조방법에 관한 것이다.
본 출원은 2007년 6월 25일에 한국특허청에 제출된 한국 특허 출원 제10-2007-0062286호의 출원일의 이익을 주장하며, 그 내용 전부는 본 명세서에 포함된다.
종래의 일반적인 반도체 캐패시터의 제조방법을 도 1을 통하여 설명하면 다음과 같다.
활성영역(20)이 형성된 반도체 기판(10)상에 층간절연막(30)을 형성한 후, 층간절연막(30)을 관통하여 반도체 기판(10)의 활성영역(20)과 연결되는 콘택홀을 형성한다. 이어서 콘택홀을 도전성 물질로 매립하여 콘택플러그(40)를 형성한다. 이어서 하부전극용 도전막(50)을 형성하고 패터닝한 후, 유전체 박막(60), 상부전극용 도전막(70)을 차례로 형성하고, 패터닝하여 캐패시터(50, 60, 70)를 형성한 다. 이 후, 캐패시터 절연막(80)을 형성하게 된다.
반도체 캐패시터의 정전용량(C)은 하기의 수학식 1로 정의된다.
C = ε · As / d
상기 수학식 1에서, ε는 유전률, As는 전극의 유효 표면적, d는 전극간 거리를 나타낸다.
반도체 소자의 집적도가 1 기가(giga)급 이상으로 증가됨에 따라 캐패시터의 고 정전용량이 요구되고 있다. 따라서, 캐패시터의 정전용량을 늘리기 위해서 하부전극의 면적을 증가시키는 방법을 이용하고 있다.
반도체 캐패시터의 제조방법에 있어서, 하부전극으로 기존에는 폴리실리콘을 사용하였으나, 절연체에 의한 하부전극의 열화를 방지하기 위해서 TiN 박막으로 변화하고 있다. 그러나, 상기의 TiN 박막은 하부전극의 면적비를 높이기 위하여 높은 종횡비(AR; aspect ratio)를 가지고 있게 된다. 근래의 고집적화 디바이스에서는 반도체 캐패시터의 용량이 셀당 30fF까지 필요하여, 상기 종횡비는 20까지 요구되고 있다. 따라서, TiN 박막의 높은 종횡비로 인하여, 반도체 캐패시터 제조시 절연막 에칭 후 하부전극이 경사지는 문제점을 가지고 있다.
또한, 종래에 폴리실리콘이 하부전극으로 사용될 때에는, 면적을 증가시키기 위해 반구를 시드로 하여 열처리하여 면적을 늘리는 방법으로 생산되기도 하였다.
이에 본 발명은 반도체 캐패시터의 제조방법에 있어서, 하부전극의 제조시 하부전극의 면적을 증가시켜 종횡비를 낮춤으로써, 공정의 수율을 향상시킬 수 있는 캐패시터의 제조방법을 제공하고자 한다.
상기 목적을 달성하기 위하여, 본 발명은 콘택플러그가 형성된 기판을 준비하는 단계, 하부전극을 형성하는 단계, 및 유전체막 및 상부전극을 형성하는 단계를 포함하는 반도체 캐패시터의 제조방법에 있어서, 상기 하부전극을 형성하는 단계는
1) 하부전극용 도전막 형성 물질을 이용하여 하부전극용 도전막을 형성하는 단계;
2) 상기 1)의 하부전극용 도전막을 패터닝하는 단계; 및
3) 상기 2)의 패터닝된 하부전극용 도전막에 무전해 도금을 수행하여 하부전극을 형성하는 단계
를 포함하는 반도체 캐패시터의 제조방법을 제공한다.
또한, 본 발명은 상기 반도체 캐패시터의 제조방법으로 제조된 반도체 캐패시터를 제공한다.
본 발명에 따른 반도체 캐패시터의 제조방법은 하부전극의 면적을 증가시켜 하부전극의 종횡비를 낮출 수 있으므로, 반도체 캐패시터의 생산수율을 높일 수 있고, 제조원가를 감소시킬 수 있다.
이하 본 발명에 대해 상세히 설명한다.
본 발명에 따른 반도체 캐패시터의 제조방법은 하부전극의 제조시, 1) 하부전극용 도전막 형성 물질을 이용하여 하부전극용 도전막을 형성하는 단계; 2) 상기 1)의 하부전극용 도전막을 패터닝하는 단계; 및 3) 상기 2)의 패터닝된 하부전극용 도전막에 무전해 도금을 수행하여 하부전극을 형성하는 단계를 포함한다.
일반적으로 무전해 도금은 용액 내에서 환원제가 산화하면서 발생한 전자를 이용하여 도금액 내의 금속 이온을 촉매 위에서 환원시켜 금속 박막을 얻는 방법을 말한다.
특히, 본 발명에 따른 반도체 캐패시터의 제조방법에 있어서, 상기 3) 단계의 무전해 도금은 팔라듐(Pd), 루테늄(Ru), 플라티늄(Pt), 또는 금(Au)을 포함하는 용액을 이용하여, 하부전극용 도전막 표면에 대한 팔라듐 활성화 방법, 루테늄 활성화 방법, 플라티늄 활성화 방법, 또는 금 활성화 방법을 이용하여 수행할 수 있다.
이하에서는 팔라듐 활성화 방법을 중심으로 설명하지만, 루테늄, 플라티늄 또는 금의 활성화 방법에서도 동일한 방식으로 적용할 수 있다.
본 명세서에 있어서, "팔라듐 활성화 방법"은 팔라듐을 포함하는 용액을 이용하여 하부전극용 도전막 표면을 활성화시키는 방법, 즉 치환 반응을 통하여 하부 전극용 도전막 상에 팔라듐 입자를 형성시키는 방법을 의미한다.
본 발명에 따른 반도체 캐패시터의 제조방법에 있어서, 상기 3) 단계의 팔라듐의 예로는 염화 팔라듐, 불화 팔라듐, 브로모 팔라듐, 요오드화 팔라듐, 질산 팔라듐, 황산 팔라듐, 산화 팔라듐, 황화 팔라듐, 팔라듐 시아나이드, 팔라듐 헥사플루오로아세틸아세톤 등을 들 수 있으나, 이에만 한정되는 것은 아니다.
또한, 상기 3) 단계의 팔라듐을 포함하는 용액에 있어서, 팔라듐의 함량은 0.01 ~ 0.5 g/ℓ인 것이 바람직하다.
상기 팔라듐 활성화 방법은 구리 무전해 도금시 사용되는 것으로 알려져 있다. 그러나, 본 발명에서는 팔라듐 활성화 방법 등을 이용하여 반도체 캐패시터의 하부전극의 면적을 증가시키는 것을 특징으로 한다.
본 발명에 따른 팔라듐 활성화 방법을 이용한 무전해 도금으로 반도체 캐패시터의 하부전극을 형성하는 구체적인 일 실시예는 다음과 같다.
우선 무전해 도금 공정에서는 하부전극용 도전막의 화학적 상태가 공정에 중요한 역할을 하므로, 하부전극용 도전막 상에 존재할 것으로 예상되는 여러 불순물들을 미리 제거하는 것이 바람직하다. 보다 구체적으로, 하부전극용 도전막에 존재할 수 있는 Ti 산화물 등을 제거하기 위해, HF 용액으로 세정하는 것이 바람직하다. 이 후, 팔라듐, HF, 및 HCl을 포함하는 용액을 이용하여 팔라듐 활성화 방법을 이용한 무전해 도금을 실시하여 반도체 캐패시터의 하부전극을 형성할 수 있다.
본 발명에 따른 반도체 캐패시터의 제조방법에 있어서, 상기 1) 단계의 하부전극용 도전막의 형성 물질은 특별한 제한을 두는 것은 아니나, TiN, Ta, TaN, TaSiN, TiAlN 등을 사용할 수 있다.
본 발명에 따른 반도체 캐패시터의 제조방법에 있어서, 상기 1) 단계의 하부전극용 도전막의 형성은 화학 증착법(Chemical Vapor Deposition; CVD), 플라즈마 화학 증착법(Plasma-Enhanced Chemical Vapor Deposition; PECVD), 스퍼터링법(Sputtering), 전자빔 증착법(E-beam evaporation), 열 증착법(Thermal evaporation), 레이저 분자빔 증착법(Laser Molecular Beam Epitaxy; L-MBE), 펄스 레이저 증착법(Pulsed Laser Deposition; PLD), 및 원자층 증착법(Atomic layer deposition) 중에서 선택되는 방법을 이용할 수 있다. 하부전극용 도전막의 형성방법은 이에만 한정되는 것은 아니며, 당 기술분야에 알려진 하부전극용 도전막의 형성방법을 모두 적용할 수 있다.
본 발명에 따른 반도체 캐패시터의 제조방법에 있어서, 상기 2) 단계의 하부전극용 도전막을 패터닝하는 방법은 포토리소그래피법, 오프셋 인쇄법, 실크스크린 인쇄법, 잉크젯 인쇄법, 및 쉐도우 마스크(Shadow Mask)를 이용한 방법 중에서 선택되는 방법을 이용할 수 있다.
본 발명에 따른 반도체 캐패시터의 제조방법은 상기 무전해 도금을 수행하여 하부전극을 형성하는 것 이외에는 당 기술분야에 알려진 일반적인 제조방법을 수행할 수 있다.
보다 구체적으로, 콘택플러그는 폴리실리콘막 등으로 형성할 수 있고, 유전체막은 NO2막, Ta2O5막, TiO2막, BST막 등의 고유전체막을 이용하여 형성할 수 있으 며, 상부전극은 루테늄, 백금 등의 귀금속 물질을 포함하는 금속 물질을 이용하여 형성할 수 있으나, 이에만 한정되는 것은 아니다. 또한, 유전체막 및 상부전극은 화학 증착법, 플라즈마 화학 증착법, 스퍼터링법, 전자빔 증착법, 열 증착법, 레이저 분자빔 증착법, 펄스 레이저 증착법, 원자층 증착법 등으로 형성할 수 있고, 포토리소그래피법, 오프셋 인쇄법, 실크스크린 인쇄법, 잉크젯 인쇄법, 쉐도우 마스크(Shadow Mask)를 이용한 방법 등으로 패터닝 할 수 있다.
도 2는 종래의 반도체 캐패시터의 하부전극을 형성하는 공정도 및 본 발명의 일 실시예에 따라 반도체 캐패시터의 하부전극을 형성하는 공정도를 개략적으로 나타낸 도이다. 본 발명은 하부전극 형성시 무전해 도금을 수행하여, 하부전극용 도전막(50) 상에 팔라듐 입자(90)를 형성할 수 있으므로, 하부전극의 표면적을 증가시킬 수 있다. 또한, 상기 형성된 팔라듐 입자(90)는 유전체 증착시 초기 시드로 작용하여 매끄러운 표면을 가지는 절연막을 형성할 수 있다.
본 발명의 일 실시예인 하부전극용 도전막에 팔라듐(Pd) 입자를 형성하는 방법은 도 3에 개략적으로 나타내었다.
또한, 하부전극용 도전막으로서 종래의 TiN 박막과 본 발명의 일 실시예에 따른 팔라듐(Pd) 활성화 방법을 적용한 TiN 박막을 관찰하여 도 4에 나타내었다.
본 발명에 따른 반도체 캐패시터의 제조방법은 하부전극의 면적을 증가시켜 하부전극의 종횡비를 낮출 수 있다. 구체적으로는 팔라듐 활성화 방법 등에 의하여 하부전극용 도전막 위에 반구 형태의 팔라듐 등의 나노 입자들이 석출되어 하부전극은 기존보다 2배 이상의 표면적을 가질 수 있으므로, 하부전극의 종횡비를 1/2 이상 낮추는 효과를 가져올 수 있다. 그러므로, 종국적으로는 반도체 캐패시터의 생산수율을 높일 수 있고, 제조원가를 감소시킬 수 있다.
또한, 본 발명에 따른 반도체 캐패시터의 제조방법은 팔라듐 활성화 방법 등에 의한 팔라듐, 루테늄, 플라티늄, 또는 금의 나노 입자들이 유전체 증착시 초기 시드로 작용하여 매끄러운 표면을 가지는 절연막을 형성할 수 있고, 절연막의 치밀도를 증가시켜 누설전류를 방지할 수 있으며, 초기 핵생성 속도가 빨라지므로 절연막의 증착속도 또한 증가시킬 수 있다.
또한, 본 발명은 상기 반도체 캐패티서의 제조방법에 따라 제조되는 반도체 캐패시터를 제공한다.
본 발명에 따른 반도체 캐패시터는 하부전극이 기존보다 2배 이상의 표면적을 가질 수 있으므로, 하부전극의 종횡비를 1/2 이상 낮출 수 있다.
도 1은 종래기술에 따른 반도체 장치의 캐패시터 제조방법을 나타내는 공정단면도이다.
도 2는 종래의 반도체 캐패시터의 하부전극을 형성하는 공정도 및 본 발명의 일 실시예에 따라 반도체 캐패시터의 하부전극을 형성하는 공정도를 개략적으로 나타낸 도이다.
도 3은 본 발명의 일 실시예에 따라 하부전극용 도전막에 팔라듐(Pd) 입자를 형성하는 방법을 개략적으로 나타낸 도이다.
도 4는 종래의 TiN 박막과 본 발명의 일 실시예에 따라 팔라듐(Pd) 활성화 방법을 적용한 TiN 박막을 관찰한 도이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 기판
20 : 활성영역
30 : 층간절연막
40 : 콘택플러그
50 : 하부전극용 도전막
60 : 유전체 박막
70 : 상부전극용 도전막
80 : 캐패시터 절연막
90 : 팔라듐 입자

Claims (9)

  1. 콘택플래그가 형성된 기판을 준비하는 단계, 하부전극을 형성하는 단계, 및 유전체막 및 상부전극을 형성하는 단계를 포함하는 반도체 캐패시터의 제조방법에 있어서, 상기 하부전극을 형성하는 단계는,
    1) 하부전극용 도전막 형성 물질을 이용하여 하부전극용 도전막을 형성하는 단계;
    2) 상기 1)의 하부전극용 도전막을 패터닝하는 단계; 및
    3) 상기 2)의 패터닝된 하부전극용 도전막에 무전해 도금을 수행하여 하부전극을 형성하는 단계
    를 포함하고,
    상기 1) 단계의 하부전극용 도전막의 형성 물질은 TiN, Ta, TaN, TaSiN 및 TiAlN으로 이루어진 군으로부터 선택되는 1종 이상을 포함하는 것을 특징으로 하는 반도체 캐패시터의 제조방법.
  2. 청구항 1에 있어서, 상기 3) 단계의 무전해 도금은 팔라듐(Pd), 루테늄(Ru), 플라티늄(Pt), 또는 금(Au)을 포함하는 용액을 이용하여, 하부전극용 도전막 표면에 대한 팔라듐 활성화 방법, 루테늄 활성화 방법, 플라티늄 활성화 방법, 또는 금 활성화 방법을 이용하여 수행하는 것을 특징으로 하는 반도체 캐패시터의 제조방법.
  3. 청구항 1에 있어서, 상기 3) 단계의 무전해 도금은 팔라듐, HF, 및 HCl을 포함하는 용액을 이용한 팔라듐 활성화 방법으로 수행하는 것을 특징으로 하는 반도 체 캐패시터의 제조방법.
  4. 청구항 2에 있어서, 상기 3) 단계의 팔라듐은 염화 팔라듐, 불화 팔라듐, 브로모 팔라듐, 요오드화 팔라듐, 질산 팔라듐, 황산 팔라듐, 산화 팔라듐, 황화 팔라듐, 팔라듐 시아나이드, 및 팔라듐 헥사플루오로아세틸아세톤으로 이루어진 군으로부터 선택되는 1종 이상을 포함하는 것을 특징으로 하는 반도체 캐패시터의 제조방법.
  5. 청구항 2에 있어서, 상기 3) 단계의 팔라듐을 포함하는 용액 내의 팔라듐의 함량은 0.01 ~ 0.5 g/ℓ인 것을 특징으로 하는 반도체 캐패시터의 제조방법.
  6. 삭제
  7. 청구항 1에 있어서, 상기 1) 단계의 하부전극용 도전막의 형성은 화학 증착법(Chemical Vapor Deposition; CVD), 플라즈마 화학 증착법(Plasma-Enhanced Chemical Vapor Deposition; PECVD), 스퍼터링법(Sputtering), 전자빔 증착법(E-beam evaporation), 열 증착법(Thermal evaporation), 레이저 분자빔 증착법(Laser Molecular Beam Epitaxy; L-MBE), 펄스 레이저 증착법(Pulsed Laser Deposition; PLD), 및 원자층 증착법(Atomic layer deposition)으로 이루어진 군으로부터 선택되는 방법을 이용하는 것을 특징으로 하는 반도체 캐패시터의 제조방법.
  8. 청구항 1에 있어서, 상기 2) 단계의 하부전극용 도전막을 패터닝하는 방법은 포토리소그래피법, 오프셋 인쇄법, 실크스크린 인쇄법, 잉크젯 인쇄법, 및 쉐도우 마스크(Shadow Mask)를 이용한 방법으로 이루어진 군으로부터 선택되는 방법을 이용하는 것을 특징으로 하는 반도체 캐패시터의 제조방법.
  9. 청구항 1 내지 청구항 5, 청구항 7 및 청구항 8 중 어느 한 항에 따른 반도체 캐패시터의 제조방법으로 제조된 반도체 캐패시터.
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