KR101067022B1 - 반도체 소자의 커패시터 형성방법 - Google Patents

반도체 소자의 커패시터 형성방법 Download PDF

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Abstract

본 발명은 반도체 기판상에, 반도체 기판과 접촉되는 컨택플러그를 포함하는 층간절연막을 형성하는 단계와, 컨택플러그와 접촉되는 하부금속전극막을 형성하는 단계와, 하부금속전극막을 감싸는 유전체막을 형성하는 단계와, 유전체막 위에 NH3 가스에 의해 제1 금속막으로 환원될 수 있는 캡핑막을 형성하는 단계와, 캡핑막 위에 NH3 가스를 이용하여 제2 금속막을 형성하여, NH3 가스에 의해 환원된 제1 금속막 및 제2 금속막으로 구성되는 상부금속전극막을 형성하는 단계를 포함하는 반도체 소자의 커패시터 형성방법을 제시한다.
DRAM, 커패시터, 유전체막, 상부금속전극막, 하부전극금속막, 캡핑막

Description

반도체 소자의 커패시터 형성방법{Method for fabricating capacitor of semiconductor device}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 구체적으로 반도체 소자의 커패시터 형성방법에 관한 것이다.
반도체 소자의 고집적화, 미세화가 빠르게 진행되면서, 트랜지스터와 커패시터로 구성되는 디램(DRAM) 소자의 경우, 단위 면적당 요구되는 커패시턴스(Capacitance)를 증가시키는 기술이 요구되고 있다. 이에 따라, 유효 산화막 두께(Tox)를 줄이고, 바이어스(bias) 전압에 따른 커패시턴스 변화량(ΔC)의 감소 및 누설전류의 억제와 같은 전기적 특성을 개선하는 것이 필요하다. 이러한 특성 개선을 위해서 커패시터의 상, 하부 전극막으로 금속막을 사용하고, 상, 하부 전극막 사이에 유전체막을 사용하는 엠아이엠(metal-insulator-metal; MIM) 커패시터가 사용되고 있다. 예컨대, 엠아이엠(MIM) 커패시터 제조 공정에 있어 유전체막으로는 지르코늄 산화막(ZrO2)이, 상, 하부 전극막으로는 티타늄나이트라이드막(TiN)이 널리 사용되고 있다. 티타늄나이트라이드막(TiN)은 예컨대, 티타늄테트라클로라이 드(TiCl4) 소스 및 암모니아(NH3) 가스를 사용하여 형성할 수 있다. 이 경우, 암모니아 가스에 의해 유전체막으로 사용되는 지르코늄산화막의 물성이 열화되는 문제점이 있다.
도 1은 MIM 커패시터의 유전체막으로 사용되는 지르코늄산화막의 XPS(x-ray photoelectron spectroscopy) 분석 결과를 나타내는 도면이다. XPS는 지르코늄(Zr)과 산소(O2)의 결합에너지를 측정하여 나타낸 것으로, 지르코늄산화막의 화학적 결합상태를 알 수 있다. A는 상부금속전극막을 형성하기 전의 지르코늄과 산소의 결합상태를 나타낸 것이고, B는 상부금속전극막을 형성한 후의 지르코늄과 산소의 결합상태를 나타낸 것이다. XPS 분석 결과, 지르코늄과 산소의 결합에너지(binding energy)의 위치가 A에서 B로 이동되고 결합 강도(intensity)가 낮아진 것을 알 수 있다. 이것은 상부전극금속막을 형성하면서 사용된 암모니아 가스에 의해 지르코늄산화막이 열화되어 지르코늄산화막의 일부가 환원된 것을 나타낸다. 이에 따라, 지르코늄산화막의 누설전류(leakage current) 특성이 나빠지게 된다. 또한 커패시턴스를 증가시키기 위해서는 지르코늄산화막의 두께 감소가 필요한데, 지르코늄산화막의 두께를 감소시킬수록 후속 공정에서 사용되는 암모니아 가스와 반응하면서 지르코늄산화막이 더 크게 열화된다. 따라서 암모니아 가스에 의해 유전체막이 열화되는 현상을 방지할 수 있는 공정방법의 개선이 필요하다.
본 발명의 반도체 소자의 커패시터 형성방법은, 반도체 기판상에, 반도체 기판과 접촉되는 컨택플러그를 포함하는 층간절연막을 형성하는 단계; 상기 컨택플러그와 접촉되는 하부금속전극막을 형성하는 단계; 상기 하부금속전극막을 감싸는 유전체막을 형성하는 단계; 상기 유전체막 위에 NH3 가스에 의해 제1 금속막으로 환원될 수 있는 캡핑막을 형성하는 단계; 및 상기 캡핑막 위에 NH3 가스를 이용하여 제2 금속막을 형성하여, 상기 NH3 가스에 의해 환원된 제1 금속막 및 상기 제2 금속막으로 구성되는 상부금속전극막을 형성하는 단계를 포함한다.
상기 컨택플러그는 폴리실리콘막으로 형성할 수 있다.
상기 컨택플러그와 접촉되는 하부금속전극막을 형성하기 전에, 상기 컨택플러그의 일부를 리세스하는 단계; 및 상기 리세스된 컨택플러그 위에 장벽금속막을 형성하는 단계를 더 포함할 수 있다.
상기 장벽금속막은 루세늄(Ru)막 또는 티타늄(Ti)막/티타늄나이트라이드(TiN)막으로 형성할 수 있다.
상기 하부금속전극막은 티타늄나이트라이드(TiN), 탄탈늄나이트라이드(TaN), 텅스텐(W), 텅스텐나이트라이드(WN), 루세늄(Ru), 루세늄산화막(RuO2), 이리듐(Ir), 이리듐산화막(IrO2), 플레티늄(Pt), 루세늄/루세늄산화막(Ru/RuO2), 루세늄/루세늄산화막(Ru/RuO2), 이리듐/이리듐산화막(Ir/IrO2) 또는 스트론튬루세늄산화 막(SrRuO3) 중 어느 하나로 형성할 수 있다.
상기 유전체막은 지르코늄산화막(ZrO2) 또는 지르코늄산화막(ZrO2)/알루미늄산화막(Al2O3)/지르코늄산화막(ZrO2)으로 형성할 수 있다.
상기 캡핑막은 탄탈늄산화막(Ta2O5) 또는 지르코늄탄탈늄산화막(ZrxTayOz)으로 형성할 수 있다.
상기 NH3 가스를 이용하여 제2 금속막을 형성하기 전에, 상기 유전막의 누설전류 발생 최소화, 불순물 및 결함을 제거하기 위한 제1 열처리 또는 상기 유전막의 유전 상수를 증가시키기 위한 제2 열처리 중 적어도 어느 하나를 수행하는 단계를 더 포함할 수 있다.
상기 제1 열처리는 300℃ 내지 450℃에서 플라즈마(plasma) 열처리 또는 UV/O3 열처리로 수행할 수 있다.
상기 제2 열처리는 500℃ 내지 750℃에서 급속 열처리(rapid thermal anneal) 또는 퍼니스 열처리(furnace anneal)로 수행할 수 있다.
본 발명의 또 다른 반도체 소자의 커패시터 형성방법은, 반도체 기판상에, 반도체 기판과 접촉되는 스토리지노드 컨택을 포함하는 층간절연막, 식각정지막 및 희생막을 형성하는 단계; 상기 식각정지막 및 희생막의 일부를 식각하여 상기 스토리지노드 컨택이 노출되는 개구부를 형성하는 단계; 상기 개구부 내에 스토리지노드 컨택과 접속되며 노드 분리되는 스토리지 전극막을 형성하는 단계; 상기 스토리 지 전극막 및 상기 희생막 상부면에 유전체막을 형성하는 단계; 상기 유전체막 위에 NH3 가스에 의해 제1 금속막으로 환원될 수 있는 캡핑막을 형성하는 단계; 및 상기 캡핑막 위에 NH3 가스를 이용하여 제2 금속막을 형성하여, 제1 금속막 및 제2 금속막으로 구성되는 플레이트 전극막을 형성하는 단계를 포함한다.
상기 스토리지노드 컨택은 폴리실리콘으로 형성하는 반도체 소자의 커패시터 형성방법.
상기 스토리지노드 컨택과 접촉되는 스토리지 전극막을 형성하기 전에, 상기 스토리지노드 컨택의 일부를 리세스하는 단계; 및 상기 리세스된 스토리지노드 컨택 위에 장벽금속막을 형성하는 단계를 더 포함할 수 있다.
상기 장벽금속막은 루세늄(Ru) 또는 티타늄(Ti)막/티타늄나이트라이드(TiN)막으로 형성할 수 있다.
상기 스토리지 전극막은 티타늄나이트라이드(TiN), 탄탈늄나이트라이드(TaN), 텅스텐(W), 텅스텐나이트라이드(WN), 루세늄(Ru), 루세늄산화막(RuO2), 이리듐(Ir), 이리듐산화막(IrO2), 플레티늄(Pt), 루세늄/루세늄산화막(Ru/RuO2), 루세늄/루세늄산화막(Ru/RuO2), 이리듐/이리듐산화막(Ir/IrO2) 또는 스트론튬루세늄산화막(SrRuO3) 중 어느 하나로 형성할 수 있다.
상기 유전체막을 형성하기 전에, 상기 희생막을 제거하여 스토리지 전극막을 실린더 구조로 형성하는 단계를 더 포함할 수 있다.
상기 유전체막은 지르코늄산화막(ZrO2) 또는 지르코늄산화막(ZrO2)/알루미늄산화막(Al2O3)/지르코늄산화막(ZrO2)으로 형성할 수 있다.
상기 캡핑막은 탄탈늄산화막(Ta2O5) 또는 지르코늄탄탈늄산화막(ZrxTayOz)으로 형성할 수 있다.
상기 NH3 가스를 이용하여 제2 금속막을 형성하기 전에, 상기 유전막의 누설전류 발생 최소화, 불순물 및 결함을 제거하기 위한 제1 열처리 또는 상기 유전막의 유전 상수를 증가시키기 위한 제2 열처리 중 적어도 어느 하나를 수행하는 단계를 더 포함할 수 있다.
상기 제1 열처리는 300℃ 내지 450℃에서 플라즈마(plasma) 열처리 또는 UV/O3 열처리로 수행할 수 있다.
상기 제2 열처리는 500℃ 내지 750℃에서 급속 열처리(rapid thermal anneal) 또는 퍼니스 열처리(furnace anneal)로 수행할 수 있다.
법하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 다양한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
(실시예 1)
도 2 내지 도 6은 본 발명의 제1 실시예에 따른 반도체 소자의 커패시터 형 성방법을 설명하기 위하여 나타낸 도면들로서, 스택(stack)형 커패시터에 적용한 경우를 나타낸다.
도 2를 참조하면, 반도체기판(100)상에 층간절연막(110)을 형성한다. 층간절연막(110)을 선택적으로 식각하여 개구부를 형성한다. 개구부 내에 폴리실리콘막으로 이루어진 컨택플러그(120)를 형성한다. 비록 도면에 나타내지는 않았지만, 반도체 기판(100) 내에는 소스/드레인 영역과 같은 불순물 영역(미도시)이 배치되고, 이 불순물 영역은 층간절연막(110)을 관통하는 컨택플러그(120)에 연결된다.
이어서, 컨택플러그(120)의 상부면을 일정 깊이로 리세스(recess)한다. 리세스된 컨택플러그(120)에 장벽금속막을 100Å 내지 300Å의 두께로 증착한 후, 화학기계적연마(CMP) 또는 에치백을 수행하여 장벽금속막(125)를 형성한다. 장벽금속막(125)은 예컨대, 루세늄(Ru) 또는 티타늄(Ti)/티타늄나이트라이드(TiN)로 형성할 수 있다. 본 실시예에서는 장벽금속막(125)으로 티타늄막(Ti)/티타늄나이트라이드막(TiN)을 사용한다. 후속 공정에서 티타늄막(Ti)/티타늄나이트라이드막(TiN)에 열처리를 수행할 경우, 티타늄막(Ti)은 컨택플러그(110)의 폴리실리콘막과 반응하여 티타늄실리사이드막(TiSi2)으로 형성되어 하부금속전극막과 컨택플러그(110) 사이의 접촉 저항을 감소시킬 수 있고 안정적으로 하부금속전극막을 형성할 수 있도록 해준다.
도 3을 참조하면, 장벽금속막(125)과 접촉되는 하부금속전극막 패턴(130) 및 하부전극금속막 패턴(130)을 감싸는 유전체막(140)을 순차적으로 형성한다. 구체적 으로, 장벽금속막(125)이 형성된 결과물 상에 금속막을 증착한 다음, 패터닝하여 장벽금속막(125)과 접촉되는 하부금속전극막 패턴(130)을 형성한다. 하부금속전극막 패턴(130)은 예컨대, 티타늄나이트라이드(TiN), 탄탈늄나이트라이드(TaN), 텅스텐(W), 텅스텐나이트라이드(WN), 루세늄(Ru), 루세늄산화막(RuO2), 이리듐(Ir), 이리듐산화막(IrO2), 플레티늄(Pt), 루세늄/루세늄산화막(Ru/RuO2), 루세늄/루세늄산화막(Ru/RuO2), 이리듐/이리듐산화막(Ir/IrO2) 또는 스트론튬루세늄산화막(SrRuO3) 중 어느 하나로 형성할 수 있다.
이어서, 원자층증착(ALD) 방법으로 하부금속전극막 패턴(130)을 감싸는 유전체막(140)을 형성한다. 유체전막(140)은 지르코늄산화막(ZrO2)으로 형성하거나 유전체막(140)의 누설 전류 특성을 개선하기 위해 지르코늄산화막(ZrO2)/알루미늄산화막(Al2O3)/지르코늄산화막(ZrO2)으로 형성할 수 있다. 본 실시예에서는 유전체막(140)으로 지르코늄산화막(ZrO2)을 사용한다. 지르코늄산화막은 원자층증착(ALD) 방법으로 60Å 내지 120Å의 두께로 형성한다. 구체적으로, 반응 챔버 내에 하부금속전극막 패턴(130)이 형성된 반도체 기판(100)을 장착한다. 하부금속전극막 패턴(130)이 형성된 반도체 기판(100)을 200℃ 내지 350℃로 가열하고, 반응 챔버의 압력을 0.1torr 내지 1torr로 유지시킨다. 이어서, 운반 가스를 이용하여 지르코늄 소스를 챔버 내로 공급한다. 지르코늄 소스로 예컨대, Zr(NEtME)4 소스를 사용할 수 있고, 지르코늄 소스의 운반 가스로 예컨대, 아르곤(Ar) 가스를 사용할 수 있 다. 아르곤 가스는 20 sccm 내지 250 sccm의 유량으로 지르코늄 소스와 함께 반응 챔버 내로 0.1초 내지 10초 동안 공급한다. 그러면, 지르코늄 소스가 열분해 반응이 일어나면서 지르코늄막이 하부금속전극막 패턴(130)에 흡착된다. 퍼지(purge) 가스로 예컨대, 질소(N2) 가스를 사용하여 50sccm 내지 400sccm의 유량으로, 3초 내지 10초 동안 챔버 내로 공급하여 퍼지한다. 그러면, 하부금속전극막 패턴(130)과 화학적으로 결합되어 있지 않은 여분의 지르코늄 소스는 질소 가스와 함께 탈착된다. 계속해서, 지르코늄막(Zr)을 산화시키기 위하여 반응 챔버 내에 산화 가스로 오존(O3) 가스를 공급한다. 오존 가스는 200sccm 내지 500sccm의 유량으로, 3초 내지 10초 동안 챔버 내로 공급하여 지르코늄막과 반응시켜 하부금속전극막 패턴(130)을 감싸는 지르코늄산화막을 형성한다. 지르코늄산화막을 형성한 후에, 퍼지(purge) 가스로 예컨대, 질소 가스를 사용하여 50sccm 내지 200sccm의 유량으로, 3초 내지 10초 동안 챔버 내로 공급하여 퍼지한다. 이와 같은 방법으로 필요한 지르코늄 소스 및 오존 가스를 순차적으로 공급함에 따라 하부금속전극막 패턴(130) 위에서 화학반응이 일어나게 되어 하나의 원자층을 형성할 수 있고, 반복 공정으로 지르코늄산화막을 균일하게 증착할 수 있다.
도 4를 참조하면, 유전체막(140) 상에 암모니아(NH3) 가스에 의해 제1 금속막으로 환원될 수 있는 물질을 증착하여 캡핑막(150)을 형성한다. 캡핑막(150)은 후속 공정에서, 캡핑막(150) 상에 제2 전극막을 형성하기 위한 암모니아 가스에 의해 제1 금속막으로 환원된다. 캡핑막(150)은 원자층증착(ALD) 방법을 이용하여 탄 탈늄산화막(Ta2O5) 또는 지르코늄탄탈늄산화막(ZrxTayOz)으로 형성된 3성분계 혼합막으로 형성할 수 있다. 본 실시예에서, 캡핑막(150)은 탄탈늄산화막(Ta2O5)을 사용하여 원자층증착(ALD) 방법으로 10Å의 두께를 형성한다. 구체적으로, 반응 챔버 내에 유전체막(140)이 형성된 반도체 기판(100)을 장착한다. 유전체막(140)이 형성된 반도체 기판(100)에 200℃ 내지 500℃로 가열하고, 반응 챔버의 압력을 0.1 내지 1torr로 유지한다. 반응 챔버 내에 탄탈늄(Ta) 소스로, 예컨대, 탄탈늄에톡사이드[Ta(C2H5O)5] 소스를 공급한다. 탄탈늄 소스의 운반 가스는 아르곤(Ar) 가스를 사용한다. 아르곤 가스는 20sccm 내지 100sccm의 유량으로 탄탈늄 소스와 함께 챔버 내로 0.1초 내지 5초 동안 반응 챔버 내로 공급한다. 그러면, [Ta(C2H5O)5] 소스가 열분해 반응이 일어나면서 탄탈늄막이 유전체막(140)에 흡착된다. 유전체막(140)에 탄탈늄막을 흡착시킨 후에, 퍼지 가스로 예컨대, 질소(N2) 가스를 사용한다. 질소 가스는 50sccm 내지 300sccm의 유량으로, 0.1초 내지 5초 동안 챔버 내로 공급하여 퍼지한다. 그러면, 유전체막(140)과 화학적으로 결합되어 있지 않은 여분의 탄탈늄 소스는 질소 가스와 함께 탈착된다. 탄탈늄막을 산화시키기 위하여 산화 가스로 예컨대, 산소(O2) 가스, 오존(O3) 가스 또는 N2O 가스 중 어느 하나를 반응 챔버 내로 공급한다. 산화 가스는 200sccm 내지 500sccm의 유량으로, 3초 내지 10초 동안 챔버 내로 공급하여 탄탈늄막과 반응시켜 유전체막(160) 위에 탄탈늄산화막(Ta2O5)을 형성한다. 탄탈늄산화막을 형성한 후에, 퍼지 가스로 예컨대, 질소 가스를 사용하 여 300sccm 내지 1000sccm의 유량으로, 0.1초 내지 5초 동안 챔버 내로 공급하여 퍼지한다. 이와 같은 방법으로 필요한 탄탈늄 소스 및 산화 가스를 순차적으로 공급함에 따라 유전체막(160) 위에서 화학반응이 일어나게 되어 하나의 원자층을 형성할 수 있고, 반복 공정을 수행하여 10Å 두께의 탄탈늄산화막을 균일하게 증착할 수 있다.
도 5를 참조하면, 캡핑막(150)이 형성된 결과물 상에 제1 및 제2 열처리를 수행한다. 구체적으로, 제1 열처리는 유전체막(140)의 누설전류 발생을 최소화시키고, 유전체막(140) 내의 탄소(C), 수소(H) 등의 불순물 및 산소 공공(oxygen vacancy)의 결함을 제거한다. 제1 열처리는 플라즈마(plasma) 열처리 또는 UV/O3 열처리로 수행할 수 있다. 플라즈마 열처리의 경우, 산소 가스(O2), 오존 가스(O3), N2O 가스 또는 질소(N2) 와 산소(O2)가 혼합된 가스 중 어느 하나의 가스 분위기에서 300℃ 내지 450℃로 수행한다. 분위기 가스는 100sccm 내지 200sccm의 유량으로 반응 챔버 내에 공급하고, 열처리 시간은 30초 내지 120초로 한다. 플라즈마를 발생시키기 위한 파워는 50W 내지 300W로 인가하고, 반응 챔버의 압력은 0.1torr 내지 1torr로 유지한다. UV/O3 열처리의 경우, 300℃ 내지 400℃의 온도에서 2분 내지 10분 동안 수행한다. UV의 강도는 15 mW/cm2내지 30 mW/cm2로 한다.
제2 열처리는 유전체막(160)의 유전 상수를 증가시킬 수 있다. 제2 열처리는 비활성 가스 분위기에서 수행하며, 비활성 가스로 예를 들면, 질소(N2), 아르 곤(Ar), 헬륨(He) 중 어느 하나로 사용할 수 있다. 제2 열처리는 급속 열처리(rapid thermal anneal) 또는 퍼니스 열처리(furance anneal)로 수행할 수 있다. 급속 열처리의 경우, 550℃ 내지 750℃의 온도에서 30초 내지 120초 동안 수행한다. 퍼니스 열처리의 경우, 500℃ 내지 650℃의 온도에서 10분 내지 30분 동안 수행한다. 또는 제1 및 제2 열처리는 후속 공정으로, 플레이트 전극막을 형성한 후에 수행할 수도 있다.
도 6을 참조하면, 캡핑막(도 5의 150) 상에 원자층증착(ALD) 방법으로 제2 금속막(160)을 형성한다. 이 경우, 제2 금속막(160)은 암모니아 가스를 이용하여 형성되는 금속물질을 사용한다. 본 실시예에서는 제2 금속막(160)으로 예컨대, 티타늄나이트라이드(TiN)막을 형성한다. 티타늄나이트라이드막을 형성하기 위하여 반응 가스로 암모니아 가스를 공급한다. 캡핑막(도 5의 150)으로 사용되는 탄탈늄산화막(Ta2O5) 또는 지르코늄탄탈늄산화막(ZrxTayOz)은 제2 금속막(160)을 형성하는 암모니아 가스에 의해 탄탈늄(Ta)으로 환원되어 제1 금속막(155)이 된다. 따라서, 유전체막(140)의 물성 변화를 방지하여 누설전류 특성을 향상시킬 수 있고, 제1 금속막(155)/제2 금속막(160) 구조로 이루어진 상부금속전극막이 형성된다.
본 발명에 따르면, 유전체막 상에 암모니아 가스에 의해 금속막으로 환원될 수 있는 물질을 사용하여 캡핑막을 형성함으로써, 후속 암모니아 가스를 이용한 상부금속전극막을 형성하는 과정에서 유발될 수 있는 유전체막의 물성 변화를 방지하여 유전체막의 누설전류 특성을 향상시킬 수 있고, 소자의 동작 신뢰성을 확보할 수 있다.
(실시예 2)
도 7 내지 도 13은 본 발명의 제2 실시예에 따른 반도체 소자의 커패시터 형성방법을 설명하기 위하여 나타낸 도면들로서, 컨캐이브(concave)형 또는 실린더형 커패시터에 적용한 경우를 나타낸다.
도 7을 참조하면, 반도체기판(200)상에 층간절연막(210)을 형성한다. 층간절연막(210)을 선택적으로 식각하여 컨택홀을 형성한다. 컨택홀 내에 폴리실리콘막으로 이루어진 제1 스토리지노드 컨택플러그(220)를 형성한다. 비록 도면에 나타내지는 않았지만, 반도체 기판(200) 내에는 소스/드레인 영역과 같은 불순물 영역(미도시)이 배치되고, 이 불순물 영역은 층간절연막(210)을 관통하는 제1 스토리지노드 컨택플러그(220)에 연결된다. 다음에, 식각정지막(230) 및 희생막(240)을 순차적으로 적층한다. 식각정지막(230)은 희생막(240)과 충분한 식각선택비를 갖는 물질로 형성한다. 일 예로, 후속의 희생막(240)을 산화막으로 형성하는 경우, 식각정지막(230)은 질화막으로 형성할 수 있다. 희생막(240) 및 식각정지막(230)의 일부를 식각하여 제1 스토리지노드 컨택플러그(220) 표면이 노출되는 개구부(221)를 형성한다. 이 경우, 개구부(221)는 제1 스토리지노드 컨택플러그(220) 표면을 노출시키면서 층간절연막(210) 상부표면의 일부가 노출되도록 형성한다.
도 8을 참조하면, 제1 스토리지노드 컨택플러그(220)의 일부를 리세스(recess)한다. 리세스된 제1 스토리지노드 컨택플러그(220)에 장벽금속막을 100 Å 내지 300Å의 두께로 형성한 후에, 장벽금속막(225)에 화학기계적연마(CMP) 또는 에치백을 수행하여 장벽금속막(225)를 형성한다. 장벽금속막(225)은 예컨대, 루세늄(Ru) 또는 티타늄(Ti)/티타늄나이트라이드(TiN)으로 형성할 수 있다. 본 실시예에서는 장벽금속막(225)으로 티타늄막(Ti)/티타늄나이트라이드막(TiN)을 사용한다. 후속 공정에서 티타늄막(Ti)/티타늄나이트라이드막(TiN)에 열처리를 수행할 경우, 티타늄막(Ti)은 제1 스토리지노드 컨택플러그(210)의 폴리실리콘막과 반응하여 티타늄실리사이드막(TiSi2)으로 형성되어 스토리지 전극막과 컨택플러그(210) 사이의 접촉 저항을 감소시킬 수 있고 안정적으로 스토리지 전극막을 형성할 수 있다. 계속해서, 개구부(221) 내벽에 형성되면서 장벽금속막(225)과 접촉되도록 스토리지 전극막(250)을 형성한다. 스토리지 전극막(250)은 화학증착(CVD) 방법 또는 원자층증착(ALD) 방법을 이용하여 형성할 수 있다. 스토리지 전극막(250)으로 예컨대, 티타늄나이트라이드(TiN), 탄탈늄나이트라이드(TaN), 텅스텐(W), 텅스텐나이트라이드(WN), 루세늄(Ru), 루세늄산화막(RuO2), 이리듐(Ir), 이리듐산화막(IrO2), 플레티늄(Pt), 루세늄/루세늄산화막(Ru/RuO2), 루세늄/루세늄산화막(Ru/RuO2), 이리듐/이리듐산화막(Ir/IrO2) 또는 스트론튬루세늄산화막(SrRuO3) 중 어느 하나로 형성할 수 있다. 이어서, 희생막(240) 상부에 형성된 스토리지 전극막(250)에 에치백(etch back) 또는 화학기계적연마(CMP)를 수행하여 노드 분리한다. 또는 도 13에 도시된 바와 같이, 노드 분리된 스토리지 전극막(250)을 형성한 후에, 희생막(240)에 풀-딥-아웃(Full-Dip-Out) 공정을 수행하여 스토리지 전극막(250) 사이의 희생막(240) 을 제거한다. 풀-딥-아웃 공정에서 습식 식각 용액으로 예를 들면, 불산(HF) 용액 또는 버퍼산화막식각(BOE) 용액으로 희생막(240)을 제거할 수 있다. 희생막(240)을 제거하면, 스토리지 전극막(250)의 내부, 외부 모두를 유효 커패시터 면적으로 사용하여 커패시터 용량을 증가시킬 수 있는 실린더 구조의 스토리지 전극막을 형성할 수 있다.
도 9를 참조하면, 스토리지 전극막(250)이 형성된 결과물 전면에 원자층증착(ALD) 방법으로 60Å 내지 120Å의 두께로 유전체막(260)을 형성한다. 유전체막(260)은 지르코늄산화막(ZrO2)을 사용하거나 유전체막의 누설전류 특성을 개선하기 위해 지르코늄산화막(ZrO2)/알루미늄산화막(Al2O3)/지르코늄산화막(ZrO2)으로 형성할 수 있다. 본 실시예에서는 유전체막으로 지르코늄산화막을 사용한다. 구체적으로, 반응 챔버 내에 스토리지 전극막(250)이 형성된 반도체 기판(200)을 장착한다. 스토리지 전극막(250)이 형성된 반도체 기판(200)을 200℃ 내지 350℃로 가열하고, 반응 챔버의 압력을 0.1torr 내지 1torr로 유지시킨다. 이어서, 운반 가스를 이용하여 지르코늄 소스를 챔버 내로 공급한다. 지르코늄 소스로 예컨대, Zr(NEtME)4 소스를 사용할 수 있고, 지르코늄 소스의 운반 가스로 예컨대, 아르곤(Ar) 가스를 사용할 수 있다. 아르곤 가스는 20sccm 내지 250sccm의 유량으로 지르코늄 소스와 함께 반응 챔버 내로 0.1초 내지 10초 동안 공급한다. 그러면, 지르코늄 소스가 열분해 반응이 일어나면서 지르코늄막이 스토리지 전극막(250)에 흡착된다. 퍼지 가스로 예컨대, 질소 가스를 사용하여 50sccm 내지 400sccm의 유량으 로, 3초 내지 10초 동안 챔버 내로 공급하여 퍼지한다. 그러면, 스토리지 전극막(250)과 화학적으로 결합되어 있지 않은 여분의 지르코늄 소스는 질소 가스와 함께 탈착된다. 계속해서, 지르코늄막을 산화시키기 위하여 반응 챔버 내에 산화 가스로 오존(O3) 가스를 공급한다. 오존(O3) 가스는 200sccm 내지 500sccm의 유량으로, 3초 내지 10초 동안 챔버 내로 공급하여 지르코늄막과 반응시켜 스토리지 전극막(250) 위에 지르코늄산화막(ZrO2)을 형성한다. 지르코늄산화막을 형성한 후에, 퍼지 가스로 예컨대, 질소 가스를 사용하여 50sccm 내지 200sccm의 유량으로, 3초 내지 10초 동안 챔버 내로 공급하여 퍼지한다. 이와 같은 방법으로 필요한 지르코늄 소스 및 오존 가스를 순차적으로 공급함에 따라 스토리지 전극막(250) 위에서 화학반응이 일어나게 되어 하나의 원자층을 형성할 수 있고, 반복 공정으로 지르코늄산화막을 균일하게 증착할 수 있다.
도 10을 참조하면, 유전체막(260) 상에 암모니아(NH3) 가스에 의해 제1 금속막으로 환원될 수 있는 물질을 증착하여 캡핑막(270)을 형성한다. 캡핑막(270)은 후속 공정에서, 캡핑막(270) 상에 제2 전극막을 형성하기 위한 암모니아 가스에 의해 제1 금속막으로 환원된다. 캡핑막(270)은 원자층증착(ALD) 방법을 이용하여 형성할 수 있다. 캡핑막(270)은 탄탈늄산화막(Ta2O5) 또는 지르코늄탄탈늄산화막(ZrxTayOz)으로 형성된 3성분계 혼합막으로 형성할 수 있다. 본 실시예에서 캡핑막(270)은 탄탈늄산화막을 사용하여 원자층증착(ALD) 방법으로 10Å의 두께로 형성 한다. 구체적으로, 반응 챔버 내에 유전체막(260)이 형성된 반도체 기판(200)을 장착한다. 유전체막(260)이 형성된 반도체 기판(200)에 200℃ 내지 500℃로 가열하고, 반응 챔버의 압력을 0.1 내지 1torr로 유지한다. 반응 챔버 내에 탄탈늄(Ta) 소스로, 예컨대, 탄탈늄에톡사이드[Ta(C2H5O)5] 소스를 공급한다. 탄탈늄 소스의 운반 가스는 아르곤(Ar) 가스를 사용한다. 아르곤 가스는 20 sccm 내지 100 sccm의 유량으로 탄탈늄 소스와 함께 챔버 내로 0.1초 내지 5초 동안 반응 챔버 내로 공급한다. 그러면, 탄탈늄 소스가 열분해 반응이 일어나면서 탄탈늄막이 유전체막(260)에 흡착된다. 유전체막(160)에 탄탈늄막을 흡착시킨 후에, 퍼지 가스로 예컨대, 질소 가스를 사용하여 50sccm 내지 300sccm의 유량으로, 0.1초 내지 5초 동안 챔버 내로 공급하여 퍼지한다. 그러면, 유전체막(260)과 화학적으로 결합되어 있지 않은 여분의 탄탈늄 소스는 질소 가스와 함께 탈착된다. 계속해서, 탄탈늄막을 산화시키기 위하여 산화 가스로 예컨대, 산소(O2) 가스, 오존(O3) 가스 또는 N2O 가스 중 어느 하나를 반응 챔버 내로 공급한다. 산화 가스는 200sccm 내지 500sccm의 유량으로, 3초 내지 10초 동안 챔버 내로 공급하여 탄탈늄막과 반응시켜 유전체막(160) 위에 탄탈늄산화막(Ta2O5)을 형성한다. 탄탈늄산화막을 형성한 후에, 퍼지 가스로 예컨대, 질소 가스를 사용하여 300sccm 내지 1000sccm의 유량으로, 0.1초 내지 5초 동안 챔버 내로 공급하여 퍼지한다. 이와 같은 방법으로 필요한 탄탈늄 소스 및 산화 가스를 순차적으로 공급함에 따라 유전체막(260) 위에서 화학반응이 일어나게 되어 하나의 원자층을 형성할 수 있고, 반복 공정을 수행하여 10Å 두께의 탄탈늄 산화막을 균일하게 증착할 수 있다.
도 11을 참조하면, 캡핑막(270)이 형성된 결과물 상에 제1 및 제2 열처리를 수행한다. 또는 제1 및 제2 열처리는 후속 공정으로, 플레이트 전극막을 형성한 후에 수행할 수도 있다. 구체적으로, 제1 열처리는 유전체막(260)의 누설전류 발생을 최소화시키고, 유전체막(260) 내의 탄소(C), 수소(H) 등의 불순물 및 산소 공공(oxygen vacancy)의 결함을 제거한다. 제1 열처리는 플라즈마(plasma) 열처리 또는 UV/O3 열처리로 수행할 수 있다. 플라즈마 열처리는 산소 가스(O2), 오존 가스(O3), N2O 가스 또는 질소(N2) 와 산소(O2)가 혼합된 가스 중 어느 하나의 가스 분위기에서 300℃ 내지 450℃로 수행한다. 분위기 가스는 100sccm 내지 200sccm의 유량으로 반응 챔버 내에 공급하고, 열처리 시간은 30초 내지 120초로 한다. 플라즈마를 발생시키기 위한 파워는 50W 내지 300W로 인가하고, 반응 챔버의 압력은 0.1torr 내지 1torr로 유지한다. UV/O3 열처리는 300℃ 내지 400℃의 온도에서 2분 내지 10분 동안 수행한다. UV의 강도는 15 mW/cm2내지 30 mW/cm2로 한다.
제2 열처리는 유전체막(260)의 유전 상수를 증가시킬 수 있다. 제2 열처리는 비활성 가스 분위기에서 수행하며, 비활성 가스로 예를 들면, 질소(N2), 아르곤(Ar), 헬륨(He) 중 어느 하나로 사용할 수 있다. 제2 열처리는 급속 열처리(rapid thermal anneal) 또는 퍼니스 열처리(furance anneal)로 수행할 수 있다. 급속 열처리의 경우, 550℃ 내지 750℃의 온도에서 30초 내지 120초 동안 수행한 다. 퍼니스 열처리는 500℃ 내지 650℃의 온도에서 10분 내지 30분 동안 수행한다. 그리고, 제1 및 제2 열처리는 후속 공정에서 플레이트 전극을 형성한 후에 수행할 수도 있다.
도 12를 참조하면, 캡핑막(도 11의 270) 상에 원자층증착(ALD) 방법으로 제2 금속막(280)을 형성한다. 이 경우, 제2 금속막(280)은 암모니아 가스를 이용하여 형성되는 금속물질을 사용한다. 본 실시예에서는 제2 금속막(280)으로 예컨대, 티타늄나이트라이드(TiN)막을 형성한다. 티타늄나이트라이드막을 형성하기 위하여 반응 가스로 암모니아 가스를 공급한다. 캡핑막(도 11의 270)으로 사용되는 탄탈늄산화막(Ta2O5) 또는 지르코늄탄탈늄 산화막(ZrxTayOz)은 제2 전극막(280)을 형성하는 암모니아 가스에 의해 탄탈늄(Ta)으로 환원되어 제1 금속막(275)/제2 금속막(280) 구조의 플레이트 전극막으로 형성된다.
본 발명은, 유전체막 상에 암모니아 가스에 의해 제1 금속막으로 환원될 수 있는 물질을 사용하여 캡핑막을 형성함으로써, 후속 암모니아 가스를 이용한 상부금속전극막을 형성하는 과정에서 유발될 수 있는 유전체막의 물성 변화를 방지하여 유전체막의 누설전류 특성을 향상시킬 수 있고, 소자의 동작 신뢰성을 확보할 수 있다.
도 1은 MIM 커패시터의 유전체막으로 사용되는 지르코늄산화막의 XPS(x-ray photoelectron spectroscopy) 분석 결과를 나타내는 도면이다.
도 2 내지 도 6은 본 발명의 제1 실시예에 따른 반도체 소자의 커패시터 형성방법을 설명하기 위하여 나타낸 도면들로서, 스택(stack)형 커패시터에 적용한 경우를 나타낸다.
도 7 내지 도 13은 본 발명의 제2 실시예에 따른 반도체 소자의 커패시터 형성방법을 설명하기 위하여 나타낸 도면들로서, 컨캐이브(concave)형 또는 실린더형 커패시터에 적용한 경우를 나타낸다.

Claims (21)

  1. 반도체 기판상에, 반도체 기판과 접촉되는 컨택플러그를 포함하는 층간절연막을 형성하는 단계;
    상기 컨택플러그와 접촉되는 하부금속전극막을 형성하는 단계;
    상기 하부금속전극막을 감싸는 유전체막을 형성하는 단계;
    상기 유전체막 위에 NH3 가스에 의해 제1 금속막으로 환원될 수 있는 캡핑막을 형성하는 단계; 및
    상기 캡핑막 위에 NH3 가스를 이용하여 제2 금속막을 형성하여, 상기 NH3 가스에 의해 환원된 제1 금속막 및 상기 제2 금속막으로 구성되는 상부금속전극막을 형성하는 단계를 포함하는 반도체 소자의 커패시터 형성방법.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 컨택플러그는 폴리실리콘막으로 형성하는 반도체 소자의 커패시터 형성방법.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서, 상기 컨택플러그와 접촉되는 하부금속전극막을 형성하기 전에,
    상기 컨택플러그의 일부를 리세스하는 단계; 및
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제3항에 있어서,
    상기 장벽금속막은 루세늄(Ru)막 또는 티타늄(Ti)막/티타늄나이트라이드(TiN)막으로 형성하는 반도체 소자의 커패시터 형성방법.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 하부금속전극막은 티타늄나이트라이드(TiN), 탄탈늄나이트라이드(TaN), 텅스텐(W), 텅스텐나이트라이드(WN), 루세늄(Ru), 루세늄산화막(RuO2), 이리듐(Ir), 이리듐산화막(IrO2), 플레티늄(Pt), 루세늄/루세늄산화막(Ru/RuO2), 루세늄/루세늄산화막(Ru/RuO2), 이리듐/이리듐산화막(Ir/IrO2) 또는 스트론튬루세늄산화막(SrRuO3) 중 어느 하나로 형성하는 반도체 소자의 커패시터 형성방법.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 유전체막은 지르코늄산화막(ZrO2) 또는 지르코늄산화막(ZrO2)/알루미늄산화막(Al2O3)/지르코늄산화막(ZrO2)으로 사용하는 반도체 소자의 커패시터 형성방법.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 캡핑막은 탄탈늄산화막(Ta2O5) 또는 지르코늄탄탈늄산화막(ZrxTayOz)으로 형성하는 반도체 소자의 커패시터 형성방법.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서, 상기 NH3 가스를 이용하여 제2 금속막을 형성하기 전에, 상기 유전막의 누설전류 발생 최소화, 불순물 및 결함을 제거하기 위한 제1 열처리 또는 상기 유전막의 유전 상수를 증가시키기 위한 제2 열처리 중 적어도 어느 하나를 수행하는 단계를 더 포함하는 반도체 소자의 커패시터 형성방법.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제8항에 있어서,
    상기 제1 열처리는 300℃ 내지 450℃에서 플라즈마(plasma) 열처리 또는 UV/O3 열처리로 수행하는 반도체 소자의 커패시터 형성방법.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제8항에 있어서,
    상기 제2 열처리는 500℃ 내지 750℃에서 급속 열처리(rapid thermal anneal) 또는 퍼니스 열처리(furnace anneal)로 수행하는 반도체 소자의 커패시터 형성방법.
  11. 반도체 기판상에, 반도체 기판과 접촉되는 스토리지노드 컨택을 포함하는 층간절연막, 식각정지막 및 희생막을 형성하는 단계;
    상기 식각정지막 및 희생막의 일부를 식각하여 상기 스토리지노드 컨택이 노출되는 개구부를 형성하는 단계;
    상기 개구부 내에 스토리지노드 컨택과 접속되며 노드 분리되는 스토리지 전극막을 형성하는 단계;
    상기 스토리지 전극막 및 상기 희생막 상부면에 유전체막을 형성하는 단계;
    상기 유전체막 위에 NH3 가스에 의해 제1 금속막으로 환원될 수 있는 캡핑막을 형성하는 단계; 및
    상기 캡핑막 위에 NH3 가스를 이용하여 제2 금속막을 형성하여, 제1 금속막 및 제2 금속막으로 구성되는 플레이트 전극막을 형성하는 단계를 포함하는 반도체 소자의 커패시터 형성방법.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제11항에 있어서,
    상기 스토리지노드 컨택은 폴리실리콘막으로 형성하는 반도체 소자의 커패시터 형성방법.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제11항에 있어서, 상기 스토리지노드 컨택과 접촉되는 스토리지 전극막을 형성하기 전에,
    상기 리세스된 스토리지노드 컨택 위에 장벽금속막을 형성하는 단계를 더 포함하는 반도체 소자의 커패시터 형성방법.
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    제13항에 있어서,
    상기 장벽금속막은 루세늄(Ru)막 또는 티타늄(Ti)막/티타늄나이트라이드(TiN)막으로 형성하는 반도체 소자의 커패시터 형성방법.
  15. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.
    제11항에 있어서,
    상기 스토리지 전극막은 티타늄나이트라이드(TiN), 탄탈늄나이트라이드(TaN), 텅스텐(W), 텅스텐나이트라이드(WN), 루세늄(Ru), 루세늄산화막(RuO2), 이리듐(Ir), 이리듐산화막(IrO2), 플레티늄(Pt), 루세늄/루세늄산화막(Ru/RuO2), 루세늄/루세늄산화막(Ru/RuO2), 이리듐/이리듐산화막(Ir/IrO2) 또는 스트론튬루세늄산화막(SrRuO3) 중 어느 하나로 형성하는 반도체 소자의 커패시터 형성방법.
  16. 청구항 16은(는) 설정등록료 납부시 포기되었습니다.
    제11항에 있어서, 상기 유전체막을 형성하기 전에,
    상기 희생막을 제거하여 스토리지 전극막을 실린더 구조로 형성하는 단계를 더 포함하는 반도체 소자의 커패시터 형성방법.
  17. 청구항 17은(는) 설정등록료 납부시 포기되었습니다.
    상기 유전체막은 지르코늄산화막(ZrO2) 또는 지르코늄산화막(ZrO2)/알루미늄산화막(Al2O3)/지르코늄산화막(ZrO2)으로 사용하는 반도체 소자의 커패시터 형성방법.
  18. 청구항 18은(는) 설정등록료 납부시 포기되었습니다.
    제11항에 있어서,
    상기 캡핑막은 탄탈늄산화막(Ta2O5) 또는 지르코늄탄탈늄산화막(ZrxTayOz)으로 형성하는 반도체 소자의 커패시터 형성방법.
  19. 청구항 19은(는) 설정등록료 납부시 포기되었습니다.
    제11항에 있어서,
    상기 NH3 가스를 이용하여 제2 금속막을 형성하기 전에, 상기 유전막의 누설전류 발생 최소화, 불순물 및 결함을 제거하기 위한 제1 열처리 또는 상기 유전막의 유전 상수를 증가시키기 위한 제2 열처리 중 적어도 어느 하나를 수행하는 단계를 더 포함하는 반도체 소자의 커패시터 형성방법.
  20. 청구항 20은(는) 설정등록료 납부시 포기되었습니다.
    제19항에 있어서,
    상기 제1 열처리는 300℃ 내지 450℃에서 플라즈마(plasma) 열처리 또는 UV/O3 열처리로 수행하는 반도체 소자의 커패시터 형성방법.
  21. 청구항 21은(는) 설정등록료 납부시 포기되었습니다.
    제19항에 있어서,
    상기 제2 열처리는 500℃ 내지 750℃에서 급속 열처리(rapid thermal anneal) 또는 퍼니스 열처리(furnace anneal)로 수행하는 반도체 소자의 커패시터 형성방법.
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KR100234702B1 (ko) 1996-12-05 1999-12-15 김영환 Ta2o5 유전막을 갖는 캐패시터 제조방법
KR100799127B1 (ko) 2006-09-29 2008-01-29 주식회사 하이닉스반도체 반구형 그레인이 형성된 기둥 형태의 하부전극을 구비한캐패시터 및 그의 제조 방법

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