JP2010527138A - 簡易化ピッチダブリング工程 - Google Patents

Abstract

半導体デバイス（100）を製造するための方法は、複数のマンドレル（124）を形成するためにフォトレジスト材料の層（111）をパターニングするステップを含む。本方法は、原子層堆積（ALD）法によって複数のマンドレル（124）を覆って酸化物材料（126）を堆積するステップをさらに含む。本方法は、露出した水平面から酸化物材料（126）を異方性エッチングするステップをさらに含む。本方法は、フォトレジスト材料（111）を選択的にエッチングするステップをさらに含む。
【選択図】図５Ａ

Description

本発明は概して集積回路製造に関し、より具体的にはピッチダブリング化集積回路フィーチャを形成するための簡易化工程に関する。

集積回路は、現代電子工学における可搬性、計算能力、記憶容量、およびエネルギー効率への要求が増すにつれて、縮小化し続けている。そのため、電気デバイスや相互接続線の幅などの集積回路の構成フィーチャ（特徴的構成：feature）のサイズも縮小し続けている。フィーチャサイズの縮小傾向は、ダイナミックランダムアクセスメモリ（“DRAM”）、フラッシュメモリ、不揮発性メモリ、スタティックランダムアクセスメモリ（“SRAM”）、強誘電（“FE”）メモリ、論理ゲートアレイなどといった、メモリ回路もしくはデバイスで明らかである。

例えば、DRAMは通常、メモリセルとして知られる何百万もの同一の回路素子を含む。典型的なメモリセルは、ストレージキャパシタおよびアクセスフィールドエフェクトトランジスタという二つの電気デバイスから構成される。各メモリセルは、1バイナリデジット（“ビット”）のデータを保存できるアドレス指定可能な記憶場所である。1ビットは、トランジスタを通してメモリセルに書き込むことができ、ストレージキャパシタの基準電極の電荷を感知することによって読み取ることができる。これらの構成電気デバイスと、それらを相互接続する導線のサイズを縮小することにより、メモリセルを組み込むメモリデバイスのサイズを同様に縮小することができる。同様の方法で、メモリデバイスにより多くのメモリセルを収めることによって、これらのデバイスのストレージ容量を増加させることができる。

別の例として、フラッシュメモリ（例えば、電気的消去可能なプログラマブルリードオンリーメモリ、すなわち“EEPROM”）は、通常、一度に1バイトの代わりに、ブロック単位で消去およびリプログラムされるタイプのメモリである。典型的なフラッシュメモリは、多くの数のメモリセルを含むメモリアレイを含む。メモリセルは電荷を保持することができるフローティングゲート電界効果トランジスタを含む。メモリセル内のデータはフローティングゲートの電荷の有無によって決定される。セルは通常、“消去ブロック”と呼ばれる区分にグループ化される。フラッシュメモリアレイのメモリセルは、通常、“NOR”アーキテクチャ（その中で各メモリセルが一つのビット線に直接結合される）もしくは“NAND”アーキテクチャ（その中でメモリセルはセルの“ストリング”に結合され、各セルがビット線に間接的に結合されるようになっており、アクセスのためにストリングの他のセルの活性化を必要とする）に配置される。消去ブロック内のメモリセルは、フローティングゲートを帯電させることにより、ランダム方式で電気的にプログラムできる。電荷はブロック消去動作によってフローティングゲートから除去でき、消去ブロック内の全てのフローティングゲートメモリセルは一つの動作で消去される。

ここに提供される例から明らかな通り、メモリデバイスは通常、電気デバイスと、電気デバイスを相互接続するために使用される導線の大きなパターンもしくはアレイを含む。このようなパターンの“ピッチ”とは、パターン内の二つの隣接フィーチャにおける同一の点の間の距離として定義される。これらのフィーチャは通常、絶縁体もしくは導電体などの材料の中の間隙（aperture）によって画定され、絶縁体もしくは導電体などの材料によって互いに相隔てられる。従ってピッチとは、フィーチャの幅と、フィーチャを隣接フィーチャから隔てている空間の幅の合計として理解できる。

本発明の一実施形態では、半導体デバイスを製造するための方法は、複数のマンドレルを形成するためにフォトレジスト材料の層をパターニングするステップを含む。本方法は、原子層堆積法を用いて複数のマンドレル上に酸化物材料を堆積するステップをさらに含む。本方法は、露出した水平面から酸化物材料を異方性エッチングするステップをさらに含む。本方法は、酸化物材料に対して選択的にフォトレジスト材料をエッチングし、それによって複数の酸化物スペーサーを形成するステップをさらに含む。

本発明の別の実施形態では、メモリデバイスを形成する方法は、基板を覆って複数のマンドレルを形成するステップを含む。マンドレルは基板の露出部分によって隔てられる。本方法は、約100℃未満の温度で実施される原子層堆積法を用いて、マンドレルを覆って、かつ基板の露出部分を覆って、スペーサー材料を堆積するステップをさらに含む。本方法は、（ａ）複数のマンドレルの露出した水平面と、（ｂ）基板の露出部分からスペーサー材料を異方性エッチングするステップをさらに含む。スペーサー材料は複数のマンドレルの垂直側壁に残されたままになる。

本発明の別の実施形態では、集積回路を形成する方法は、ハードマスク層上に複数のマンドレルを形成するステップを含む。マンドレルは感光性材料を含む。本方法は、原子層堆積法を用いてスペーサー材料を堆積するステップをさらに含む。スペーサー材料は複数のマンドレルを覆う。本方法は、水平面からスペーサー材料を異方性エッチングし、それによって感光性材料を露出するステップをさらに含む。本方法は、スペーサー材料の異方性エッチング後、露出した感光性材料を除去し、それによってハードマスク層上にスペーサーのパターンを残すステップをさらに含む。本方法は、スペーサーのパターンをハードマスク層に転写するステップをさらに含む。本方法は、ハードマスク層からスペーサーのパターンをエッチングするステップをさらに含む。

本発明の別の実施形態では、集積回路製造の方法は、ハードマスク層を覆って複数の伸長マンドレルを画定するためにリソグラフィー法を用いるステップを含む。マンドレルはフォトレジスト材料を含む。本方法は、マンドレルの周囲にスペーサーのパターンを形成するステップをさらに含む。スペーサーのパターンはリソグラフィー法の最小分解可能ピッチより小さいピッチである。スペーサーのパターンは酸化物材料から形成される。スペーサーのパターンは、約100℃未満の温度で原子層堆積法を用いて堆積される。

本発明の別の実施形態では、半導体デバイスを製造するための方法は、デバイスアレイ領域に複数のマンドレルを形成するためにフォトレジスト材料の層をパターニングするステップを含む。本方法は、複数のマンドレルを覆って、かつデバイス周辺領域を覆って酸化物材料を堆積するステップをさらに含む。本方法は、デバイスアレイ領域内の露出した水平面から酸化物材料を異方性エッチングするステップをさらに含む。本方法は、デバイス周辺領域内の酸化物材料を覆ってフォトレジスト材料のパターンを形成するステップをさらに含む。本方法は、デバイスアレイ領域から、かつデバイス周辺領域からフォトレジスト材料を選択的にエッチングするステップをさらに含む。

本発明の別の実施形態では、メモリデバイスを形成する方法は、メモリデバイスのアレイ領域内の基板を覆って複数のマンドレルを形成するステップを含む。マンドレルは随意にフォトレジスト材料を含む。マンドレルは基板の露出部分によって隔てられる。本方法は、マンドレルを覆って、基板の露出部分を覆って、かつメモリデバイスの周辺領域を覆って、スペーサー材料を堆積するステップをさらに含む。本方法は、メモリデバイスの周辺領域内のスペーサー材料を覆って、周辺マスクを堆積するステップをさらに含む。本方法は、露出した水平面からスペーサー材料を異方性エッチングするステップをさらに含む。スペーサー材料は、（ａ）アレイ領域内のマンドレルの垂直側壁に残り、かつ（ｂ）基板と周辺領域内の周辺マスクとの間に残される。

本発明の別の実施形態では、集積回路を形成する方法は、アレイ領域内のハードマスク層上に複数のマンドレルを形成するステップを含む。マンドレルはフォトレジスト材料を含む。本方法は、アレイ領域を覆って、かつアレイ領域を囲む周辺領域を覆って、酸化物材料を堆積するステップをさらに含む。酸化物材料は複数のマンドレルを覆う。本方法は、周辺領域内の酸化物材料を覆ってフォトレジスト材料のパターンを形成するステップをさらに含む。本方法は、アレイ領域内の水平面から酸化物材料を異方性エッチングするステップをさらに含む。本方法は、酸化物材料の異方性エッチング後、アレイ領域と周辺領域から、露出したフォトレジスト材料を除去するステップをさらに含む。

本発明の別の実施形態では、集積回路の製造方法は、集積回路アレイ領域内のハードマスク層を覆って複数の伸長マンドレルを画定するためにリソグラフィー法を用いるステップを含む。マンドレルはフォトレジスト材料を含む。本方法は、複数の伸長マンドレルの周囲にスペーサーのパターンを形成するステップをさらに含む。スペーサーのパターンは、リソグラフィー法の最小分解可能ピッチよりも小さいピッチである。スペーサーは約100℃未満の温度で堆積される酸化物材料から形成される。

本発明の別の実施形態では、部分的に形成される集積回路は基板を含む。部分的に形成される集積回路は、基板を覆って配置されるハードマスク層をさらに含む。部分的に形成される集積回路は、ハードマスク層を覆って直接形成され、かつ部分的に形成される集積回路のアレイ領域内に少なくとも部分的に配置される、複数のスペーサーループをさらに含む。部分的に形成される集積回路は、部分的に形成される集積回路の周辺領域内に少なくとも部分的に画定されるマスクをさらに含み、このマスクもハードマスク層を覆って直接形成される。

メモリデバイスを含む電気デバイスと導線のサイズがますます縮小するにつれ、こうしたフィーチャを形成するために使用される技法に対する要求はますます増加している。例えば、フォトリソグラフィーは一般に、基板上に導線などのデバイスフィーチャをパターニングするために使用される。ピッチの概念は、こうしたフィーチャのサイズを表現するために使用できる。しかしながら、光もしくは放射線の波長などの光学因子のために、フォトリソグラフィー法は最小ピッチを有し、その最小ピッチ以下ではフィーチャを確実に形成することができない。そのため、フォトリソグラフィー法の最小ピッチはフィーチャサイズの縮小を制限する可能性がある。

最小ピッチ以上にフォトリソグラフィー法の性能を拡張するために提案される一つの技法は、“ピッチダブリング”法である。この技法は図１Ａ−１Ｆに図示され、またU.S. Patent 5,328,810（1994年7月12日発行）に記載されており、この全開示は引用により本明細書に組み込まれる。図１Ａを参照すると、一時的な材料、もしくは消耗（expendable）材料の層20と基板30を覆っているフォトレジスト層に線10のパターンを形成するために、フォトリソグラフィーが最初に使用される。フォトリソグラフィーを実施する際に使用される一般的な波長は、157 nm、193 nm、248 nm、もしくは365 nmを含むが限定はされない。次の処理ステップを実施する前に、線10は等方性エッチングを用いて随意に縮小される。図１Ｂに示すように、その後異方性エッチングステップなどのエッチングステップによって、消耗材料の層20にパターンが転写され、その結果プレースホルダーもしくはマンドレル40が形成される。図１Ｃに示すように、フォトレジスト線10は除去することができ、各マンドレル40は、隣接するマンドレル40との間の距離を増加させるために等方性エッチングすることができる。図１Ｄに示すように、次にスペーサー材料50の層がマンドレル40を覆って堆積される。その後、図１Ｅに示すように、方向性スペーサーエッチングで水平面からスペーサー材料を優先的にエッチングすることにより、スペーサー60がマンドレル40の側面に接して形成される。その後、図１Ｆに示すように、スペーサー60のみを残して、残っているマンドレル40が除去され、スペーサー60はパターニングのためのマスクとして共働する。つまり、所定のパターン領域が元は一つのフィーチャと一つの空間（それぞれFの幅で、2Fのピッチである）を画定していたが、同じパターン領域には、スペーサー60によって画定されるように、今や二つのフィーチャと二つの空間（それぞれ1/2Fの幅で、Fのピッチである）が含まれることになる。従って、フォトリソグラフィー法で可能な最小フィーチャサイズは、ピッチダブリング法を用いることによって効果的に縮小される。

こうした方法を用いて、ピッチは実際には縮小されるのだが、このピッチの縮小は従来“ピッチダブリング”と称され、あるいはより一般的には“ピッチマルチプリケーション”と称される。これは、こうした方法が、基板の所定領域内のフィーチャの数を倍増させたり（doubled）、あるいはより一般的には増加させる（multiplied）ためである。従って、従来の専門用語を用いると、ある倍数のピッチの“マルチプリケーション”とは、実際にはその倍数だけピッチを縮小させることを含む。本明細書では従来の専門用語が維持される。スペーサーの多数の層を相互に対して形成することにより、画定可能なフィーチャサイズをさらに小さくすることができる。従って、“ピッチマルチプリケーション”と“ピッチダブリング”という用語は、スペーサー形成プロセスが使用される回数に関わらず、概してそのプロセスのことを言う。

メモリデバイスの周辺およびアレイ内にパターンを形成するために提案されるいくつかの方法は、二つの個別の炭素層の使用を含む。例えば、そのような一方法では、スペーサーループを画定するために使用されるマンドレルが上位炭素層に形成される。ピッチダブリングプロセスと周辺パターニングプロセスを実施した後、アレイパターンが下位炭素層に転写される。このプロセスは異なるサイズのフィーチャをアレイ領域と周辺領域内に形成することはできるが、スペーサーループを画定するために低温酸化物材料を用いることで、残存するフォトレジスト層からマンドレルを形成することができる。こうして、最上位の炭素層を有利に除去することができ、それによって製造を簡略化することができる。

前述のことを踏まえて、半導体もしくは集積回路デバイスにピッチダブリング化したフィーチャを形成するために、簡略化され改良された技法が開発されている。

ある実施形態では、基板に転写されるフィーチャパターンは、基板を処理するために使用されるフォトリソグラフィー法の最小ピッチ以下のピッチである。さらに、ある実施形態は、論理アレイもしくはゲートアレイ、揮発性メモリデバイスおよび不揮発性メモリデバイス（DRAM、相変化メモリ（“PCM”）、プログラマブルコンダクタランダムアクセスメモリ（“PCRAM”）、リードオンリーメモリ（“ROM”）、フラッシュメモリなど）を含むフィーチャのアレイを形成するために使用できる。そのようなデバイスでは、ピッチマルチプリケーションは、例えばデバイスのアレイ領域内にトランジスタゲート電極と導線を形成するために使用可能である。随意に、従来のフォトリソグラフィーは、デバイスの周辺領域内の論理回路（ローカル相互接続および相補型金属酸化膜半導体（“CMOS”）回路など）に有用な、より大きなフィーチャを同時に処理するために、前述の簡略化されたピッチダブリング法と特定の順番で組み合わせることができる。例えば、論理アレイは、メモリアレイと同様のコアアレイと、支援論理回路を持つ周辺部を持つフィールドプログラマブルゲートアレイ（“FPGA”）となり得る。メモリデバイス製造過程におけるマスキングステップの例は、図面に図示され、本明細書に記載される。

図２Ａと２Ｂは、メモリデバイスなどの部分的に形成された集積回路の例100の断面概略図と上面概略図をそれぞれ図示する。図２Ｂは、集積回路100が、周辺領域104によって
囲まれている中央アレイ領域102を含む様を図示している。当然のことながら、集積回路100の製造後、アレイ領域102は通常、導線と電気デバイス（トランジスタおよびキャパシタなど）で密集される。本明細書で説明するように、アレイ領域102内にフィーチャを形成するためにピッチマルチプリケーションが使用できる。

一方、周辺領域104は、アレイ領域102内のフィーチャよりも複雑な、および／または、大きなフィーチャを随意に含むことができる。こうしたより複雑な、および／または、より大きなフィーチャ（その例は様々な種類の論理回路を含む）をパターニングするためには、ピッチマルチプリケーションよりもむしろ、従来のフォトリソグラフィーが通常は使用される。周辺領域104内に位置する論理回路の幾何学的複雑さのため、集積回路100のこの領域内でピッチマルチプリケーションを使用することは困難である。対照的に、アレイパターンに特有の規則的な格子はピッチマルチプリケーションを助長する。さらに、周辺領域104内のいくつかのデバイスは、電気的な制限のためにより大きな形状を必要とするかもしれないので、そのようなデバイスにとっては、ピッチマルチプリケーションは従来のフォトリソグラフィーよりも不利である。相対的な大きさの違いの可能性に加えて、相対位置、および集積回路100内の周辺領域104とアレイ領域102の数は、他の実施形態では異なる可能性がある。アレイ領域102と周辺領域104にフィーチャを形成するために異なる処理方法が個別に使用される実施形態では、アレイ領域の処理の間、周辺領域104をマスクすることができる。

図２Ａは、部分的に形成された集積回路100が基板106を含み、その基板を覆って第一のハードマスク層108が形成されている様を図示する。一実施形態例では、第一のハードマスク層108は、窒化ケイ素、酸化ケイ素、もしくは有機材料（非晶質炭素材料、ポリマー材料、もしくはSOD材料など）などの材料を含む。好ましい実施形態では、第一のハードマスク層108は、光透過性が高く、かつ、光配向に使用される光の波長に透過性であることによって光配向にさらなる改良をもたらすような構成の非晶質炭素を含む。他の変形された実施形態では、第一のハードマスク層108は省略される。

任意の第二のハードマスク層110が第一のハードマスク層108を覆って形成される。第二のハードマスク層110は無機材料を含むことが好ましい。第二のハードマスク層110の材料例は、窒化ケイ素、多結晶ケイ素、もしくは反射防止絶縁膜（“DARC”）（ケイ素豊富な酸窒化ケイ素など）を含む。第二のハードマスク層110を構成する材料は、その後堆積されるスペーサー材料に対して選択的にエッチングできることが好ましい。第二のハードマスク層110にDARCを用いることは、フォトリソグラフィー法の解像限界に近いピッチのパターンを形成する上で特に有利となり得る。特に、DARCは光反射を低減させることによって解像力を高めることができ、その結果、フォトリソグラフィーがパターンのエッジを画定できる精度を増加させることができる。第一のハードマスク層108が、その後堆積されるスペーサー材料に対して選択的にエッチングできる実施形態では、第二のハードマスク層110は省略される。さらに他の実施形態では、第二のハードマスク層110は、第一のハードマスク層108と、次に記載される、上を覆うアレイフォトレジスト層との間に位置する、有機スピンオン反射防止膜（“ARC”）と交換される。

本明細書ではマンドレル層とも称されるアレイフォトレジスト層111は、第二のハードマスク層110を覆って形成される。アレイフォトレジスト層111は、157 nm、193 nmｍ、248 nm、もしくは365 nmの波長システム、193 nmの波長浸入（immersion）システム、13.7 nm波長システムなどの極紫外線システム、もしくは電子ビームリソグラフィーシステムに適合するフォトレジスト材料などの感光性材料を含むことが好ましい。好ましいフォトレジスト材料の例は、フッ化アルゴン感受性フォトレジスト（すなわち、フッ化アルゴン光源での使用に適したフォトレジスト）およびフッ化クリプトン感受性フォトレジスト（すなわち、フッ化クリプトン光源での使用に適したフォトレジスト）を含む。フッ化アルゴンフォトレジストは、193 nm波長システムなどの短波長フォトリソグラフィーシステムで使用されることが好ましい。フッ化クリプトンフォトレジストは、248 nm波長システムなどの長波長フォトリソグラフィーシステムで使用されることが好ましい。変形された実施形態では、アレイフォトレジスト層111は、フォトレジスト材料をパターニングするためにモールドもしくは機械力を用いることなどによって、ナノインプリントリソグラフィーによってパターニングできるフォトレジスト材料を含む。

一般に、第一のハードマスク層108、第二のハードマスク層110、およびアレイフォトレジスト層111の材料は、本明細書に開示される、様々なパターン形成ステップと転写ステップの化学物質とプロセス条件に基づいて選択される。例えば、一実施形態例では、第一のハードマスク層108、第二のハードマスク層110、およびアレイフォトレジスト層111は、それぞれ相互に対して選択的にエッチングできる。本明細書で使用される通り、その材料のエッチング速度が、隣接する材料のエッチング速度よりも速い時、その材料は“選択的にエッチングされた”（もしくは“優先的にエッチングされた”）と見なされる。例えば、ある実施形態では、“選択的にエッチング可能な”材料は、隣接する材料のエッチング速度の、少なくとも約2倍、少なくとも約10倍、少なくとも約20倍、もしくは少なくとも約40倍のエッチング速度である。変形された実施形態では、適切な他の材料、化学物質、および／またはプロセス条件が使用される場合、他の層が追加される。

第一のハードマスク層108、第二のハードマスク層110、およびアレイフォトレジスト層111は、スピンオンコーティング、スパッタリング、化学蒸着（“CVD”）、もしくは原子層堆積などの堆積プロセスを用いて形成できる。例えば、低温CVDプロセス（約550℃未満、約450℃未満、もしくはさらに約400℃未満）は、非晶質炭素層の化学的および／または物理的崩壊を有利に低減するので、第一のハードマスク層108などの、残存する非晶質炭素層を覆って材料を堆積するのに有用である。ドープ非晶質炭素層を含む非晶質炭素層の形成に関するさらなる情報は、U.S. Patent 6,573,030（2003年6月3日発行）およびU.S. Patent Application Publication 2005/0042879（2005年2月24日公開）に提供される。この特許および特許出願公開公報の全開示は、引用により本明細書に組み込まれる。

第一のハードマスク層108、第二のハードマスク層110、およびアレイフォトレジスト層111の厚みもまた、本明細書に開示されるエッチング化学物質とプロセス条件との適合性に応じて選択される。例えば、下にある層を選択的にエッチングすることにより、上にある層から下にある層へパターンを転写する時など、別の材料のマスクを通して材料をエッチングする際には、両方の層から材料がある程度除去される。従って、上位層はパターン転写過程を通して完全に磨耗しないように十分厚いことが好ましい。一実施形態例では、第二のハードマスク層110は約10 nmから約40 nmの間の厚みであることが好ましく、約15 nmから約30 nmの間の厚みであることがより好ましい。

アレイフォトレジスト層111の厚みは、アレイフォトレジスト層111をパターニングするために使用される光の波長に依存する。フォトリソグラフィーを実施するために248 nmの光が使用される実施形態例では、アレイフォトレジスト層111は約50 nmから約300 nmの間の厚みであることが好ましく、約200 nmから約250 nmの間の厚みであることがより好ましい。この高さは、フォトレジスト層をパターニングするために使用される光の波長に応じて異なる可能性がある。その後アレイフォトレジスト層111内に線が形成されるので、ある実施形態では、アレイフォトレジスト層111の高さは、構造的整合性（integrity）と、形成される線のアスペクト比によって制限される。これは、高いスペーサー線は崩壊してしまうか、あるいはそうでなければ変形してしまうかもしれないためである。

図３Ａと３Ｂに図示される通り、線124によって区切られるトレンチ122を含むアレイフォトレジスト層111内にパターンが画定される。いくつかの実施形態では、このパターンは基板上のどこにでも見られる、すなわち、アレイ領域内にパターンを画定することは、特定の利点を持つ特定の実施形態を表すに過ぎない。トレンチ122は、例えば248 nmもしくは193 nmの光のフォトリソグラフィーによって形成でき、このフォトリソグラフィーではアレイフォトレジスト層111はレチクルを通して放射に露光され、その後現像される。現像された後、残りの感光性材料（図示された実施形態ではフォトレジストである）は、図示された線124などのマスクフィーチャを形成する。他の実施形態では、マスクレスリソグラフィー、もしくはマスクレスフォトリソグラフィーも、線124を画定するために使用できる。

結果として得られた線124のピッチは、線124の幅と、隣接するトレンチ122の幅の合計に等しい。線124とトレンチ122のこのパターンを用いて形成されるフィーチャの寸法を縮小するために、ピッチはアレイフォトレジスト層111をパターニングするために使用されるフォトリソグラフィー法の限界もしくは限界付近となり得る。例えば、248 nmの光を用いるフォトリソグラフィーでは、線124のピッチは約80 nmから約150 nmの間であることが好ましく、約90 nmから約120 nmの間であることがより好ましい。従って一実施形態例では、ピッチはフォトリソグラフィー法の最小ピッチであり、その後形成されるピッチマルチプリケーション化したスペーサーパターンは、フォトリソグラフィー法の最小ピッチ以下のピッチである。他の実施形態では、位置とフィーチャサイズの誤差の許容範囲は、通常はフォトリソグラフィー法の限界に近づくにつれて増加するので、線124は、線124の位置とサイズの誤差を減らすために、200 nmなどの大きなフィーチャサイズとなるように形成される。

図４Ａと４Ｂに図示される通り、変形されたトレンチ122'および変形された線124'を形成するために、線124をエッチングすることによりトレンチ122が広げられることが好ましい。線124はこれらのフィーチャを“縮小”するために等方性エッチングを用いてエッチングされることが好ましい。適切なエッチングは、SO₂/O₂/N₂/Arプラズマ、Cl₂/O₂/Heプラズマ、もしくはHBr/O₂/N₂プラズマなどの酸素含有プラズマを用いるエッチングを含む。エッチングの範囲は、変形された線124'の幅が、その後形成されるピッチダブリング化したフィーチャ間の所望の間隔に実質的に等しくなるように選択されることが好ましい。例えば、一実施形態例では、線124の幅は約80 nmから約120 nmの間から、約35 nmから約70 nmの間に縮小され、別の実施形態では、幅は約40 nmから約50 nmの間に縮小される。有利なことに、幅を縮小させるエッチングは、線124を形成するために使用されるフォトリソグラフィー法を用いて実現される幅よりも、変形された線124'を狭くすることができる。さらに、このエッチングは変形された線124'に平滑化されたエッジをもたらすことができるので、変形された線124'の均一性を改良することができる。変形された線124'の限界寸法は、フォトリソグラフィー法の解像限界以下でエッチングできる一方で、このエッチングは変形されたトレンチ122'と変形された線124'のピッチを変更することがない。これは、これらのフィーチャの同一点間の距離が同じままであるためである。

図５Ａと５Ｂに図示される通り、低温スペーサー材料126のブランケット層が、変形された線124'を覆って堆積される。一実施形態例では、低温スペーサー材料126は、原子層堆積（“ALD”）法を用いて堆積される酸化物材料の層を含む。一般的に、フォトレジスト材料は無機材料もしくは炭素材料程には高温に耐性がない。そのため、低温酸化物材料からスペーサーを形成することで、別個のマンドレル層の堆積、パターニングおよび転写を除去することができ、パターニングされたアレイフォトレジスト層111が同じ機能を果たす。低温スペーサー材料は一実施形態では約200℃未満で堆積され、別の実施形態では約100℃未満、別の実施形態では約80℃未満、別の実施形態では約75℃未満で堆積される。

一実施形態例では、低温スペーサー材料126は、Si₂Cl₆、H₂OおよびC₅H₅N前駆物質を用
いるALDプロセスで堆積される。そのような実施形態では、スペーサー材料126は、一実施形態では約20 nmから約65 nmの間、別の実施形態では約25 nmから約60 nmの間、別の実施形態では約30 nmから約55 nmの間の厚みに堆積される。一実施形態では、スペーサー材料の厚みは約30 nmから約40 nmの間で、別の実施形態では、スペーサー材料の厚みは約43 nmから約55 nmの間である。スペーサー材料の堆積速度は、一実施形態では1サイクルあたり約1Åから1サイクルあたり約4Åの間であり、別の実施形態では1サイクルあたり約2Åである。

図６Ａから６Ｄに図示される通り、周辺フォトレジスト層128が周辺領域104内に随意に堆積され、一方アレイ領域102の少なくとも一部分はむき出しのままである。図６Ｂに図示される好ましい実施形態では、周辺フォトレジスト層128が実質的に周辺領域104の全体を覆ってブランケット堆積される。図６Ｃに図示される他の実施形態では、周辺フォトレジスト層128は周辺フィーチャを画定するようにパターニングされる。周辺フィーチャの例は、ランディングパッド、トランジスタ、ローカル相互接続などを含む。図６Ｄに図示されるもう一つの変形例の実施形態では、周辺フォトレジスト層128は、低温スペーサー材料126のループ末端と、変形された線124'の先端124''を覆って堆積され、これにより、変形された線124'の先端124''をブロックする。図６Ｄに図示される実施形態は、この構造により、低温スペーサー材料126を覆うループ末端がその後のエッチングプロセスの間に使用できないので、ダマシン構造を形成するのに特に有利である。

さらに別の変形された実施形態では、図６Ａから６Ｄの第二のマスキングステップは省略されるか、より早い段階で行われるか、あるいはより後の段階で行われる。こうしてスペーサー材料126が周辺領域104に露出したままになる。例えば、ある配置では、周辺フォトレジスト層128は、アレイフォトレジスト層111が堆積されるステップと同じ堆積ステップで堆積される。そのような実施形態では、アレイフォトレジスト層111をパターニングするために使用されるマスクは、周辺領域104にフォトレジストパターンもしくはブランケット層を残すように構成される。このプロセスの結果、介在するスペーサー材料126を伴わずに、周辺領域104内の第二のハードマスク層110上に直接、フォトレジストが堆積されることになる。

図７Ａと７Ｂに図示される通り、低温スペーサー材料126はその後異方性エッチングを受け、部分的に形成された集積回路100の水平面からスペーサー材料が除去される。そのようなエッチングは、スペーサーエッチングとしても知られるが、例えばHBr/Cl₂含有プラズマを用いて実施できる。このようにして、スペーサー130を形成するためにピッチマルチプリケーションが完成される。図示された実施形態では、スペーサー130のピッチは、元々フォトリソグラフィーによって形成されたフォトレジスト線124とトレンチ122（図３Ａと３Ｂを参照）のピッチのおよそ半分である。フォトレジスト線124は約200 nmのピッチを持ち、（約50 nmの幅で）約100 nm以下のピッチのスペーサー130が形成できる。スペーサー130は変形された線124'の側壁に接して形成されるので、スペーサー130は概して、第一の層もしくはアレイフォトレジスト層111内の変形された線124'のパターンの輪郭をたどり、従って通常は図７Ｂに図示される通り閉ループを形成する。しかしながら、一般的には、スペーサー130の構造は第二のフォトレジスト層128の有無とパターンとに依存する（上記の図６Ａから６Ｄの考察と変形例を参照）。

図８Ａと８Ｂに図示される通り、残存する露出したフォトレジスト材料が、部分的に形成された集積回路100から選択的にエッチングされる。このフォトレジスト材料は、任意の第二の、すなわち周辺フォトレジスト材料128だけでなく、第一の、すなわちアレイフォトレジスト層111も含む。この結果、変形されたトレンチ122'によって隔てられる独立スペーサー130が形成されることになる。ここで、周辺領域104内の任意の残存低温スペーサー材料126によって、周辺フィーチャが画定される。つまり、アレイフォトレジスト層111はスペーサー130を形成するためのマンドレルとして使用される。フォトレジスト材料は有機除去プロセス（organic strip process）を用いて選択的に除去される。好ましいエッチング化学反応は、SO₂を用いるエッチングなどの酸素含有プラズマエッチングを含む。周辺フォトレジスト層128が第二のハードマスク層110上に直接堆積される実施形態では、フォトレジスト材料は集積回路100のアレイ領域102のみから選択的にエッチングされる。あるいは、そのような実施形態では、フォトレジスト材料はアレイ領域102と周辺領域104の両方からエッチングされ、その後、周辺領域104内のフォトレジスト材料の堆積が続けて行われる。周辺フォトレジスト層が省略される実施形態では、ハードマスク層110は周辺アレイ領域104に露出される。

独立スペーサー130が形成された後、乾式現像ステップやin situエッチングステップなどの次の処理ステップが実施され得る。図９Ａと９Ｂに図示される通り、次の処理ステップは、スペーサー130と周辺フィーチャのパターンを、下にある第一のハードマスク層108および／または第二のハードマスク層110に転写するために使用できる。特に、図９Ａと９Ｂは、第一のハードマスク層108と第二のハードマスク層110に画定されたスペーサー130のパターンを図示している。第二のハードマスク層110は、図９Ａと９Ｂに図示された構造から随意にエッチングされる。このパターンはその後、下にある基板106のエッチングによって、下にある基板106に転写され得る。この構造は、第一のハードマスク層108および／または第二のハードマスク層110に画定されたパターンを通して、他の方法で（ドーピング、酸化、窒化、もしくは選択的堆積などによって）処理することもできる。本明細書に記載の通り、基板106は、ダマシンメタライゼーション用の絶縁層、もしくは従来のメタライゼーション用の金属層などの、予め堆積された層を含むことができる。

本明細書に開示された技法のいくつかは、アレイフィーチャを画定するための追加の層（最上位炭素層および非晶質ケイ素層など）を用いることなく、スペーサーのピッチダブリング化パターンの形成を有利に可能にする。特に、本明細書に開示される通り、低温酸化物スペーサーをアレイフォトレジスト層111上に直接形成することにより、感光性材料もしくはフォトレジスト材料そのものが、次のピッチマルチプリケーション法で使用されるマンドレルを画定するために使用できる。こうして、マンドレルを画定するために追加のマスキング層をパターニングする必要性が有利に除去される。そのような技法は、追加の乾式現像ステップおよびハードマスクエッチングステップなど、そのような追加のマスキング層に関連する処理ステップを有利に除去できる。さらに、そのような技法は、アレイ領域にスペーサーを形成するために使用されるものと同じ低温スペーサー材料を用いて、周辺フォトレジスト層128を有利に画定することもできる。本明細書に開示された実施形態のいくつかは、別個のハードマスク層の使用を必要とせずに、周辺領域104内のフィーチャをブロックおよび画定するために、ハードマスク材料を（より脆弱なフォトレジスト材料に比べて）有利に使用することもできる。

［発明の範囲］
前述の詳細な記述は本発明のいくつかの実施形態を開示するが、当然のことながら本開示は例示的なものに過ぎず、本発明を限定するものではない。当然のことながら、開示された特定の構造と操作は、上述のものと異なってもよく、本明細書に記載の方法は集積回路製造以外の関係でも使用できる。

本明細書に開示される集積回路および集積回路製造法の実施形態例は添付の図面に図示される。この図面は例示目的に過ぎず、必ずしも縮尺通りではない。図面は次の図を含み、図において類似する番号は類似する部分を示す。
複数のマスク線が上に形成された基板の断面概略図である。 一時層にマスクパターンを転写する異方性エッチング工程を実施した後の、図１Ａの基板の断面概略図である。 マスク線を除去し、等方性“シュリンク(shirink)”エッチングを実施した後の、図１Ｂの基板の断面概略図である。 一時層に残ったマンドレルを覆ってスペーサー材料をブランケット堆積させた後の、図１Ｃの基板の断面概略図である。 ピッチマルチプリケーション化したフィーチャもしくはスペーサーを残すために方向性スペーサーエッチングを実施した後の、図１Ｄの基板の断面概略図である。 マンドレルを除去した後の、図１Ｅの基板の断面概略図である。 部分的に形成された集積回路例の断面概略図である。 図２Ａの部分的に形成された集積回路の上面概略図である。 フォトレジスト層のアレイ領域内に線を形成した後の、図２Ａの部分的に形成された集積回路例の断面概略図である。 図３Ａの部分的に形成された集積回路の上面概略図である。 トリムエッチングを実施した後の、図３Ａの部分的に形成された集積回路例の断面概略図である。 図４Ａの部分的に形成された集積回路の上面概略図である。 フォトレジストマンドレルを覆って低温スペーサー材料をブランケット堆積させた後の、図４Ａの部分的に形成された集積回路例の断面概略図である。 図５Ａの部分的に形成された集積回路の上面概略図である。 周辺領域内にフィーチャを画定した後の、図５Ａの部分的に形成された集積回路例の断面概略図である。 周辺フォトレジスト層が、実質的に周辺領域全体を覆ってブランケット堆積されている、図６Ａの部分的に形成された集積回路の上面概略図である。 周辺フィーチャを画定するために周辺フォトレジスト層がパターン化されている、図６Ａの部分的に形成された集積回路の上面概略図である。 周辺フォトレジスト層が部分的に低温スペーサー材料と重なっている、図６Ａの部分的に形成された集積回路の上面概略図である。 低温スペーサー材料の異方性エッチングを実施した後の、図６Ａの部分的に形成された集積回路例の断面概略図である。 図７Ａの部分的に形成された集積回路の上面概略図である。 露出したフォトレジスト材料を除去した後の、図７Ａの部分的に形成された集積回路例の断面概略図である。 図８Ａの部分的に形成された集積回路の上面概略図である。 スペーサーのパターンを下にあるハードマスク層に転写した後の、図８Ａの部分的に形成された集積回路例の断面概略図である。 図９Ａの部分的に形成された集積回路の上面概略図である。

Claims (46)

1. 半導体デバイスを製造するための方法であって、
   複数のマンドレルを形成するためにフォトレジスト材料の層をパターニングするステップ、
   前記複数のマンドレル上に酸化物材料を堆積するために原子層堆積法を用いるステップ、
   露出した水平面から前記酸化物材料を異方性エッチングするステップ、
   前記フォトレジスト材料を前記酸化物材料に対して選択的にエッチングし、それによって複数の酸化物スペーサーを形成するステップ、
   を含む方法。
2. 前記酸化物材料が、Si₂Cl₆、H₂O、およびC₅H₅Nから成る群から選択される前駆物質を用いて堆積される、請求項１の方法。
3. 前記複数のマンドレルがデバイスアレイ領域に形成され、
   前記酸化物材料はまた、デバイス周辺領域を覆って堆積される、
   請求項１の方法。
4. 前記デバイス周辺領域内の前記酸化物材料を覆ってフォトレジスト材料のパターンを形成するステップをさらに含む、請求項３の方法。
5. 前記フォトレジスト材料を選択的にエッチングするステップが、前記デバイス周辺領域からフォトレジスト材料を選択的にエッチングするステップをさらに含む、請求項４の方法。
6. 前記酸化物材料を堆積する前に、複数の変形されたマンドレルを形成するために、前記複数のマンドレルを等方性エッチングするステップをさらに含む、請求項１の方法。
7. 前記複数のマンドレルを等方性エッチングするステップが、SO₂/O₂/N₂/Arプラズマ、Cl₂/O₂/Heプラズマ、およびHBr/O₂/N₂プラズマから成る群から選択される酸素含有プラズマを用いるステップを含む、請求項６の方法。
8. 前記変形されたマンドレルは約35 nmから約70 nmの間の幅である、請求項６の方法。
9. 前記フォトレジストの層をパターニングするステップがナノインプリントリソグラフィーを用いるステップを含む、請求項１の方法。
10. 前記酸化物材料を異方性エッチングするステップがHBr/Cl₂含有プラズマを用いるステップを含む、請求項１の方法。
11. 前記酸化物材料が約100℃未満の温度で堆積される、請求項１の方法。
12. 前記酸化物材料が約80℃未満の温度で堆積される、請求項１の方法。
13. 前記フォトレジスト材料の層がハードマスク層を覆ってパターニングされる、請求項１の方法。
14. 前記フォトレジスト材料の層が、炭素層を覆って配置される酸窒化ケイ素層を覆ってパターニングされる、請求項１の方法。
15. 前記複数のマンドレルは約50 nmから約300 nmの間の高さである、請求項１の方法。
16. 前記フォトレジスト材料の層が、非晶質炭素、フッ化アルゴンフォトレジスト、およびフッ化クリプトンフォトレジストから成る群から選択される材料を含む、請求項１の方法。
17. メモリデバイスを形成する方法であって、
    基板を覆って複数のマンドレルを形成するステップであって、前記マンドレルは前記基板の露出部分によって隔てられるステップ、
    約100℃未満の温度で実施される原子層堆積法を用いて、前記マンドレルを覆って、かつ前記基板の前記露出部分を覆って、スペーサー材料を堆積するステップ、
    （ａ）前記複数のマンドレルの露出した水平面、および（ｂ）前記基板の前記露出部分から、前記スペーサー材料を異方性エッチングし、それによって前記複数のマンドレルの垂直側壁にスペーサー材料を残すステップ、
    を含む方法。
18. 前記基板が、前記スペーサー材料の真下にハードマスク層を含む、請求項１７の方法。
19. 前記複数のマンドレルを除去し、それによって、前記基板を覆って配置される複数のスペーサーのパターンを残すステップをさらに含む、請求項１７の方法。
20. 前記スペーサーのパターンを含む前記スペーサーは約50 nm以下の幅である、請求項１９の方法。
21. 前記スペーサー材料が前記マンドレルを覆って厚みxまで堆積され、前記スペーサーのパターンを含む前記スペーサーのパターンを含む前記スペーサーは幅xである、請求項１９の方法。
22. 前記スペーサーのパターンを、非晶質炭素ハードマスクに転写するステップをさらに含む、請求項１９の方法。
23. 集積回路の形成方法であって、
    ハードマスク層上に、感光性材料を含む複数のマンドレルを形成するステップ、
    原子層堆積法を用いてスペーサー材料を堆積するステップであって、前記スペーサー材料は前記複数のマンドレルを覆うステップ、
    前記スペーサー材料を水平面から異方性エッチングし、それによって感光性材料を露出するステップ、
    前記スペーサー材料を異方性エッチングした後、露出した感光性材料を除去し、それによって前記ハードマスク層上にスペーサーのパターンを残すステップ、
    前記スペーサーのパターンを前記ハードマスク層に転写するステップ、
    前記ハードマスク層から前記スペーサーのパターンをエッチングするステップ、
    を含む方法。
24. 前記ハードマスク層が炭素を含む、請求項２３の方法。
25. 前記マンドレルが前記集積回路のアレイ領域に形成され、
    前記スペーサー材料は（ａ）前記集積回路の前記アレイ領域、および（ｂ）前記集積回路の周辺領域を覆って堆積され、前記周辺領域は前記アレイ領域を囲んでいる、
    請求項２３の方法。
26. 異方性エッチングの前に、前記周辺領域内の前記スペーサー材料を覆って感光性材料のパターンを形成するステップ、
    前記スペーサー材料の異方性エッチング後に、前記周辺領域から、露出した感光性材料を除去するステップ、
    をさらに含む、請求項２５の方法。
27. 前記ハードマスク層が、ケイ素、窒化ケイ素、および酸窒化ケイ素から成る群から選択される材料と炭素を含む、請求項２３の方法。
28. 前記ハードマスク層が半導体基板を覆って配置される、請求項２３の方法。
29. 前記スペーサー材料が約100℃未満の温度で堆積される、請求項２３の方法。
30. 前記スペーサー材料を堆積する前に前記複数のマンドレルを等方性エッチングするステップをさらに含む、請求項２３の方法。
31. 集積回路製造の方法であって、
    ハードマスク層を覆う複数の伸長マンドレルを画定するためにリソグラフィー法を用いるステップであって、前記マンドレルはフォトレジスト材料を含むステップ、
    前記マンドレルの周囲にスペーサーのパターンを形成するステップであって、
    前記スペーサーのパターンは前記リソグラフィー法の最小分解可能ピッチよりも小さいピッチを持ち、
    前記スペーサーのパターンは酸化物材料から形成され、
    前記スペーサーのパターンは約100℃未満の温度で原子層堆積法を用いて堆積される、
    スペーサーのパターンを形成するステップ、
    を含む方法。
32. 前記スペーサーのパターンが約80℃未満の温度で堆積される、請求項３１の方法。
33. 前記スペーサーのパターンが約30℃未満の温度で堆積される、請求項３１の方法。
34. 前記スペーサーのパターンを前記ハードマスク層に転写するステップをさらに含む、請求項３１の方法。
35. 前記スペーサーのパターンを前記ハードマスク層に転写するステップが、前記ハードマスク層の下にある基板の一部分を露出するステップをさらに含む、請求項３４の方法。
36. 前記スペーサーのパターンが、前記マンドレルの周囲に形成されるスペーサーループのパターンを含む、請求項３１の方法。
37. 前記ハードマスク層が、ケイ素、窒化ケイ素、および酸窒化ケイ素から成る群から選択される材料を含む、請求項３１の方法。
38. 前記ハードマスク層が反射防止絶縁膜を含む、請求項３１の方法。
39. 前記ハードマスク層が有機反射防止膜を含む、請求項３１の方法。
40. 前記ハードマスク層が半導体基板を覆って形成される、請求項３１の方法。
41. 前記ハードマスク層が半導体基板および非晶質炭素層を覆って形成される、請求項３１の方法。
42. 前記マンドレルは約50 nmから約300 nmの間の高さである、請求項３１の方法。
43. 前記マンドレルは約200 nmから約250 nmの間の高さである、請求項３１の方法。
44. 前記マンドレルが、非晶質炭素、フッ化アルゴンフォトレジスト、およびフッ化クリプトンフォトレジストから成る群から選択される材料を含む、請求項３１の方法。
45. 前記スペーサーのパターンは、約70 nmから約120 nmの間のピッチである、請求項３１の方法。
46. 前記パターンは約80 nmから約100 nmの間のピッチである、請求項３１の方法。

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