KR20170096195A - 그래프팅 중합체 물질의 사용으로 기판의 패턴화 - Google Patents

그래프팅 중합체 물질의 사용으로 기판의 패턴화 Download PDF

Info

Publication number
KR20170096195A
KR20170096195A KR1020177020392A KR20177020392A KR20170096195A KR 20170096195 A KR20170096195 A KR 20170096195A KR 1020177020392 A KR1020177020392 A KR 1020177020392A KR 20177020392 A KR20177020392 A KR 20177020392A KR 20170096195 A KR20170096195 A KR 20170096195A
Authority
KR
South Korea
Prior art keywords
spacer
substrate
mandrel
pattern
spacer material
Prior art date
Application number
KR1020177020392A
Other languages
English (en)
Other versions
KR102310834B1 (ko
Inventor
안톤 제이. 데빌리어스
제프리 스미스
Original Assignee
도쿄엘렉트론가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 도쿄엘렉트론가부시키가이샤 filed Critical 도쿄엘렉트론가부시키가이샤
Publication of KR20170096195A publication Critical patent/KR20170096195A/ko
Application granted granted Critical
Publication of KR102310834B1 publication Critical patent/KR102310834B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604Chemical etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816Aspects relating to the layout of the pattern or to the size of vias or trenches

Abstract

종래의 자기 정렬 다중 패턴화 및 순차적 리소-에칭 증착 패턴화 접근법을 사용하는 것에 비해 더 작은 치수로 서브 해상도 트렌치, 콘택 개구부, 라인, 및 다른 구조물을 생성하기 위한 패턴화 방법. 본 명세서의 기술은 에칭 저항성을 거의 제공하지 않거나 전혀 제공하지 않도록 변경된 그래프팅 중합체 물질을 사용(고속 에칭)하여 패턴화하는 것을 포함한다. 그래프팅 중합체 물질은 맨드릴을 갖는 기판 상에 스페이서 물질로서 증착된다. 스페이서 물질은 하부 층의 노출된 표면에는 부착되지 않고 맨드릴 표면에 선택적으로 부착된다. 스페이서 물질은 또한 측벽 스페이서가 형성되도록 특정 길이까지 부착된다. 스페이서 사이의 개구부가 충전 물질로 충전되고, 그런 다음 그래프팅 물질로 구성된 측벽 스페이서는 에칭되어 안티-스페이서를 생성한다. 기억 층으로의 에칭 전사 및/또는 추가 릴리프 패턴의 사용이 다양한 피처들을 생성하기 위해 통합될 수 있다.

Description

그래프팅 중합체 물질의 사용으로 기판의 패턴화
관련 출원에 대한 상호 참조
본 출원은 2014년 12월 22일자에 출원된 발명의 명칭이 "Patterning a Substrate Using Grafting Polymer Material,"인 미국 가특허 출원 제62/095,365호의 우선권을 주장하며, 이 출원은 그 전체가 참조로써 본 명세서에 포함된다.
본 발명은 반도체 기판의 패턴화에 포함된 공정뿐만 아니라 집적 회로의 미세 제조를 포함하는 미세 제조에 관한 것이다.
물질 프로세싱 방법론(예컨대, 포토 리소그래피)에서, 패턴화된 층을 생성하는 것은, 통상적으로 포토 레지스트와 같은 방사선 민감성 물질의 얇은 층을 기판의 상부 표면에 도포하는 것을 포함한다. 이러한 방사선 민감성 물질은, 패턴을 기판 상의 하부 층으로 에칭(etch) 또는 전사(transfer)하기 위해 사용될 수 있는 패턴화된 마스크로 변형된다. 방사선 민감성 물질의 패턴화는, 일반적으로 예를 들어, 포토 리소그래피 시스템을 사용하여 방사선 민감성 물질 상으로 레티클 (및 관련 광학기기)를 통한 방사선 소스에 의한 노광을 포함한다. 이러한 노광은 방사선 민감성 물질 내에 잠재적 패턴(latent pattern)을 생성하고, 그런 다음 방사선 민감성 물질은 현상될 수 있다. 현상은 지형 또는 릴리프 패턴(relief pattern)을 생성하기 위해 방사선 민감성 물질의 일부를 용해 및 제거하는 것을 나타낸다. 예를 들어, 현상은 현상액을 사용하여 방사선 민감성 물질의 조사된 영역(예컨대, 포지티브 포토 레지스트의 경우) 또는 조사되지 않은 영역(예컨대, 네거티브 레지스트의 경우)의 제거를 포함할 수 있다. 그런 다음, 릴리프 패턴은 마스크 층으로서 기능할 수 있다.
요약
방사선 또는 광의 패턴을 기판 상으로 노광하기 위한 종래의 리소그래피 기술은, 노광된 피처들의 크기를 제한하고 노광된 피처들 사이의 피치 또는 간격을 제한하는 다양한 도전 과제를 갖는다. 포토 리소그래피 노광을 사용하여 실현 가능한 해상도가 제한되기 때문에, 노광 툴들이 신뢰 가능하게 제공할 수 있는 해상도를 넘어서 막(film)을 패턴화하기 위해 다양한 접근법들이 도입되었다. 이러한 기술들은 이중 패턴화, 피치 멀티플리케이션(정확히 말하자면, 피치 밀도 멀티플리케이션), 또는 서브 해상도 패턴화로 알려져 있다. 이러한 접근법들은 종래의 리소그래피 기술로 현재 가능한 것보다 더 작은 피치에서 더 작은 피처들의 패턴화를 허용할 수 있다.
집적 회로(IC) 제조 노드를 전진시키기 위한 비교적 작은 트렌치, 콘택 홀, 및 슬롯 콘택 구조물의 패턴화는, 리소그래피, 에칭, 및 증착 유닛 프로세싱 단계를 포함하는 다수의 개별 패턴화 공정들의 통합을 통해, 및/또는 EUV(extreme ultraviolet; 극자외선) 리소그래피의 통합을 통해, 자기 정렬 다중 패턴화(self-aligned multiple patterning; SAMP) 방식의 통합에 의존하게 되었다.
비교적 작은 트렌치를 제조하는 예시적인 경우, SAMP 적용은, 레지스트 라인 구조물의 리소그래픽 패턴화, 하부 하드 마스크로의 이미지의 선택적 전사, 맨드릴(mandrel) 위에 스페이서 물질의 증착을 포함하는 다수의 유닛 프로세싱 단계, 맨드릴의 측벽을 따라 이어지는 스페이서를 남기는 선택적 스페이서 오픈 에칭을 수행하는 단계, 스페이서에 대한 계획적인 에칭 선택도(또는 에칭 저항률)를 갖도록 선택된 물질로 스페이서 커버된 맨드릴을 충전하는 단계, 스페이서 물질을 커버하지 않도록 커버 물질을 에칭 또는 평탄화하는 단계, 스페이서 물질을 제거하지만 맨드릴을 남기는 선택적 에칭을 수행하는 단계, 및 기판 상에 물질을 충전하는 단계를 가질 수 있고, 이에 의해 스페이서 물질의 증착에 의해 정의된 트렌치 패턴을 남긴다.
본 명세서에 개시된 기술들은 종래의 자기 정렬 다중 패턴화(SAMP) 및 순차적 리소-에칭 증착(LELE...) 다중 패턴화 접근법에 비해 상당한 개선을 갖는 서브 해상도 트렌치, 콘택 개구부, 라인, 및 다른 구조물을 생성하기 위한 패턴화 방법을 포함한다. 본 명세서의 기술들은 다른 물질들에 비해 에칭 저항성이 거의 없거나 전혀 없는 구성물을 갖도록 선택된 그래프팅 중합체 물질을 사용하여 패턴화하는 것을 포함한다. 이 물질은 고속이며 선택적인 에칭으로, 증착된 스페이서를 생성하기 위해 사용될 수 있으며, 안티-스페이서 흐름에 통합될 수 있다. 스페이서 물질은 종래 방식으로 증착되거나, 하부 층 또는 바닥 물질에 부착하지 않고 맨드릴에 선택적으로 부착되는 구성물의 스핀 온(spin-on) 코팅 공정을 사용하여 증착된다. 맨드릴에 부착된 스페이서 물질의 두께는 중합체 길이에 의해 제어될 수 있어, 이에 의해 CD를 제어할 수 있다. 그런 다음, 오버코트 물질을 스핀 온 하거나, 다른 식으로 증착할 수 있다. 스페이서 물질을 제거한 이후에, 기판은 계속되는 프로세싱 또는 하부 타겟 층으로의 전사를 위한 패턴을 정의한다.
일 실시예는 기판 상에 패턴을 형성하는 방법을 포함한다. 방법은 타겟 층 상에 배치된 맨드릴을 갖는 기판을 제공하는 단계를 포함한다. 맨드릴은 제 1 물질을 포함하고, 타겟 층은 제 2 물질을 포함한다. 제 2 물질은 제 1 물질과는 화학적으로 상이하도록 선택된다. 스페이서 물질이 기판 상에 증착된다. 스페이서 물질은 타겟 층의 노출된 표면에 부착되지 않고, 맨드릴의 노출된 표면에 선택적으로 부착된다. 그 결과, 적어도 맨드릴의 측벽 상에 실질적으로 균일한 두께의 스페이서가 생성된다. 그런 다음, 충전 물질이 기판 상에 증착된다. 충전 물질은 맨드릴의 측벽 상의 스페이서 물질에 의해 정의된 공간을 충전한다. 충전 물질은 정의된 공간을 통해 타겟 층과 접촉한다. 충전 물질은 스페이서의 측벽 상의 스페이서와 수직 인터페이스를 형성한다. 충전 물질은 제 3 물질을 포함한다. 그런 다음, 스페이서는 제거되어, 충전 물질과 맨드릴은 함께 결합된 패턴을 정의한다. 이 결합된 패턴은 패턴 전사를 위한 마스크로서 기능할 수 있거나, 연속적인 패턴화 공정 및 구조물 형성을 위해 사용될 수 있다.
물론, 본 명세서에 설명된 바와 같은 상이한 단계들의 논의 순서는 명확함을 위해 제시되었다. 일반적으로, 이러한 단계들은 임의의 적절한 순서로 수행될 수 있다. 또한, 본 명세서의 상이한 특징들, 기술들, 구성들 등 각각이 본 개시의 상이한 장소들에서 논의될 수 있지만, 각각의 개념들은 서로 독립적으로 또는 서로 조합되어 실행될 수 있다는 것이 의도된다. 따라서, 본 발명은 많은 상이한 방식으로 포함되고 보여질 수 있다.
이 요약 부분은 모든 실시예 및/또는 본 개시 또는 청구된 발명의 점진적 신규한 양상을 특정하지는 않는다는 것을 유의한다. 대신, 이 요약은 종래 기술들에 비해 상이한 실시예 및 대응하는 신규한 점에 대한 예비 논의만을 제공한다. 본 발명 및 실시예들의 추가 세부 사항 및/또는 가능한 관점에 대해, 독자는 하기에서 더 논의되는 바와 같은 상세한 설명 부분 및 본 개시의 대응하는 도면을 참조한다.
본 발명의 다양한 실시예들 및 이들의 다수의 수반되는 장점들에 대한 보다 완전한 이해는 첨부 도면과 관련하여 고려되는 다음의 상세한 설명을 참조하면 용이하게 명백해질 것이다. 도면은 반드시 실척도인 것은 아니며, 대신에 특징, 원리, 및 개념을 설명하기 위해 놓여진 것임을 강조한다.
도 1 내지 도 7은 본 명세서의 실시예들에 따라 기판을 패턴화하기 위한 공정 시퀀스를 도시하는 기판 세그먼트의 개략적인 단면도이다.
도 8 내지 도 11은 본 명세서의 실시예들에 따라 기판을 패턴화하기 위한 공정 시퀀스를 도시하는 기판 세그먼트의 개략적인 단면도이다.
도 12 내지 도 17은 본 명세서의 실시예들에 따라 기판을 패턴화하기 위한 공정 시퀀스를 도시하는 기판 세그먼트의 개략적인 단면도이다.
본 명세서에 개시된 기술들은 종래의 자기 정렬 다중 패턴화(SAMP) 및 순차적 리소-에칭 증착(LE 반복) 다중 패턴화 접근법에 비해 상당한 개선을 갖는 서브 해상도 트렌치, 콘택 개구부, 라인, 및 다른 구조물을 생성하기 위한 패턴화 방법을 포함한다. 본 명세서의 기술들은 에칭 저항성을 거의 제공하지 않거나 전혀 제공하지 않도록 변경된 그래프팅 중합체 물질을 사용하여 패턴화하는 것을 포함한다. 이러한 물질은 고속 에칭 그래프팅 중합체로서 설명될 수 있다. 이 물질은 증착된 안티-스페이서를 선택적으로 에칭하는 것을 포함하는 하나 이상의 새로운 공정들을 생성하기 위해 사용될 수 있다. 이러한 안티-스페이서 적용은 비용, 시간, 및 거칠기가 상당히 감소된 서브 해상도 트렌치, 콘택, 및 슬롯 콘택 구조물이 생성될 수 있는 패턴화 공정을 제공한다. 최종 패턴화 성능은 에지 배치 오차, 라인 에지 거칠기, 및 국부/전역 임계 치수 균일성 면에서 SAMP의 것과 일치하지만, 전반적인 복잡성 및 비용은 낮아진다. 이러한 고속 에칭 그래프팅 중합체 및 안티-스페이서 접근법과 관련된 성능 메트릭은, 종래의 EUV 노광 공정과 비교하여 프로세싱 능력을 크게 향상시킨다.
본 명세서의 공정들은 "안티-스페이서" 패턴화 흐름을 포함하는 다양한 패턴화 방식에 적용될 수 있다. 종래에는, 스페이서가 맨드릴의 측벽 상에 형성될 때, 맨드릴이 제거되고, 그런 다음 측벽 스페이서가 패턴을 하부 층으로 전사하기 위한 마스크로서 사용되어, 이에 의해 하부 층에 라인을 형성한다. 안티-스페이서 흐름에서, 측벽 스페이서는 맨드릴 상에 형성되고(통상적으로, 충전 물질 또는 맨드릴 물질 내부 또는 외부로 산 확산으로부터의 탈보호(de-protection)를 통해), 충전 물질이 스페이서의 비맨드릴(non-mandrel) 측에 위치하고, 그런 다음, 스페이서 자체가 패턴을 하부 층으로 전사하기 전에 제거된다. 따라서, 스페이서에 의해 이전에 점유된 공간은, 이제 하부 층으로 전사될 패턴을 정의하므로, 안티-스페이서라는 용어를 사용한다. 이러한 안티-스페이서 흐름은 적어도 하부 층에 비교적 좁은 트렌치를 생성하는데 유용하다. 본 명세서의 기술들은 사전 패턴화된 맨드릴과 같은 맨드릴에 선택적으로 부착되는 에칭 선택적 스페이서 물질(안티-스페이서 흐름)의 그래프팅 및/또는 증착을 포함한다. 맨드릴에 선택적으로 부착되는 스페이서 물질을 갖는 기판 - 하부 층 물질에는 부착되지 않음 - 은, 충전 물질로 오버코팅되거나 스페이서 물질(안티-스페이서 물질)의 에칭 선택도(에칭 저항률)와는 상이하지만 반드시 맨드릴 물질의 에칭 선택도와 상이한 것은 아닌 에칭 선택도(에칭 저항률)를 갖는 충전 물질을 위에 증착한다. 예시적인 스페이서 물질은 포토 레지스트, 유기 평탄화 층, 비결정질 탄소 등에 대한 높은 선택도를 가질 수 있는 스핀 온 중합체 구성물을 포함할 수 있다. 이러한 스핀 온 중합체 구성물은, 타겟 층 물질에 유사한 접착을 형성하지 않고 맨드릴 물질의 표면에 그래프팅되거나 부착될 작용기를 포함할 수 있다.
그런 다음, 기판은 적어도 스페이서 물질이 커버되지 않을 때까지, 스페이서 및 맨드릴 패턴을 커버하는 임의의 덮은층(over-burden)을 스트리핑하도록 에칭될 수 있다. 스페이서 물질이 맨드릴 및 충전 물질에 비해 에칭 속도가 상당히 크기 때문에, 일단 스페이서 물질이 커버되지 않으면, 스페이서 물질은 빠르게 제거되어, 이제 제거된 스페이서 물질에 의해 정의된 패턴을 갖는 패턴화된 층을 야기한다. 이 패턴은 통상적으로 트렌치이므로, 트렌치는 패턴 아래에 배치된 타겟 층에 생성될 수 있다. 이 공정에서 생성된 트렌치는, 예를 들어, 화학적 기상 증착(chemical vapor deposition (CVD) 또는 원자 층 증착(atomic layer deposition; ALD)에 의해 증착된 경우, 스페이서 물질을 위해 사용되는 증착 공정 및/또는 스페이서 물질의 중합체 길이에 의해 제어되는 임계 치수(critical dimension; CD)를 야기한다. 남아 있는 맨드릴 및 충전 물질은, 후속 재조합 및/또는 패턴 반전을 위해 보다 적합한 하드 마스크 물질 또는 하부 기억 층으로 트렌치 패턴을 선택적으로 전사시키기 위해, 서로에 대한 에칭 저항률만을 가질 필요가 있다. 안티-스페이서 공정은 상술된 유사한 접근법을 통합하거나, 상승 교차 패턴을 사용하거나, 및/또는 후술된 부가적인 프로세싱 기술들을 사용함으로써, 콘택 및 슬롯 콘택 패턴을 생성하기 위해 확장될 수 있다.
본 명세서의 실시예들을 설명하는데 편의상, 다음의 설명은 슬롯 콘택 구조물의 패턴화를 주로 설명할 것이다. 당업자는 다른 패턴화 방식을 위한 동반하는 변경뿐만 아니라 다른 구조물로의 적용을 용이하게 이해할 것이다. 이제 도 1을 참조하면, 개략적인 도면이 본 명세서의 공정과 함께 사용하기 위한 예시적인 기판(100)의 단면 세그먼트를 도시한다. 기판(100)은 타겟 층(107) 상에 배치된 맨드릴(110)을 포함하고, 타겟 층(107)은 결국 하나 이상의 하부 층들(105) 상에 배치된다. 기판(100)은 집적 회로, 디지털 디스플레이 등을 제조하기 위해 미세 제조에 사용되는 것과 같은 실리콘 웨이퍼를 포함할 수 있다. 맨드릴(110)은 다양한 기술들을 사용하여 패턴화되거나 제조될 수 있다. 맨드릴 물질의 선택은, 맨드릴이 제 1 물질을 포함하고 타겟 층(107)이 제 2 물질을 포함하고, 제 2 물질은 제 1 물질과는 화학적으로 상이하도록 선택된다. 다시 말하면, 타겟 층(107)이 "바닥"으로 고려되면, 바닥 상의 맨드릴 구조물은 특정 물질이 타겟 층과 비교하여 맨드릴과는 상이하게 반응하도록 상이한 화학 조성을 갖는다. 특정 스페이서 물질이 선택적으로 접착할 수 있는 그래프팅 또는 부착 표면을 맨드릴이 제공하도록 선택된다. 따라서, 맨드릴은 슬롯 콘택 구조물의 내부 측을 제공할 것이다. 본 명세서에서 화학적으로 상이한 것은, 상이한 원자 조성을 필요로 하는 것이 아니라, 상이한 표면 특성을 제공하는 상이한 결합 또는 결정 구조물을 포함할 수 있다는 것을 유념한다.
맨드릴은 매우 다양한 물질들로 구성될 수 있다. 맨드릴은 산화물, 질화물, 금속, 산화물 커버된 포토 레지스트, 경화된 포토 레지스트, 및 실리콘으로 구성될 수 있다. 맨드릴 물질은 중합체 기반 포토 레지스트 물질의 경도 값보다 큰 경도 값을 갖는 물질일 수 있다. 포토 레지스트가 맨드릴 물질로 사용되도록 선택되면, 포토 레지스트 물질을 임의의 후속 리소그래피 노광에 민감하지 않게 렌더링하는 것과 같이, 효과를 향상시키기 위해 몇 가지 추가적인 프로세싱이 포함될 수 있다. 후속 리소그래피 노광은 교차 패턴을 갖는 실시예들에서 실행될 수 있다. 경화, 탈감각화, 또는 후속 프로세싱을 위한 다른 준비를 위해 포토 레지스트 물질을 처리하는 다양한 기술들이 있다. 예를 들어, 상부 실리콘 함유 전극에 음전류 직류 전력을 인가하는 것은, 포토 레지스트 경화를 위해 탄도(ballistic) 전자 빔을 생성할 수 있고, 추가적인 보호를 위해 산화막을 증착할 수 있다. 이러한 전자 빔 경화는 추가의 산 생성을 방지하기 위해 포토 레지스트를 교차 결합시킬 수 있다. 다른 처리는 교차 결합을 위한 진공 자외선(VUV) 노광을 포함할 수 있다. 또 다른 옵션은 포토 레지스트를 탈보호에 영향을 받지 않게 렌더링하기 위한 화학적 오버코팅 또는 침투이다.
맨드릴 물질이 타겟 층 물질과 유사하거나 동일하면, 타겟 층 표면과는 상이한 부착 표면을 생성하도록 맨드릴의 표면 처리가 수행될 수 있다. 예를 들어, 맨드릴은 얇은 산화물 증착이 표면 상으로 스퍼터링되게 할 수 있다. 대안적으로, 원자 층 증착(ALD)이 표면 특성을 변화시키기 위해 수행될 수 있다. 다른 플라즈마 기반 처리가 사용되어, 노출된 맨드릴 물질의 표면 에너지를 변화시켜 후속 선택적 부착을 가능하게 할 수 있다.
기판을 제공하거나, 생성하거나, 수용한 후에, 스페이서 물질이 기판 상에 증착되어, 그 결과 스페이서 물질이 타겟 층의 노출된(커버되지 않은) 표면에 부착되지 않고 맨드릴의 노출된 표면에 선택적으로 부착된다. 이러한 선택적 증착은 맨드릴의 측벽을 포함하는 맨드릴 표면 상에 형성된 스페이서의 실질적으로 균일한 두께를 야기한다. 도 2는 맨드릴(110)에 부착된 스페이서 물질을 도시하는 예시적인 결과이다. 표면(117)은 부착 표면을 나타내며, 또한 그래프팅 표면으로 라벨링될 수 있다. 표면(117)에서, 스페이서 물질은 맨드릴에 부착된다. 표면(117)은 스페이서와 타겟 층(107)의 계면에는 나타나지 않음을 유념한다. 스페이서는 계면 위치에서 타겟 층(117)의 일부와 접촉할 수 있지만, 표면(117)에서 맨드릴(110)로의 부착과는 대조적으로 타겟 층(107)과는 화학적으로 부착되지 않는다.
기판 상에 스페이서 물질을 증착하기 위한 몇 가지 옵션들이 있다. 하나의 옵션은, 기판 상에 액체로서 스페이서 물질을 증착하는 것을 포함한다. 이것은 스핀 코팅 증착일 수 있다. 예를 들어, 주어진 기판은 스페이서 물질이 기판 상에 증착되는 동안 코팅 챔버에서 스피닝될 수 있다. 이 스피닝 액션은 기판을 커버하기 위해 기판 표면 전역에 스페이서 물질을 확산시킨다. 맨드릴과 접촉하는 스페이서 물질이 맨드릴 표면에 부착된다. 맨드릴 표면에 부착된 중합체만 남고, 나머지 스페이서 물질은 용매 스트리핑과 및 습식 현상과 같은 습식 제거를 사용하여 제거될 수 있다. 이러한 스핀 온 중합체 증착은 다른 물질에 접착되지 않고 하나의 물질에 선택적으로 접착하도록 지시되는 구성물을 적용하는 방향성 화학적 오버코트(directed chemical overcoat)로서 공지될 수 있다. 스페이서 물질을 증착하기 위한 대안적인 기술들은 화학적 기상 증착(CVD) 및 원자 층 증착(ALD)을 포함한다. ALD 또는 CVD 증착된 물질은 맨드릴 및 후속 충전 물질에 대한 에칭 선택도를 갖도록 선택된다. ALD 및 CVD 물질들은 선택적 그래프팅이 가능하지 않으므로, 이들 물질들을 사용하는 것은 컨포멀 증착에 뒤이어 스페이서 오픈 에칭을 포함할 수 있다.
일부 실시예들에서, 스페이서 물질의 증착은 맨드릴에 부착되는 스페이서 물질의 미리 결정된 두께를 야기하는, 중합체 크기 및 회전 반경의 선택을 포함할 수 있다. 이러한 스페이서 물질은 1.0 나노미터와 20 나노미터 사이의 중합체 길이를 갖도록 선택될 수 있다. 다시 말해서, 주어진 스페이서 물질의 중합체 길이가 맨드릴에 선택적으로 부착되는 스페이서의 두께를 직접적으로 결정할 수 있다. 20 나노미터보다 큰 중합체 길이가 또한 사용될 수 있지만, 이러한 길이는 중합체들이 서로 접히도록 하여, 이에 의해 불균일하거나 가변적인 두께를 생성할 수 있다.
스페이서 물질은 맨드릴 및 충전 물질의 에칭 저항성 값보다 작은 에칭 저항성 값을 갖는 구성물을 가질 수 있다. 다시 말해서, 에칭 공정이 실행될 때, 스페이서 또는 스페이서 물질은 맨드릴 및 충전 물질 제거 속도의 적어도 2배 속도로 에칭(제거)될 것이다. 일부 실시예들에서, 스페이서 물질은 맨드릴 및 충전 물질 모두의 오니시(Ohnishi) 파라미터보다 큰 오니시 파라미터 값을 갖도록 선택된다. 오니시 파라미터는 주어진 물질의 에칭 저항성의 측정치이다. 습식 또는 건식 에칭 저항성은 레지스트 구성물의 오니시 파라미터에 의해 추정될 수 있다. 오니시 파라미터는 다음과 같이 정의될 수 있다: (N/(Nc-No)), 여기서, N은 총 원자 수를 나타내고, Nc는 탄소 원자 수를 나타내며, No는 산소 원자 수를 나타낸다. 따라서, 높은 탄소 함량을 갖는 포토 레지스트는 산소 플라즈마 반응성 이온 에칭(RIE) 하에서 높은 산소 함량을 갖는 포토 레지스트보다 더 양호한 에칭 마스크로서 작용한다. 오니시 파라미터가 작은 경우, 우수한 건식 에칭 능력이 획득된다. 예를 들어, 오니시 파라미터가 4.0 이하인 레지스트 구성물은 양호한 에칭 저항성을 가지며, 2.5 미만의 값은 높은 에칭 저항성을 나타낸다. 예를 들어, 폴리(하이드록시-스티렌)과 같은 높은 탄소 함량 중합체는 약 2.5의 오니시 파라미터(에칭 속도)를 갖고, 폴리(메타크릴산 메틸)와 같은 산소 함유 중합체는 약 5.0의 오니시 파라미터를 갖는다. 존재하는 임의의 링 구조물들이 또한 높은 에칭 저항성에 기여할 수 있다. 따라서, 약 3.0 이상의 오니시 파라미터를 갖는 물질은 에칭 저항성이 없거나 에칭 저항성을 거의 갖지 않는다.
다음 단계에서, 충전 물질이 기판 상에 증착되어, 그 결과 충전 물질은 맨드릴의 측벽 상의 스페이서 물질에 의해 정의된 공간을 충전한다. 다시 말해서, 측벽 스페이서와 임의의 다른 개구부 사이의 공간은 충전 물질로 충전된다. 충전 물질은 정의된 공간, 즉 타겟 층에 대한 액세스를 갖는 개구부 내에 있는 정의된 공간을 통해 타겟 층과 접촉한다(또는 접촉할 수 있다). 충전 물질은 스페이서의 측벽 상의 스페이서와 수직 인터페이스(맨드릴에 부착되는 측벽 스페이서에 대향함)를 형성한다. 충전 물질은 제 3 물질을 포함한다. 도 3은 충전 물질(130) 증착의 예시적인 결과를 도시한다. 충전 물질은 적어도 스페이서 사이의 공간(132)을 충전한다는 것을 유념한다. 대부분의 실시예들에서, 특히 스핀 코팅 증착을 사용하여 증착될 때, 충전 물질은 스페이서 및 맨드릴을 커버할 수 있다. 일부 실시예들에서, 폴리스티렌 타입 중합체와 같은 유기 스핀 온 하드 마스크 물질이 충전 물질(덮은층 막)로서 증착될 수 있다.
다른 실시예들은 실리콘 함유 반사 방지 코팅 또는 비결정질 탄소 물질을 포함할 수 있다. 충전 물질은 스페이서 물질이 제거된 이후에, 맨드릴 및 충전 물질만을 남겨 슬롯 콘택 구조물의 외부 에지를 정의할 수 있다. 충전 물질은 스페이서 물질에 그리고 맨드릴 구조물들 사이의 타겟 층에 대한 에칭 선택도를 갖는다. 충전 물질을 증착하는 것은, 도 3에 도시된 바와 같이 기판 상에 평탄한 표면을 야기할 수 있다. 이러한 평탄한 표면을 야기하도록 증착을 제어하는 것은, 평탄한 표면 상에 포토 레지스트 막을 도포하는 것과 같은 후속 공정에 유리하다. 일부 실시예들에서, 충전 물질 선택은 2차 노광 단계에서 상부 포토 레지스트로의 광의 반사를 최소화하는 것에 기초할 수 있고 및/또는 상부 포토 레지스트에 대한 반사 방지 특성을 제공할 수 있다.
다음 단계에서, 스페이서가 기판으로부터 제거되어, 충전 물질 및 맨드릴이 함께 결합된 패턴(릴리프 패턴)을 정의하도록 한다. 스페이서를 제거하는 단계는, 맨드릴 물질 및 충전 물질의 에칭 속도보다 2배 큰 에칭 속도로 스페이서 물질을 에칭하는 에칭 화학물을 사용하여 에칭 공정을 실행하는 단계를 포함할 수 있다. 물질 선택에 따라, 에칭 속도가 이 양보다 클 수 있다는 것을 유념한다. 통상적인 흐름에서, 스페이서를 제거하기 전에, 제거할 일부 덮은층 충전 물질이 존재한다. 따라서, 스페이서를 제거하는 단계는, 기판에서 적어도 스페이서의 상부 표면 위의 물질을 제거하는 평탄화 공정을 실행하는 단계를 포함할 수 있다. 이러한 제거는, 예를 들어, 맨드릴이 화학적 기계적 연마(chemical mechanical polishing; CMP) 정지 물질로서 기능하는 경우, 맨드릴의 상부 표면까지 물질을 제거할 수 있다. 비연마성 평탄화 처리를 위해, 블랭킷 에칭 절차가 스페이서까지 또는 스페이서의 상부 표면 아래로 충전 물질을 에칭할 수 있다. 대안적으로, 평탄화 공정은 충전 물질의 상단 표면으로부터 적어도 스페이서 물질의 상단 표면까지의 충전 물질을 용해시키는 산 확산 공정을 실행하는 단계를 포함한다. 다시 말해서, 슬림 백(slim-back) 공정은 충전 물질을 적어도 스페이서와 같은 높이가 되게 하거나 심지어 스페이서 아래로 리세스되도록 풀다운하기 위해 실행될 수 있다. 대안적인 실시에서, 365 nm 포토 레지스트가 충전 물질(덮은층이 됨)로서 사용되고, 이 충전 물질은 365 nm 파장에 대량 노출되어 충전 물질의 덮은층 부분을 선택적으로 현상할 수 있다. 이러한 평탄화 단계의 예시적인 결과가 도 4에 도시된다.
기판 상에 커버되지 않은 스페이서가 있으면, 맨드릴 및 나머지 충전 물질의 임의의 에칭 속도보다 큰 속도로 스페이서 물질을 제거하기 위해 스페이서에 대해 선택적인 화학물을 사용하는 플라즈마 기반 에칭 절차를 사용하는 것에 의해, 스페이서는 선택적으로 제거될 수 있다. 이 것은 결합된 패턴을 야기한다. 도 5는 스페이서가 제거된 이러한 결합된 패턴의 도면을 도시한다. 이러한 결합된 패턴에서, 맨드릴 및 충전 물질에 의해 정의된 공간은 비교적 좁은 CD를 가지며, 이는 스페이서 물질의 중합체 길이에 의해 제어될 수 있다. 따라서, 패턴 전사를 위한 트렌치는, 약 1 내지 20 나노미터의 길이에서 생성될 수 있고, 이 길이는 종래의 포토 리소그래피 스캐너 시스템의 해상도보다 작은 치수이다.
이러한 결합된 패턴을 생성한 이후에, 결합된 패턴은 도 6에 도시된 바와 같이 타겟 층(107)으로 전사될 수 있다. 맨드릴(110) 및 충전 물질(130)은 그 후 제거될 수 있다. 예시적인 결과가 도 7에 도시된다. 도 7은 최종적으로 패턴화된 구조물들의 세트, 후속 에칭을 위한 하드 마스크, 후속 패턴과 결합될 기억 패턴 등을 나타낼 수 있다.
따라서, 스페이서를 제거한 후에, 결합된 패턴은 패턴 전사에 사용될 수 있다. 그러나, 다른 실시예들에서, 결합된 패턴은 복합 패턴화에 사용될 수 있다. 도 8 및 도 9는 전술한 바와 같이 결합된 패턴을 생성하기 위해 스페이서(120)를 제거하는 것을 도시한다. 이 시점에서, 기술은 결합된 패턴 상에 평탄화 층을 증착하고, 평탄화 층 상에 포토 레지스트 막을 증착하며, 결합된 패턴과 상승 교차된 패턴을 형성하는 포토 리소그래피 패턴화 공정을 실행하는 것을 포함할 수 있다. 통상적으로, 제 2 또는 상부 패턴의 라인 또는 피처가 일반적으로 제 1 패턴(결합된 패턴)의 트렌치 또는 라인에 수직으로 이어진다. 패턴들을 서로 상승 교차시킴으로써, 각각의 패턴은 기판의 상이한 레벨/층 상에 있을 수 있지만, 기판의 작업 표면의 수직 뷰 또는 방향성 에칭 관점으로부터, 패턴들은 서로 교차하는 것처럼 보이며 후속 방향성 에칭 동안 결합되는 피처를 갖는다. 따라서, 물리적으로 교차하지 않는 두 개의 패턴들이 있더라도, 기판의 작업 표면에 수직인 관점으로부터 교차를 볼 수 있다. 예를 들어, 직선 개구부와 교차하는 직사각형 개구부는, 에칭될 하부 층 또는 타겟 층이 라인 세그먼트로서만 보여질 수 있다는 것을 의미한다. 다른 예에서, 두 개의 트렌치가 서로 상승 교차되면, 정사각형 형상의 교차부가 생성될 것이다.
따라서, 후속 단계는 방사선 민감성 물질(예컨대, 포토 레지스트)의 층으로 결합된 패턴을 커버하는 것, 및 방사선 민감성 물질의 층에서 노광 패턴을 현상하는 것을 포함할 수 있다. 도 10은 방사선 민감성 물질(140)이 기판을 커버하는 결과를 도시한다. 노광 패턴은 포토 리소그래피를 통해 생성될 수 있으며, 노광 패턴을 현상하는 것은, 결합된 패턴의 일부를 커버하지 않는(드러내는) 제 2 마스크를 야기한다. 그런 다음, 제 2 마스크 및 결합된 패턴은 함께 상승 교차된 패턴을 정의한다. 예시적인 결과가 도 11에 도시된다.
따라서, 예를 들어, 제 2 포토 레지스트는 남아 있는 충전 물질보다 높게 코팅되고, 스페이서에 의해 이전에 점유된 공간에 수직하게 진행하는 트렌치를 형성하도록 이미징될 수 있다. 이러한 추가된 노광(방사선) 단계는 맨드릴이 이러한 후속 노광 단계에 민감하지 않거나/영향을 받지 않게 하기 위해서, 전자 빔 경화, 이온 주입, VUV 노광, 플라즈마 처리, 화학 침투 공정 등에 의해 임의의 포토 레지스트 맨드릴을 처리하는 이점을 강조한다. 예를 들어, 수직 트렌치가 가용성 물질을 현상함으로써 개방되면, 이 현상은 충전 물질 및 맨드릴 물질의 일부를 커버하지 않을 수있다.
에칭 단계가 남아 있는 충전 물질의 최소 에칭 및 맨드릴의 최소 에칭으로 스페이서(스페이서 물질)를 선택적으로 제거하기 위해 사용될 수 있다. 스페이서 물질이 방향성 자기 조립(direct self-assembly; DSA)의 지시된 화학적 오버코트 버전과 같이 자연적 유기물(충전 물질 및 맨드릴 물질과 함께)이면, 스페이서 물질의 Onishi 파라미터는 포토 레지스트 또는 유기 평탄화 층(organic planarization layer; OPL) 스핀 온 하드 마스크 막과 같은 종래의 유기 막에 관해 고속 에칭 특성을 갖도록 정의될 수 있다. 타겟 층으로 에칭될 패턴의 영역은 안티-스페이서 "레이스트랙"과 제 2 포토 레지스트 코팅에 의해 정의된 트렌치의 교차 영역일 수 있다. 그런 다음, 이 교차 영역은 고도로 제어 가능한 임계 선명도(critical definition)를 갖는 한 쌍의 슬롯 콘택 형상 구조물을 정의할 수 있다. 예를 들어, 장축은 제 2 리소그래피 단계의 트렌치 폭에 의해 정의될 수 있다. 종래의 193nm 리소그래피에서, 예시적인 트렌치는 단일 노광 공정 동안 크기가 40nm일 수 있지만, 건식 에칭 트리밍 및/또는 후속 화학 처리를 통해 20nm까지 더 감소될 수 있다. 장축은 제 2 노광에 더하여 SAMP 공정을 통합함으로써 훨씬 더 낮게 조정될 수 있다. 단축은 스핀 온 타입의 적용 동안 약 1.0nm만큼 작을 수 있고, 원자 층 증착 처리 동안 1.0nm 미만의 범위일 수 있는, 스페이서 물질 자체의 회전 반경 및 중합체 크기에 의해 정의될 수 있다.
도 11에 도시된 바와 같이, 슬롯 콘택의 경우에서와 같은 상승 결합된 패턴은, 하부 타겟 층(하드 마스크일 수 있음)으로 전사되고, 그런 다음, 남아 있는 맨드릴, 충전 물질, 및 제 2 포토 레지스트는 선택적으로 스트리핑되어, 기억된 하드 마스크 막에 정확하게 정의된 슬롯 콘택 구조물을 드러낼 수 있다.
도 12 내지 도 17은 도 8 내지 도 11에 도시된 흐름과 유사한 흐름을 도시한다. 두 흐름 간의 차이는, 도 8 내지 도 11에서 스페이서가 포토 레지스트 또는 후속 패턴화를 위한 다른 평탄화 층을 증착하기 전에 제거된다는 것이다. 따라서, 도 8 내지 도 11의 실시예에서, 평탄화 물질은 본질적으로 스페이서 물질에 의해 이전에 점유된 공간을 충전한다. 그에 반해서, 도 12 내지 도 17은 스페이서 물질을 제거하기 전에 방사선 민감성 층이 도포되는 공정 흐름(도 13)을 도시한다. 이 흐름에서, 노출된 패턴이 현상되어, 이에 의해 도 14에 도시된 바와 같이 스페이서(120)의 커버되지 않은 세그먼트를 포함하는 하부 기판의 일부를 커버하지 않는다. 이 시점에서, 커버되지 않은 스페이서는 에칭될 수 있어(그동안, 커버된 스페이서는 기판 상에 남아 있음), 도 15에 도시된 바와 같이 슬롯, 콘택, 및 다른 마스크 구조물을 정의할 수 있는 상승 결합된 패턴을 생성한다. 그런 다음, 이 결합된 패턴은 타겟 층(107)으로 전사될 수 있고(도 16), 그런 다음 마스킹 층이 제거될 수 있다(도 17).
이와 같이, 본 명세서의 기술은 상당한 이점을 제공할 수 있다. 예를 들어, 이러한 기술은 SAMP 프로세싱을 통해 그리고 순차적 개별 리소그래피-에칭-증착 공정들을 통해 서브 해상도 슬롯 콘택, 콘택, 및 트렌치 구조물을 형성하는 종래 방식에 비교하여 전반적으로 프로세싱 복잡성 및 비용을 향상시킨다. 다른 이점으로는 에지 배치 오차 감소, 라인 에지 거칠기 개선, EUV 리소그래피 성능에 비해 임계 치수 제어 개선, 및 순차적 개별 리소그래피-에칭-증착 공정들을 포함한다. 맨드릴 물질에는 선택적으로 부착되거나 접착될 수 있지만 맨드릴이 위치한 타겟 층에는 부착되지 않는 고속 에칭 중합체 막의 통합은 스페이서 물질에 대한 스페이서 오픈 에칭 단계의 제거를 가능하게 한다. 부가적으로, 주어진 안티-스페이서 패턴이 유닛 프로세싱의 끝에서 정의될 수 있으므로, 임의의 타입의 충전 막이 사용될 수 있다. 본 명세서의 기술은 약 1.0nm까지 제어될 수 있는 물리적 중합체 크기에 의해 임계 치수, 트렌치, 콘택, 또는 슬롯 콘택 피처의 크기를 정의할 수 있다. 이것은 최종 패턴의 전반적인 임계 치수 균일성을 의미한다. 부가적으로, 중합체 크기는 형성된 맨드릴의 크기 및 피치로부터 어떠한 영향을 받지 않으므로, 최종 트렌치 또는 콘택 패턴의 마스크 오차 요인, 관통 피치, 및 선형 효과를 또한 무효화한다.
전술한 설명에서, 프로세싱 시스템의 특정 기하학적 구조 및 본 명세서에 사용되는 다양한 컴포넌트 및 프로세스에 대한 설명과 같은 특정 세부 사항이 기재되었다. 그러나, 본 명세서의 기술들은 이러한 특정 세부 사항들로부터 벗어나는 다른 실시예들에서 실시될 수 있고, 그러한 세부 사항들은 설명을 위한 것이며 제한적인 것은 아니라는 것을 이해해야 한다. 본 명세서에 개시된 실시예들은 첨부 도면을 참조하여 설명되었다. 유사하게, 설명을 위해, 특정 번호, 물질 및 구성이 철저한 이해를 제공하기 위해 기재되었다. 그럼에도 불구하고, 실시예들은 이러한 특정한 세부 사항없이 실시될 수 있다. 실질적으로 동일한 기능 구성을 갖는 컴포넌트는 동일한 참조 부호로 표시되므로, 임의의 중복 설명은 생략될 수 있다.
다양한 기술들이 다양한 실시예들의 이해를 돕기 위해 다수의 이산 동작들로서 설명되었다. 설명의 순서는 이들 동작들이 반드시 순서에 의존하는 것을 의미하는 것으로 해석되어서는 안 된다. 정말로, 이러한 동작들은 제시된 순서로 수행될 필요는 없다. 설명된 동작들은 설명된 실시예들과는 상이한 순서로 수행될 수 있다. 다양한 부가적인 동작들이 수행될 수 있고 및/또는 설명된 동작들은 추가의 실시예들에서 생략될 수 있다.
본 명세서에서 사용되는 "기판" 또는 "타겟 기판"은 일반적으로 본 발명에 따라 처리되는 대상물을 지칭한다. 기판은 디바이스, 특히 반도체 또는 다른 전자 디바이스의 임의의 물질 부분 또는 구조물을 포함할 수 있으며, 예를 들어, 반도체 웨이퍼, 레티클과 같은 베이스 기판 구조물, 또는 박막과 같은 베이스 기판 구조물 상에 또는 그 위에 있는 층일 수 있다. 따라서, 기판은 임의의 특정 베이스 구조물, 밑에 있는 층 또는 위에 있는 층, 패턴화 또는 비패턴화로 제한되지 않고, 오히려 이러한 층 또는 베이스 구조물, 및 층 및/또는 베이스 구조물의 임의의 조합을 포함하는 것으로 고려된다. 이 설명은 특정 타입의 기판을 참조할 수 있지만, 이것은 단지 예시를 위한 것이다.
당업자는 또한 본 발명의 동일한 목적을 여전히 달성하면서 전술한 기술의 동작에 많은 변형이 있을 수 있음을 이해할 것이다. 이러한 변형은 본 개시의 범위에 의해 커버되도록 의도된다. 이와 같이, 본 발명의 실시예에 대한 앞서 말한 설명은 제한하기 위한 것이 아니다. 오히려, 본 발명의 실시예에 대한 임의의 제한은 다음의 청구 범위에 제시된다.

Claims (20)

  1. 기판 상에 패턴을 형성하는 방법에 있어서,
    타겟 층 상에 배치된 맨드릴(mandrel)을 갖는 기판을 제공하는 단계로서, 상기 맨드릴은 제 1 물질을 포함하고, 상기 타겟 층은 제 2 물질을 포함하며, 상기 제 2 물질은 상기 제 1 물질과는 화학적으로 상이한 것인, 상기 맨드릴을 갖는 기판을 제공하는 단계;
    상기 기판 상에 스페이서 물질을 증착(deposit)하는 단계로서, 상기 스페이서 물질은 상기 타겟 층의 노출된 표면에는 부착되지 않고 상기 맨드릴의 노출된 표면에 선택적으로 부착되어, 적어도 상기 맨드릴의 측벽 상에 실질적으로 균일한 두께를 갖는 스페이서가 형성되는 것인, 상기 스페이서 물질을 증착하는 단계;
    상기 맨드릴의 측벽 상의 상기 스페이서 물질에 의해 정의된 공간을 충전하는 충전 물질을 상기 기판 상에 증착하는 단계로서, 상기 충전 물질은 상기 정의된 공간을 통해 상기 타겟 층과 접촉하고, 상기 충전 물질은 상기 스페이서의 측벽 상의 스페이서와 수직 인터페이스를 형성하며, 상기 충전 물질은 제 3 물질을 포함하는 것인, 상기 충전 물질을 증착하는 단계; 및
    상기 스페이서를 제거하는 단계로서, 상기 충전 물질 및 상기 맨드릴은 기판 상에 남아 함께 결합된 패턴을 정의하는 것인, 상기 스페이서를 제거하는 단계
    를 포함하는 기판 상에 패턴을 형성하는 방법.
  2. 제 1 항에 있어서, 상기 스페이서 물질을 증착하는 단계는, 상기 기판 상에 액체로서 상기 스페이서 물질을 증착하는 단계를 포함하는 것인, 기판 상에 패턴을 형성하는 방법.
  3. 제 2 항에 있어서, 상기 스페이서 물질을 증착하는 단계는, 상기 스페이서 물질이 상기 기판을 커버하도록 상기 기판을 스피닝하는 단계를 포함하는 것인, 기판 상에 패턴을 형성하는 방법.
  4. 제 1 항에 있어서, 상기 스페이서 물질을 증착하는 단계는, 원자 층 증착(atomic layer deposition; ALD) 또는 화학적 기상 증착(chemical vapor deposition; CVD)을 통해 상기 스페이서 물질을 증착하는 단계를 포함하는 것인, 기판 상에 패턴을 형성하는 방법.
  5. 제 1 항에 있어서, 상기 스페이서 물질을 증착하는 단계는, 상기 맨드릴에 부착되는 스페이서 물질의 미리 결정된 두께를 야기하는 중합체 크기 및 회전 반경을 선택하는 단계를 포함하는 것인, 기판 상에 패턴을 형성하는 방법.
  6. 제 5 항에 있어서, 상기 스페이서 물질을 증착하는 단계는, 1.0 나노미터와 20 나노미터 사이의 중합체 길이를 갖는 스페이서 물질을 선택하는 단계를 포함하는 것인, 기판 상에 패턴을 형성하는 방법.
  7. 제 1 항에 있어서, 상기 스페이서 물질은 제 1 물질 및 상기 충전 물질의 에칭 저항성 값보다 작은 에칭 저항성 값을 갖도록 선택되는 것인, 기판 상에 패턴을 형성하는 방법.
  8. 제 1 항에 있어서, 상기 스페이서 물질은 상기 맨드릴 및 상기 충전 물질 양자 모두의 오니시(Ohnishi) 파라미터보다 큰 오니시 파라미터 값을 갖도록 선택되는 것인, 기판 상에 패턴을 형성하는 방법.
  9. 제 1 항에 있어서, 상기 충전 물질은 실리콘 함유 반사 방지 코팅 또는 비결정질 탄소인 것인, 기판 상에 패턴을 형성하는 방법.
  10. 제 1 항에 있어서, 상기 스페이서를 제거하는 단계는, 상기 제 1 물질 및 상기 충전 물질의 에칭 속도보다 2배 큰 에칭 속도로 상기 스페이서 물질을 에칭하는 에칭 화학물(etch chemistry)을 사용하여 에칭 공정을 실행하는 단계를 포함하는 것인, 기판 상에 패턴을 형성하는 방법.
  11. 제 1 항에 있어서, 상기 스페이서를 제거하는 단계는, 상기 기판에서 적어도 상기 스페이서의 상부 표면 위의 물질을 제거하는 평탄화 공정을 실행하는 단계를 포함하는 것인, 기판 상에 패턴을 형성하는 방법.
  12. 제 11 항에 있어서, 상기 평탄화 공정을 실행하는 단계는, 상기 충전 물질의 상단(top) 표면으로부터 적어도 상기 스페이서 물질의 상단 표면까지의 충전 물질을 용해시키는 산 확산 공정을 실행하는 단계를 포함하는 것인, 기판 상에 패턴을 형성하는 방법.
  13. 제 1 항에 있어서,
    상기 결합된 패턴을 상기 타겟 층으로 전사하는 단계
    를 더 포함하는 기판 상에 패턴을 형성하는 방법.
  14. 제 1 항에 있어서,
    상기 결합된 패턴 상에 평탄화 층을 증착하는 단계;
    상기 평탄화 층 상에 포토 레지스트 막을 증착하는 단계; 및
    상기 결합된 패턴과 상승 교차된 패턴(elevationally crossed pattern)을 형성하는 포토 리소그래피 패턴화 공정을 실행하는 단계
    를 더 포함하는 기판 상에 패턴을 형성하는 방법.
  15. 제 1 항에 있어서,
    방사선 민감성 물질의 층으로 상기 결합된 패턴을 커버하는 단계; 및
    상기 방사선 민감성 물질의 층에서 노광 패턴을 현상하는 단계
    를 더 포함하고,
    상기 노광 패턴은 포토 리소그래피를 통해 생성되고,
    상기 노광 패턴을 현상하는 단계는, 상기 결합된 패턴의 일부를 노출시키는 제 2 마스크를 야기하고,
    상기 제 2 마스크 및 상기 결합된 패턴은 함께, 상승 교차된 패턴을 정의하는 것인, 기판 상에 패턴을 형성하는 방법.
  16. 제 1 항에 있어서,
    상기 스페이서 물질을 증착하는 단계 이전에, 상기 스페이서 물질이 상기 맨드릴의 노출된 표면과 접촉할 때 상기 맨드릴의 노출된 표면에 부착되게 하는 처리로 상기 맨드릴의 노출된 표면을 변경시키는 단계
    를 더 포함하는 기판 상에 패턴을 형성하는 방법.
  17. 제 1 항에 있어서, 상기 제 1 물질은 중합체 기반 포토 레지스트 물질의 경도 값(hardness value)보다 큰 경도 값을 갖는 것인, 기판 상에 패턴을 형성하는 방법.
  18. 제 1 항에 있어서, 상기 제 1 물질은, 산화물, 질화물, 금속, 산화물 커버된 포토 레지스트, 경화된 포토 레지스트, 및 실리콘으로 구성된 그룹으로부터 선택되는 것인, 기판 상에 패턴을 형성하는 방법.
  19. 제 1 항에 있어서, 상기 제 1 물질은 패턴화된 포토 레지스트 물질인 것인, 기판 상에 패턴을 형성하는 방법.
  20. 제 19 항에 있어서, 상기 맨드릴을 갖는 기판을 제공하는 단계는, 포토 레지스트의 층을 리소그래픽으로 노광하여 현상하고, 그 뒤에 탄도(ballistic) 전자 처리, 및 실리콘 스퍼터 증착이 이어져, 상기 포토 레지스트의 노출된 표면 상에 산화물 층을 형성하는 단계를 포함하는 것인, 기판 상에 패턴을 형성하는 방법.
KR1020177020392A 2014-12-22 2015-12-17 그래프팅 중합체 물질의 사용으로 기판의 패턴화 KR102310834B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US201462095365P 2014-12-22 2014-12-22
US62/095,365 2014-12-22
PCT/US2015/066462 WO2016106092A1 (en) 2014-12-22 2015-12-17 Patterning a substrate using grafting polymer material

Publications (2)

Publication Number Publication Date
KR20170096195A true KR20170096195A (ko) 2017-08-23
KR102310834B1 KR102310834B1 (ko) 2021-10-07

Family

ID=56130279

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020177020392A KR102310834B1 (ko) 2014-12-22 2015-12-17 그래프팅 중합체 물질의 사용으로 기판의 패턴화

Country Status (5)

Country Link
US (1) US9595441B2 (ko)
KR (1) KR102310834B1 (ko)
CN (1) CN107112212B (ko)
TW (1) TWI608292B (ko)
WO (1) WO2016106092A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022150116A1 (en) * 2021-01-08 2022-07-14 Tokyo Electron Limited Freeze-less methods for self-aligned double patterning

Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10056265B2 (en) 2016-03-18 2018-08-21 Taiwan Semiconductor Manufacturing Co., Ltd. Directed self-assembly process with size-restricted guiding patterns
TWI680535B (zh) 2016-06-14 2019-12-21 美商應用材料股份有限公司 金屬及含金屬化合物之氧化體積膨脹
US9947548B2 (en) * 2016-08-09 2018-04-17 International Business Machines Corporation Self-aligned single dummy fin cut with tight pitch
TWI719262B (zh) 2016-11-03 2021-02-21 美商應用材料股份有限公司 用於圖案化之薄膜的沉積與處理
WO2018089351A1 (en) * 2016-11-08 2018-05-17 Applied Materials, Inc. Geometric control of bottom-up pillars for patterning applications
US10340135B2 (en) * 2016-11-28 2019-07-02 Asm Ip Holding B.V. Method of topologically restricted plasma-enhanced cyclic deposition of silicon or metal nitride
US9881794B1 (en) * 2016-11-29 2018-01-30 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor methods and devices
US10770349B2 (en) 2017-02-22 2020-09-08 Applied Materials, Inc. Critical dimension control for self-aligned contact patterning
US10217633B2 (en) * 2017-03-13 2019-02-26 Globalfoundries Inc. Substantially defect-free polysilicon gate arrays
US10636659B2 (en) 2017-04-25 2020-04-28 Applied Materials, Inc. Selective deposition for simplified process flow of pillar formation
US20180323061A1 (en) * 2017-05-03 2018-11-08 Tokyo Electron Limited Self-Aligned Triple Patterning Process Utilizing Organic Spacers
US11022886B2 (en) * 2017-05-17 2021-06-01 Taiwan Semiconductor Manufacturing Co,, Ltd. Bottom-up material formation for planarization
US10840186B2 (en) 2017-06-10 2020-11-17 Applied Materials, Inc. Methods of forming self-aligned vias and air gaps
TW201906035A (zh) 2017-06-24 2019-02-01 美商微材料有限責任公司 生產完全自我對準的介層窗及觸點之方法
US10795270B2 (en) * 2017-08-25 2020-10-06 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of defect inspection
US10770293B2 (en) * 2017-08-29 2020-09-08 Taiwan Semiconductor Manufacturing Co., Ltd. Method for manufacturing a semiconductor device
WO2019046399A1 (en) 2017-08-31 2019-03-07 Micromaterials Llc METHODS FOR PRODUCING SELF-ALIGNED INTERCONNECTION HOLES
WO2019046402A1 (en) 2017-08-31 2019-03-07 Micromaterials Llc METHODS FOR GENERATING SELF-ALIGNED INTERCONNECTION HOLES
WO2019050735A1 (en) 2017-09-06 2019-03-14 Micromaterials Llc METHODS FOR PRODUCING SELF-ALIGNED INTERCONNECTION HOLES
US10727045B2 (en) * 2017-09-29 2020-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method for manufacturing a semiconductor device
JP2019106538A (ja) 2017-12-07 2019-06-27 マイクロマテリアルズ エルエルシー 制御可能な金属およびバリアライナー凹部のための方法
EP3499557A1 (en) 2017-12-15 2019-06-19 Micromaterials LLC Selectively etched self-aligned via processes
US20190198325A1 (en) 2017-12-22 2019-06-27 International Business Machines Corporation Extreme ultraviolet (euv) lithography patterning methods utilizing euv resist hardening
KR20190104902A (ko) 2018-03-02 2019-09-11 마이크로머티어리얼즈 엘엘씨 금속 산화물들을 제거하기 위한 방법들
TW202002219A (zh) 2018-05-08 2020-01-01 美商微材料有限責任公司 用來產生高的深寬比的完全自對準的通孔的選擇性移除過程
TW202011547A (zh) 2018-05-16 2020-03-16 美商微材料有限責任公司 用於產生完全自對準的通孔的方法
WO2019236350A1 (en) 2018-06-08 2019-12-12 Micromaterials Llc A method for creating a fully self-aligned via
EP3618103A1 (en) * 2018-08-30 2020-03-04 IMEC vzw A patterning method
US11164938B2 (en) 2019-03-26 2021-11-02 Micromaterials Llc DRAM capacitor module
US11355442B2 (en) 2019-05-10 2022-06-07 International Business Machines Corporation Forming self-aligned multi-metal interconnects
JP2022548863A (ja) * 2019-09-19 2022-11-22 東京エレクトロン株式会社 狭小トレンチを形成する方法
US20210294148A1 (en) * 2020-03-17 2021-09-23 Tokyo Electron Limited Planarizing Organic Films
US11562908B2 (en) 2020-04-28 2023-01-24 International Business Machines Corporation Dielectric structure to prevent hard mask erosion
CN114446769A (zh) * 2020-11-06 2022-05-06 长鑫存储技术有限公司 半导体器件的制备方法
US20220334482A1 (en) * 2021-04-15 2022-10-20 Taiwan Semiconductor Manufacturing Co., Ltd. Photoresist top coating material for etching rate control
US11875994B2 (en) * 2022-01-07 2024-01-16 Nanya Technology Corporation Method for preparing semiconductor device structure with features at different levels
CN116741626A (zh) * 2022-03-04 2023-09-12 长鑫存储技术有限公司 一种半导体结构的制备方法及半导体结构
US20230290676A1 (en) * 2022-03-10 2023-09-14 Tokyo Electron Limited Self Aligned Multiple Patterning Method

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050136630A1 (en) * 2003-12-23 2005-06-23 Kim In S. Methods of forming a pattern for a semiconductor device
US20100167548A1 (en) * 2008-12-31 2010-07-01 Won-Kyu Kim Method for forming fine pattern using quadruple patterning in semiconductor device
JP2010527138A (ja) * 2006-04-07 2010-08-05 マイクロン テクノロジー, インク. 簡易化ピッチダブリング工程
US20100243161A1 (en) * 2005-09-01 2010-09-30 Micron Technology, Inc. Pitch multiplied mask patterns for isolated features
US20120043646A1 (en) * 2010-08-20 2012-02-23 Globalfoundries Inc. Spacer double patterning that prints multiple cd in front-end-of-line
US20120282751A1 (en) * 2011-05-04 2012-11-08 Samsung Electronics Co., Ltd. Methods of fabricating semiconductor devices including fine patterns
US20130309871A1 (en) * 2008-11-24 2013-11-21 Micron Technology, Inc. Methods of forming a masking pattern for integrated circuits
US20140138800A1 (en) * 2012-11-21 2014-05-22 Semiconductor Manufacturing International Corp. Small pitch patterns and fabrication method

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101989707B1 (ko) * 2014-07-08 2019-06-14 도쿄엘렉트론가부시키가이샤 네거티브톤 현상제 겸용 포토레지스트 조성물 및 이용 방법
US10276380B2 (en) * 2014-10-17 2019-04-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method of semiconductor device fabrication
TWI632437B (zh) * 2014-11-07 2018-08-11 羅門哈斯電子材料有限公司 用於形成凸紋影像的方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050136630A1 (en) * 2003-12-23 2005-06-23 Kim In S. Methods of forming a pattern for a semiconductor device
US20100243161A1 (en) * 2005-09-01 2010-09-30 Micron Technology, Inc. Pitch multiplied mask patterns for isolated features
JP2010527138A (ja) * 2006-04-07 2010-08-05 マイクロン テクノロジー, インク. 簡易化ピッチダブリング工程
US20130309871A1 (en) * 2008-11-24 2013-11-21 Micron Technology, Inc. Methods of forming a masking pattern for integrated circuits
US20100167548A1 (en) * 2008-12-31 2010-07-01 Won-Kyu Kim Method for forming fine pattern using quadruple patterning in semiconductor device
US20120043646A1 (en) * 2010-08-20 2012-02-23 Globalfoundries Inc. Spacer double patterning that prints multiple cd in front-end-of-line
US20120282751A1 (en) * 2011-05-04 2012-11-08 Samsung Electronics Co., Ltd. Methods of fabricating semiconductor devices including fine patterns
US20140138800A1 (en) * 2012-11-21 2014-05-22 Semiconductor Manufacturing International Corp. Small pitch patterns and fabrication method

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022150116A1 (en) * 2021-01-08 2022-07-14 Tokyo Electron Limited Freeze-less methods for self-aligned double patterning

Also Published As

Publication number Publication date
KR102310834B1 (ko) 2021-10-07
CN107112212A (zh) 2017-08-29
TW201636729A (zh) 2016-10-16
US20160181100A1 (en) 2016-06-23
WO2016106092A1 (en) 2016-06-30
TWI608292B (zh) 2017-12-11
CN107112212B (zh) 2021-03-12
US9595441B2 (en) 2017-03-14

Similar Documents

Publication Publication Date Title
KR102310834B1 (ko) 그래프팅 중합체 물질의 사용으로 기판의 패턴화
KR102436100B1 (ko) 분해능이하 기판 패터닝을 위한 에칭 마스크를 형성하는 방법
KR102394042B1 (ko) 사전패터닝된 리소그래피 템플레이트, 상기 템플레이트를 이용한 방사선 패터닝에 기초한 방법 및 상기 템플레이트를 형성하기 위한 방법
JP6379080B2 (ja) Euvレジストエッチング耐久性を向上しパターン崩壊の軽減するパターン化の方法。
KR101989707B1 (ko) 네거티브톤 현상제 겸용 포토레지스트 조성물 및 이용 방법
TWI585822B (zh) 基板上之接觸窗開口的圖案化方法
TWI633583B (zh) 形成記憶體fin圖案的方法與系統
KR20180072828A (ko) 분해능이하 기판 패터닝을 위한 에칭 마스크를 형성하는 방법
TWI595556B (zh) 用於基板圖案化之遮罩的形成方法
WO2017205136A1 (en) Method for patterning a substrate using a layer with multiple materials
JP6196739B2 (ja) 原子層堆積を用いずに自己整合ダブルパターニングを行う方法
WO2016179025A1 (en) Enhanced patterning of integrated circuit layer by tilted ion implantation
WO2017181057A1 (en) Method for patterning a substrate using a layer with multiple materials
KR101988193B1 (ko) 화학적 폴리싱 및 평탄화를 위한 방법
KR20110081833A (ko) 하드 마스크와 이중 노광에 의해 형성된 반도체 디바이스의 콘택과 비아들
KR20190073585A (ko) 분해능이하 기판 패터닝 방법
US9613807B2 (en) Methods for fabricating integrated circuits using directed self-assembly chemoepitaxy
WO2021025806A1 (en) Method for increasing pattern density on a wafer
US20220388232A1 (en) Method for removing material overburden via enhanced freeze-less anti-spacer formation using a bilayer system
KR20220034874A (ko) 스핀-온 및 cvd 증착된 유기 막의 평탄화를 위한 방법

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant