JP2010218543A5 - - Google Patents

Description

第一の実施形態のボルテージレギュレータを示す回路図である。 ボルテージレギュレータの出力電圧出力電流特性を示す図である。 従来のボルテージレギュレータを示す回路図である。 第二の実施形態のボルテージレギュレータを示す回路図である。 第三の実施形態のボルテージレギュレータを示す回路図である。 第四の実施形態のボルテージレギュレータを示す回路図である。 第三の実施形態のボルテージレギュレータの出力電圧出力電流特性を示す図である。

＜第一の実施形態＞
図１は、第一の実施形態のボルテージレギュレータを示す回路図である。

第一の実施形態のボルテージレギュレータは、センス回路１０、制御回路２０、制御回路３０、出力トランジスタ４０、分圧回路５０及びアンプ６０を備える。

センス回路１０は、センストランジスタ１１とＮＭＯＳトランジスタ１２を有する。制御回路２０は、ＰＭＯＳトランジスタ２２及び２３とＮＭＯＳトランジスタ２１を有する。制御回路３０は、ＰＭＯＳトランジスタ３２及び３３とＮＭＯＳトランジスタ３１を有する。

図５は、第三の実施形態のボルテージレギュレータの回路図である。
図１との違いはＰＭＯＳトランジスタ３２、３３、ＮＭＯＳトランジスタ１２を削除し、ＮＬトランジスタ５０１を追加した点である。接続としては、ＮＬトランジスタ５０１は、ゲートおよびドレインはＮＭＯＳトランジスタ２１のゲートおよびＮＭＯＳトランジスタ３１のゲートに接続され、ソースは接地端子に接続される。ＮＭＯＳトランジスタ３１は、ドレインはＮＭＯＳトランジスタ２１のドレインとＰＭＯＳトランジスタ２２のドレインおよびゲートに接続され、ソースは出力端子に接続される。

Claims (7)

1. 基準電圧と出力電圧に基づいた電圧との差を増幅し、出力端子の出力電圧が一定になるよう出力トランジスタのゲート電圧を制御するアンプを備えたボルテージレギュレータであって、
   前記出力トランジスタとカレントミラー接続し、前記出力トランジスタの出力電流をセンスするセンストランジスタと、
   前記センストランジスタに流れる電流を流す第一トランジスタと、
   前記第一トランジスタとカレントミラー接続する第二トランジスタを有し、前記出力電流が最大出力電流になると、前記第二トランジスタに流れる電流に基づいて前記出力トランジスタがオフしていくよう制御する第一制御回路と、
   前記第一トランジスタとカレントミラー接続する第五トランジスタを有し、前記出力電流が前記最大出力電流になり、且つ前記出力電圧が所定電圧以下になると、前記出力電流が短絡時出力電流になるように、前記第五トランジスタに流れる電流に基づいて前記出力トランジスタがさらにオフしていくよう制御する第二制御回路と、を備える、
   ことを特徴とするボルテージレギュレータ。
2. 前記第一制御回路は、
   ソースを接地端子に接続される前記第二トランジスタと、
   電源端子と前記第二トランジスタのドレインとの間に設けられ、順方向にダイオード接続する第三トランジスタと、
   前記第三トランジスタとカレントミラー接続し、ソースを前記出力トランジスタのゲートに接続する第四トランジスタと、を有し、
   前記第二制御回路は、
   ソースを前記出力端子に接続される前記第五トランジスタと、
   前記電源端子と前記第五トランジスタのドレインとの間に設けられ、順方向にダイオード接続する第六トランジスタと、
   前記第六トランジスタとカレントミラー接続する第七トランジスタと、を有する、
   ことを特徴とする請求項１記載のボルテージレギュレータ。
3. 前記第一制御回路は、
   ソースを接地端子に接続される前記第二トランジスタと、
   電源端子と前記第二トランジスタのドレインとの間に設けられ、ゲートに線形領域で動作する電圧が印加される第三トランジスタと、
   ゲートを前記第三トランジスタのドレインと接続し、ソースを前記出力トランジスタのゲートに接続する第四トランジスタと、を有し、
   前記第二制御回路は、
   ソースを前記出力端子に接続される前記第五トランジスタと、
   前記電源端子と前記第五トランジスタのドレインとの間に設けられ、ゲートに線形領域で動作する電圧が印加される第六トランジスタと、
   ゲートを前記第六トランジスタのドレインと接続する第七トランジスタと、を有する、
   ことを特徴とする請求項１記載のボルテージレギュレータ。
4. 前記第一制御回路は、
   ソースを接地端子に接続される前記第二トランジスタと、
   一方の端子を前記接地端子に接続されるバイアス電流源と
   電源端子と前記バイアス電流源の他方の端子との間に設けられ、順方向にダイオード接続する第八トランジスタと、
   前記第八トランジスタとカレントミラー接続し、ドレインを前記第二トランジスタのドレインと接続する第九トランジスタと、
   ゲートを前記第二トランジスタのドレインと前記第九トランジスタのドレインに接続する第四トランジスタと、を有する、
   ことを特徴とする請求項１記載のボルテージレギュレータ。
5. 基準電圧と出力電圧に基づいた電圧との差を増幅し、出力端子の出力電圧が一定になるよう出力トランジスタのゲート電圧を制御するアンプを備えたボルテージレギュレータであって、
   前記出力トランジスタとカレントミラー接続し、前記出力トランジスタの出力電流をセンスするセンストランジスタと、
   前記センストランジスタに流れる電流を流す第一トランジスタと、
   前記第一トランジスタとカレントミラー接続し、ソースを接地端子に接続する第二トランジスタと、
   電源端子と前記第二トランジスタのドレインとの間に設けられ、順方向にダイオード接続する第三トランジスタと、
   前記第三トランジスタとカレントミラー接続し、ソースを前記出力トランジスタのゲートに接続する第四トランジスタと、
   前記第一トランジスタとカレントミラー接続し、ソースを前記出力端子に接続する第五トランジスタと、を有し、
   前記出力電流が最大出力電流になると、前記第二トランジスタに流れる電流に基づいて前記出力トランジスタがオフしていくよう制御し、
   前記出力電流が前記最大出力電流になり、且つ前記出力電圧が所定電圧以下になると、前記出力電流が短絡時出力電流になるように、前記第五トランジスタに流れる電流に基づいて前記出力トランジスタがさらにオフしていくよう制御する制御回路と、を備える、
   ことを特徴とするボルテージレギュレータ。
6. 前記第一トランジスタは、他のトランジスタよりも閾値の低いトランジスタで構成される、
   ことを特徴とする請求項５記載のボルテージレギュレータ。
7. 前記接地端子と前記第二トランジスタの間に、順方向にダイオード接続する第六トランジスタを、備える、
   ことを特徴とする請求項５または６記載のボルテージレギュレータ。