JP2010165765A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】低誘電率膜を研磨することができる、研磨方法および半導体装置の製造装置を提供する。
【解決手段】半導体基板に形成された導電性膜の研磨工程にあって、導電性膜は絶縁膜と接するバリア膜とバリア膜に接する金属膜からなり、バリア膜及び絶縁膜を研磨除去するときの研磨パッドの研磨表面の空孔面積率が、金属膜を研磨除去する研磨パッドの研磨表面の空孔面積率よりも小さいことを特徴とする半導体装置の製造方法。
【選択図】図３

Description

本発明は、研磨方法であり半導体装置の製造方法に関するものである。

近年、半導体装置の微細化に伴い、素子間および素子内を結ぶ配線の間隔が狭くなってきている。このため、配線間容量が増加し、信号の伝搬速度の低下を引き起こす課題が顕在化している。そこで、この課題を解決し、高速動作・低消費電力を実現するために、比誘電率の低い絶縁膜が層間膜として用いられてきている。しかしながら、比誘電率が低い絶縁膜は、膜の機械強度が弱い。そのため、配線を形成する際に、化学機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）をすると、スクラッチが発生し、配線間ショートによる製造歩留まりの低下や信頼性の劣化を引き起こす課題がある。

そこで、特許文献１に示されているように、スクラッチを低減する方法が検討されている。特許文献１に示されている研磨パッドについて、図８を用いて説明する。

図８に示すように、特許文献１は、研磨層である最表面層は多孔質弾性樹脂層１と、該多孔質弾性樹脂層に隣接して多孔質弾性樹脂層よりも弾性率が大きい樹脂層（第２層）２と、更に第２層の多孔質弾性樹脂層とは反対側に前記第２層よりは十分に柔らかい層(第３層)３を積層した構成を特徴とする半導体ウエハ研磨用パッドを開示している。
特開２００２−０７５９３３号公報

しかしながら、特許文献１の技術には、以下のような問題がある。すなわち、図９（ａ）に示すように、特許文献１に記載の研磨パッドを用いた場合、研磨中は、最表面層である多孔質弾性樹脂に存在する空孔中に、研磨スラリーに含まれる砥粒が凝集してしまう。このため、図９（ｂ）に示すように、この凝集した砥粒が、被研磨膜を傷つけ、スクラッチを発生させてしまう。よって、半導体装置の製造歩留まりの低下や、信頼性の劣化を招いてしまう。

以上に鑑み、本発明は、半導体装置の研磨方法において、スクラッチの発生を抑制し、半導体装置の製造歩留まりと信頼性を向上することを目的とする

上記目的を達成するために、本発明に係る半導体装置の製造方法は、半導体基板に形成された導電性膜の研磨工程を備え、導電性膜は、絶縁膜と接するバリア膜及びバリア膜に接する金属膜からなり、バリア膜及び絶縁膜を研磨除去するときの研磨パッドの研磨表面の空孔面積率は、金属膜を研磨除去するときの研磨パッドの研磨表面の空孔面積率よりも小さいことを特徴としている。

本発明に係る半導体装置の製造方法によると、絶縁膜に対してスクラッチが発生するのを抑制することが出来るという効果がある。

本発明に係る半導体装置の製造方法において、バリア膜及び絶縁膜を研磨除去するときの研磨パッドの研磨表面の空孔面積率は、１０％以上、且つ２３×絶縁膜の膜硬度［ＧＰａ］＾１．２以下であることが好ましい。このような研磨パッドを使用することで、スクラッチの発生を十分に抑制することができ、信頼性の高い半導体装置を製造することが出来るからである。

本発明に係る半導体装置の製造方法において、金属膜を研磨除去するときの研磨パッドの研磨表面の空孔面積率は、２３×絶縁膜の膜硬度［ＧＰａ］＾１．２以上、且つ９０％以下であることが好ましい。このような研磨パッドを使用することで、研磨パッドの消耗を抑制し、低コストに半導体装置を製造することができるからである。

本発明に係る半導体装置の製造方法において、絶縁膜として、比誘電率が３．０以下あるいは、３．０よりも小さいような絶縁膜を用いることが好ましい。比誘電率が３．０以下あるいは、３．０よりも小さいような低誘電率膜を用いれば、配線間容量を低減し、高速動作・低消費電力な半導体装置を作成することができるからである。

本発明に係る半導体装置の製造方法において、絶縁膜は、上層に比誘電率が３．０よりも大きい第１の絶縁膜と下層に比誘電率が３．０以下あるいは３．０よりも小さい第２の絶縁膜から成ることが好ましい。上層に比誘電率が高い絶縁膜を形成しておくことで、ハードマスクやレジストマスクなどのマスクを堆積する際に発生するダメージやバリアメタル膜を堆積する際のダメージなどの加工によるダメージを低減することができるからである。

本発明に係る半導体装置の製造方法は、絶縁膜の研磨において、第１の絶縁膜を全て研磨除去することが好ましい。比誘電率が高い絶縁膜を除去する方が、配線間容量をより低減することが出来るからである。

また、上記目的を達成するために、本発明に係る半導体装置の製造方法は、半導体基板に形成された絶縁膜の研磨工程を備え、絶縁膜を研磨する工程は第１の研磨工程と第２の研磨工程とからなり、第２の研磨工程において絶縁膜を研磨除去するときの研磨パッドの研磨表面の空孔面積率は、第１の研磨工程において絶縁膜を研磨除去するときの研磨パッドの研磨表面の空孔面積率よりも小さいことを特徴とする。

本発明に係る半導体装置の製造方法によると、第１の研磨工程により研磨速度を維持し、第２の研磨工程により絶縁膜に対して、スクラッチの発生を抑制することができるという効果がある。

本発明に係る半導体装置の製造方法は、第２の工程において絶縁膜を研磨除去するときの研磨パッドの研磨表面の空孔面積率が、１０％以上、且つ２３×絶縁膜の膜硬度［ＧＰａ］＾１．２以下であることが好ましい。このような研磨パッドを使用することで、スクラッチの発生を十分に抑制することができ、信頼性の高い半導体装置を製造することが出来るからである。

本発明に係る半導体装置の製造方法は、第１の工程において絶縁膜を研磨除去するときの研磨パッドの研磨表面の空孔面積率が、２３×絶縁膜の膜硬度［ＧＰａ］＾１．２以上、且つ９０％以下であることが好ましい。このような研磨パッドを使用することで、研磨パッドの消耗を抑制し、低コストに半導体装置を製造することができるからである。

本発明に係る半導体装置の製造方法において、絶縁膜は、比誘電率が３．０以下あるいは、３．０よりも小さいような絶縁膜であることが好ましい。比誘電率が３．０以下あるいは、３．０よりも小さいような低誘電率膜を用いれば、配線間容量を低減し、高速動作・低消費電力な半導体装置を作成することができるからである。

尚、以上の特徴を矛盾が生じないように適宜組み合わせることが出来ることは言うまでもない。また、それぞれの特徴において、効果が複数期待できるときも、全ての効果を発揮できなければいけないわけではない。

本発明に係る半導体装置の製造方法によると、機械強度の弱い低誘電率膜に対して、スクラッチの発生を抑制することができるため、半導体装置の製造歩留まりや信頼性を向上することができる。

（第１の実施形態）
まず、本発明の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。但し、以下に示す各図、種々の構成要素の形状、材料、寸法等はいずれも望ましい例を挙げるものであり、示した内容には限定されない。発明の趣旨を逸脱しない範囲であれば、記載内容に限定されることなく適宜変更可能である。

図１（ａ）〜図１（ｉ）及び図２（ａ）〜図２（ｄ）は本発明の第１の実施形態に係る半導体装置の製造方法の要部の工程順の断面構成を示している。

まず、図１（ａ）に示すように、例えば化学気相堆積（ＣＶＤ）法により、複数の半導体素子が形成された、シリコン（Ｓｉ）からなる半導体基板（図示せず）の上に、膜厚が約２００ｎｍのＳｉＯＣからなる第１の層間絶縁膜１０１を堆積する。続いて、リソグラフィ法及びドライエッチング法により、第１の層間絶縁膜１０１に、互いに間隔をおいた複数の第１の配線形成用溝１０２を形成する。

次に、図１（ｂ）に示すように、スパッタ法及びめっき法により、第１の層間絶縁膜１０１の上に各第１の配線形成用溝１０２を含む全面にわたって、タンタル（Ｔａ）／窒化タンタル（ＴａＮ）からなるバリア膜１０３及び銅膜１０４を順次堆積する。なお、本実施形態においては、バリア膜１０３にＴａ膜とＴａＮ膜との積層膜を用いたが、Ｔａ膜、Ｔｉ膜、Ｒｕ膜若しくはこれらの窒化膜や合金等の単層膜、あるいは積層膜を用いてもよい。また、第１の配線形成用溝１０２に埋め込む導電膜に銅（Ｃｕ）を用いたが、銅に限られず、銀（Ａｇ）若しくはアルミニウム（Ａｌ）又はこれらの合金等を用いてもよい。

次に、図１（ｃ）に示すように、化学機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）法により、第１の層間絶縁膜１０１の上の各第１の配線形成用溝１０２を除く領域に堆積された不要なバリア膜１０３及び銅膜１０４を除去することにより、各第１の配線形成用溝１０２にバリア膜１０３と銅膜１０４とからなる第１の配線１０５をそれぞれ形成する。

次に、図１（ｄ）に示すように、第１の層間絶縁膜１０１及び第１の配線１０５を含む全面にわたって、例えばＣＶＤ法により、膜厚が約５０ｎｍのＳｉＣＮからなる第１のライナ膜１０６を形成する。その後、第１のライナ膜１０６の上に、膜厚が約２００ｎｍのＳｉＯＣからなる第２の層間絶縁膜１０７を形成する。その後、第２の層間絶縁膜１０７の上に、膜厚が約１００ｎｍのＳｉＯ_２からなる第３の層間絶縁膜１０８を形成する。なお、本実施形態における、ＳｉＯＣからなる第２の層間絶縁膜１０７は、比誘電率が約３．０以下あるいは、約３．０よりも小さいような空孔を含むＳｉＯＣ膜を用いるのがよい。ここで、この第２の層間絶縁膜の比誘電率が低ければ低いほど、配線間容量を下げることができ、半導体デバイスの高速動作や低消費電力を実現することができる。また、本実施形態における、ＳｉＯ_２からなる第３の層間絶縁膜１０８は、比誘電率が約３．０以上のＳｉＯＣからなる絶縁膜を用いてもよいし、その積層膜でもよい。さらに、ＳｉＯ_２からなる第３の層間絶縁膜１０８は、加工時のハードマスクとして用いる場合、ＳｉＯ_２やＳｉＯＣからなる絶縁膜上に、ＴｉＮやＴａＮといった金属膜を積層した膜を用いてもよい。

次に、図１（ｅ）に示すように、リソグラフィ法及びドライエッチング法により、第２の層間絶縁膜１０７と第３の層間絶縁膜１０８に第２の配線形成用溝１０９を形成する。続いて、リソグラフィ法及びドライエッチング法により、第１のライナ膜１０６と第２の層間絶縁膜１０７に第１の配線１０５と接続する第１のビア形成用ホール１１０を形成する。

次に、図１（ｆ）に示すように、スパッタ法及びめっき法により、第３の層間絶縁膜１０８の上に各第２の配線形成用溝１０９と第１のビア形成用ホール１１０とを含む全面にわたって、タンタル（Ｔａ）／窒化タンタル（ＴａＮ）からなるバリア膜１１１及び銅膜１１２を順次堆積する。なお、本実施形態においては、バリア膜１１１にＴａ膜とＴａＮ膜との積層膜を用いたが、Ｔａ膜、Ｔｉ膜、Ｒｕ膜若しくはこれらの窒化膜や合金等の単層膜、あるいは積層膜を用いてもよい。また、第２の配線形成用溝１０９と第１のビア形成用ホール１１０に埋め込む導電膜に銅（Ｃｕ）を用いたが、銅に限られず、銀（Ａｇ）若しくはアルミニウム（Ａｌ）又はこれらの合金等を用いてもよい。

次に、図１（ｇ）に示すように、化学機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）法により、第３の層間絶縁膜１０８の上の各第２の配線形成用溝１０９を除く領域に堆積された不要なバリア膜１１１と銅膜１１２及び第３の層間絶縁膜１０８を除去し、さらに第２の層間絶縁膜１０７を約２０ｎｍ研磨することにより、各第２の配線形成用溝１０９と第１のビア形成用ホール１１０にバリア膜１１１と銅膜１１２とからなる第２の配線１１３と第１のビア１１４をそれぞれ形成する。本工程におけるＣＭＰの手法については、図２を用いて後に更に説明する。

この後、図１（ｄ）〜（ｇ）を繰り返すことにより、図１（ｈ）に示す３層の配線構造が形成される。なお、本実施例では、図１（ｄ）〜（ｇ）を繰り返すことにより、３層の配線構造を形成したが、層数はこれに限定されない。

次に、図１（ｉ）に示すように、３層構造の全面にわたって、例えばＣＶＤ法により、膜厚が約６０ｎｍのＳｉＣＮからなる第２のライナ膜１１５を形成する。その後、第２のライナ膜１１５の上に、膜厚が約４００ｎｍの比誘電率が約３．０以上あるいは、約３．０よりも大きいようなＳｉＯＣからなる第４の層間絶縁膜１１６を形成する。その後、第４の層間絶縁膜１１６の上に、膜厚が約１００ｎｍのＳｉＯ_２からなる第５の層間絶縁膜１１７を形成する。なお、本実施形態における、第２のライナ膜には、ＳｉＣＮからなる膜を用いたが、ＳｉＮからなる膜を用いてもよい。ここで、図１（ｈ）に示す３層構造のうち、上２層における配線には、高速動作や低消費電力を実現するため比誘電率が低い層間絶縁膜が求められるが、これよりも上層の配線においては、電力を安定に供給できる配線であればよく、誘電率の低い層間絶縁膜を用いなくてもよい。なお、本実施例においては、３構造のうちの上２層に比誘電率の低い層間絶縁膜を用いたが、半導体デバイスの要求仕様により変動するものであり、２層以上に比誘電率の低い層間絶縁膜を用いてもよい。

次に、図２（ａ）に示すように、リソグラフィ法及びドライエッチング法により、第４の層間絶縁膜１１６と第５の層間絶縁膜１１７に第３の配線形成用溝１１８を形成する。続いて、リソグラフィ法及びドライエッチング法により、第２のライナ膜１１５と第４の層間絶縁膜１１６に第２の配線１１３と接続する第２のビア形成用ホール１１９を形成する。

次に、図２（ｂ）に示すように、スパッタ法及びめっき法により、第５の層間絶縁膜１１７の上に各第３の配線形成用溝１１８と第２のビア形成用ホール１１９とを含む全面にわたって、タンタル（Ｔａ）／窒化タンタル（ＴａＮ）からなるバリア膜１２０及び銅膜１２１を順次堆積する。なお、本実施形態においては、バリア膜１２０にＴａ膜とＴａＮ膜との積層膜を用いたが、Ｔａ膜、Ｔｉ膜、Ｒｕ膜若しくはこれらの窒化膜や合金等の単層膜、あるいは積層膜を用いてもよい。また、第３の配線形成用溝１１８と第２のビア形成用ホール１１９に埋め込む導電膜に銅（Ｃｕ）を用いたが、銅に限られず、銀（Ａｇ）若しくはアルミニウム（Ａｌ）又はこれらの合金等を用いてもよい。

次に、図２（ｃ）に示すように、化学機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）法により、第５の層間絶縁膜１１７の上の各第３の配線形成用溝１１８を除く領域に堆積された不要なバリア膜１２０と銅膜１２１及び第５の層間絶縁膜１１７を除去し、さらに第４の層間絶縁膜１１６を約２０ｎｍ研磨することにより、各第３の配線形成用溝１１８と第２のビア形成用ホール１１９にバリア膜１２０と銅膜１２１とからなる第３の配線１２２と第２のビア１２３をそれぞれ形成する。本工程におけるＣＭＰの手法については、図３を用いて後に更に説明する。

この後、図１（ｉ）及び図２（ａ）〜（ｃ）を繰り返すことにより、図２（ｄ）に示す５層の配線構造が形成される。なお、本実施例では、図１（ｉ）及び図２（ａ）〜（ｃ）を繰り返すことにより、５層の配線構造を形成したが、層数はこれに限定されない。

なお、本実施例では、図１（ｃ）で示す配線の上に、図１（ｄ）〜（ｇ）の繰り返しにより形成された配線と、図１（ｉ）及び図２（ａ）〜（ｃ）の繰り返しにより形成された配線との２通りの配線を用いたが、配線の種類の数はこれに限定されない。

次に、図１（ｇ）に示す工程における、ＣＭＰの手法について、図３（ａ）〜（ｄ）を参照して説明する。

まず、ＣＭＰをする際の研磨装置及び研磨機構について説明する。本ＣＭＰ手法では、図３（ａ）に示すように、一つの装置内に研磨を行う箇所（以下、プラテンと表記）が２つ存在する。

ここで、１つ目のプラテンには第１の研磨パッド２０１が貼り付けてあり、ウエハ（図示せず）は研磨ヘッド２０２に貼り付けられている。その際、ウエハ表面は第１の研磨パッド２０１に接触する向きに貼り付けられている。そして、ウエハはこの研磨ヘッド２０２に圧力を加えることで、第１の研磨パッド２０１に押し付けられる構造になっている。さらに、研磨時には、第１のスラリー２０３を第１の研磨パッド２０１に滴下することで、研磨を行う構造となっている。

一方、２つ目のプラテンにおいても、同様の構造になってはいるが、１つ目のプラテンとは異なる第２の研磨パッド２０４を貼り付けることができる。さらに、１つ目のプラテンとは異なる第２のスラリー２０５を滴下することができる。

なお、本実施例では、一つの装置内に２つのプラテンが存在するとしたが、その数はこれに限定されない。

次に、図３（ａ）に示す装置を用いて研磨を行う際の断面図を、図３（ｂ）〜（ｄ）に示す。

図３（ｂ）の断面図は、１つ目のプラテンでの研磨中の断面図である。１つ目のプラテンでは、第３の層間絶縁膜１０８の上の各第２の配線形成用溝（図示せず）を除く領域に堆積された不要な銅膜１１２を除去する。この際、第１のスラリー２０３としては、酸化剤として過酸化水素を用い、ｐＨ=６．０のやや酸性領域にあり、かつ、砥粒として粒径が約５０ｎｍのコロイダルシリカを含有したものを用いる。

図３（ｂ）に示すように、銅膜１１２の研磨中は、第１の研磨パッド２０１と銅膜１１２とが第１のスラリー２０３に含まれる砥粒２０６を媒体にして、擦れあうことで研磨が進行し、銅膜１１２が除去されていく。ここで、第１の研磨パッド２０１には、直径が約５０μｍの空孔２０７が空いている。研磨中には、空孔２０７中に第１のスラリー２０３が取り込まれる状態となる。さらに、空孔２０７の中では、砥粒２０６が集まり、第１の凝集砥粒２０８を形成する。ここで、バリア膜１１１は砥粒２０６よりも硬度が高い。そのため、第１の凝集砥粒２０８によって、バリア膜１１１にはスクラッチは発生しない。一方、銅膜１１２は砥粒２０６よりも硬度が低い。そのため、第１の凝集砥粒２０８によって、銅膜１１２にはスクラッチが発生する。しかし、次で説明するバリア膜研磨の際に、銅膜１１２はさらに研磨される。そのため、最終的には銅膜１１２上のスクラッチは消失する。ここで、銅膜１１２を除去したウエハは、ヘッド２０２を介して、２つ目のプラテンに持ち込まれる。

図３（ｃ）の断面図は、２つ目のプラテンでの研磨中の断面図である。２つ目のプラテンでは、第３の層間絶縁膜１０８上の各第２の配線形成用溝（図示せず）以外の領域に堆積された不要なバリア膜１１１を除去する。また、２つ目のプラテンでは、第３の層間絶縁膜１０８を除去し、第２の層間絶縁膜１０７を約２０ｎｍ研磨する。そして、図３（ｄ）に示すように、第２の配線１１３と第１のビア１１４を形成する。この際、第２のスラリー２０５としては、酸化剤として過酸化水素を用い、ｐＨ＝３．０の酸性領域にあり、かつ、砥粒として粒径が約５０ｎｍのコロイダルシリカと約１００ｎｍのコロイダルシリカをともに含有したものを用いる。

図３（ｃ）に示すように、研磨中は、第２の研磨パッド２０４とバリア膜１１１とが第２のスラリー２０５に含まれる砥粒２０９を媒体にして、擦れあうことで研磨が進行し、バリア膜１１１が除去されていく。さらに、第３の層間絶縁膜１０８と第２の層間絶縁膜１０７に対しても、同様にして研磨が進行する。ここで、第２の研磨パッド２０４には、第１の研磨パッド２０１と同じく、直径が約５０ｕｍの空孔２１０が空いている。しかし、第２の研磨パッド２０４に含まれる空孔２１０の量は、第１の研磨パッド２０１に含まれる空孔２０７の量よりも少ない。そのため、空孔２１０内で成長する第２の凝集砥粒２１１の量は、空孔２０７内で成長する第１の凝集砥粒２０９の量よりも少なくなる。その結果、空孔量が少ない第２の研磨パッドで研磨する方が、空孔量が多い第１の研磨パッドで研磨するよりも、スクラッチの発生量を抑制できる。なお、本工程における第１の研磨パッド２０１と第２の研磨パッド２０４の空孔量については、図５を用いて後に更に説明する。

次に、図２（ｃ）に示す工程における、ＣＭＰの手法について、図４（ａ）〜（ｄ）を参照して説明する。

まず、ＣＭＰをする際の研磨装置及び研磨機構について説明する。本ＣＭＰ手法では、図４（ａ）に示すように、一つの装置内に研磨を行う箇所（以下、プラテンと表記）が２つ存在する。

ここで、１つ目のプラテンには第１の研磨パッド２０１が貼り付けてあり、ウエハ（図示せず）は研磨ヘッド２０２に貼り付けられている。その際、ウエハ表面は第１の研磨パッド２０１に接触する向きに貼り付けられている。そして、ウエハは、この研磨ヘッド２０２に圧力を加えることで、第１の研磨パッド２０１に押し付けられる構造になっている。さらに、研磨時には、第１のスラリー２０３を第１の研磨パッド２０１に滴下することで、研磨を行う構造となっている。

一方、２つ目のプラテンに対しても、同様の構造になってはいるが、１つ目のプラテンとは異なる第３の研磨パッド３０１を貼り付けることができる。さらに、１つ目のプラテンとは異なる第２のスラリー２０５を滴下することができる。

なお、本実施例では、一つの装置内に２つのプラテンが存在するとしたが、その数はこれに限定されない。また、本実施例では、２つ目のプラテンには、図１（ｇ）の研磨工程で使用した第２の研磨パッド２０４と異なるものを用いたが、第２の研磨パッド２０４を用いてもよい。さらに、本実施例では、２つ目のプラテンには、図１（ｇ）の研磨工程で使用した第２のスラリー２０５を用いたが、同じものでなくともよい。

次に、図４（ａ）に示す装置を用いて研磨を行う際の断面図を、図４（ｂ）〜（ｄ）に示す。

図４（ｂ）の断面図は、１つ目のプラテンでの研磨中の断面図である。１つ目のプラテンでは、図１（ｇ）で行った銅膜１１２の除去と同様に、銅膜１２１を除去する。従って、詳細な説明は省略する。ここで、銅膜１２１を除去したウエハは、ヘッド２０２を介して、２つ目のプラテンに持ち込まれる。

図４（ｃ）の断面図は、２つ目のプラテンでの研磨中の断面図である。２つ目のプラテンでは、第５の層間絶縁膜１１７上の各第３の配線形成用溝（図示せず）以外の領域に堆積された不要なバリア膜１２０を除去する。また、２つ目のプラテンでは、第５の層間絶縁膜１１７を除去し、第４の層間絶縁膜１１６を約２０ｎｍ研磨する。そして、図４（ｄ）に示すように、第３の配線１２２と第２のビア１２３を形成する。この際、第２のスラリー２０５としては、酸化剤として過酸化水素を用い、ｐＨ=３．０の酸性領域にあり、かつ、砥粒として粒径が約５０ｎｍのコロイダルシリカと約１００ｎｍのコロイダルシリカをともに含有したものを用いる。

図４（ｃ）に示すように、図１（ｇ）で行ったようにバリア膜と層間絶縁膜を研磨除去する。ここで、第３の研磨パッド３０１には、第１の研磨パッド２０１と同じく、直径が約５０μｍの空孔３０２が空いている。ここで、第３の研磨パッド３０１に含まれる空孔３０２の量は、第１の研磨パッド２０１に含まれる空孔２０７の量よりも少ない。その結果、空孔量が少ない第３の研磨パッドで研磨する方が、空孔量が多い第１の研磨パッドで研磨するよりも、スクラッチの発生量を抑制できる。尚、第３の研磨パッド３０１に含まれる空孔３０２の量は、図１（ｇ）の研磨で用いた第２の研磨パッド２０４に含まれる空孔２１０の量よりも多い。

以上のように、空孔３０２内で成長する第３の凝集砥粒３０３の量は、空孔２０７内で成長する第１の凝集砥粒２０９の量よりも少なくなる。また、空孔３０２内で成長する第３の凝集砥粒３０３の量は、空孔２１０内で成長する第２の凝集砥粒２１１の量よりも多くなる。ここで、第３の凝集砥粒３０３の量は、図１（ｇ）の研磨における空孔２１０内で成長する第２の凝集砥粒２１１の量よりも多くなるが、第４の層間絶縁膜１１６の機械強度は、第２の層間絶縁膜１０７の機械強度と比較して、大きいためスクラッチが入りにくい。よって、第３の凝集砥粒３０３が、第２の凝集砥粒２１１よりも多くなっていても、スクラッチの量は抑制できる。

このように、機械強度が相対的に高い（誘電率が相対的に高い、又は空孔率が相対的に低い）絶縁膜を除去する際には、スクラッチの発生を抑制するために、銅膜を除去する際に用いる研磨パッドよりも空孔量が少ない研磨パッドを用いる一方、研磨速度と高スループットを維持するために、機械強度が相対的に低い（誘電率が相対的に低い、又は空孔率が相対的に高い）絶縁膜を除去する際に用いる研磨パッドよりも空孔量が多い研磨パッドを用いることが好ましい。ここで、パッド中の空孔量が減ると、空孔内に取り込まれるスラリーの成分が減少し、研磨速度が下がる一方、パッド中の空孔量が増えると、空孔内に取り込まれるスラリーの成分が増加し、研磨速度が上がることを付け加えておく。

なお、本工程における第１の研磨パッド２０１と第３の研磨パッド３０１の空孔量については、第２の研磨パッド２０４と合わせて、図５を用いて後に更に説明する。

次に、図３に示す研磨工程および図４に示す研磨工程における、研磨パッドの空孔量について説明する。ここで、本明細書で使用している「空孔量」は、以下で説明する「空孔面積率」から導出されるものである。

図５（ａ）に、比誘電率の異なる３種類の層間絶縁膜を研磨したときの、層間耐圧の、研磨パッドの空孔面積率依存性の結果を示す。ここで言う「層間耐圧」とは、シリコンからなる半導体基板上に堆積された絶縁膜において、基板と絶縁膜に電圧をかけた際に、絶縁膜が破壊したときの電界強度を示す。また、ここで言う研磨パッドの「空孔面積率」とは、研磨パッドとウエハが接触したときに研磨パッドと接触しない面積の割合のことを示す。この結果より、比誘電率が低くなればなるほど、層間耐圧の劣化が大きくなる。また、研磨パッドの空孔面積率を小さくするほど、層間耐圧の劣化は改善できる。この結果より、今後半導体装置のさらなる高速化・低消費電力化のため、比誘電率の小さい膜が層間絶縁膜として用いられる場合は、研磨パッドの空孔面積率を小さくすればよい。

また、図５（ｂ）に、層間耐圧の劣化率を１０％以下に抑制する場合の、層間絶縁膜の機械強度と研磨パッドの空孔面積率の関係を斜線で示す。これは、図５（ａ）の斜線部分と関係性がある。具体的には、図５（ａ）に示すように、層間絶縁膜の誘電率が２．４の場合には、層間耐圧の劣化率を１０％とするために空孔面積率を約２６％にする必要がある。そして、層間絶縁膜の誘電率が２．４の場合の機械強度（Hardness）が、約１．０ＧＰａ以上約１．１ＧＰａである。また、図５（ａ）に示すように、層間絶縁膜の誘電率が２．７の場合には、層間耐圧の劣化率を１０％とするために空孔面積率を約３７％にする必要がある。そして、層間絶縁膜の誘電率が２．７の場合の機械強度（Hardness）が、約１．４ＧＰａ以上約１．５ＧＰａである。以上のようなデータを多数プロットすることで、図５（ｂ）に示すように、層間耐圧の劣化率を１０％とするための曲線を描くことが出来る。ここで、この曲線は、空孔面積率をｙとし、層間絶縁膜の膜強度をｘとした場合に、ｙ＝２３×ｘ^１．２と表すことが出来る。尚、この関係式は、本願明細書において、空孔面積率ｙが２３×層間絶縁膜の膜硬度［ＧＰａ］＾１．２であるとの表記と等価である。また、層間絶縁膜の誘電率が３．０の場合の機械強度（Hardness）は、約２．５ＧＰａ以上約２．６ＧＰａ以下である。

この結果より、図３（ｃ）や図４（ｃ）で行った層間絶縁膜の研磨の際に使用する研磨パッドの空孔面積率は、２３×層間絶縁膜の膜硬度［ＧＰａ］＾１．２以下であることが望ましい。何故ならば、層間耐圧の劣化率を、少なくとも１０％以下に抑えることが、半導体装置の信頼性を維持する点で望ましいからである。しかしながら、この空孔面積率が小さくなりすぎると、空孔内に取り入れられるスラリーの成分が減少するため、研磨速度が低下してしまう問題がある。そこで、図３（ｃ）や図４（ｃ）で行った層間絶縁膜の研磨の際に使用する研磨パッドの空孔面積率は１０％以上であることが望ましい。また、図５（ａ）の結果より、比誘電率が約３．０以上あるいは、約３．０よりも大きいような層間絶縁膜に関しては、研磨パッドの空孔面積率依存性が小さいため、比誘電率が約３．０以下あるいは、約３．０よりも小さいような層間絶縁膜に対して、研磨パッドの空孔面積率依存性を制限するのが好ましい。

次に、図３（ｂ）や図４（ｂ）で行った銅膜の研磨の際に使用する研磨パッドの空孔面積率について説明する。銅膜の研磨においては、第１のスラリー２０３に含まれる砥粒であるコロイダルシリカは、バリア膜よりも柔らかいため、バリア膜にスクラッチを入れることはできない。また、銅膜に対しては銅膜の方が柔らかいため、スクラッチが入ってしまう。しかしながら、その後のバリアと層間絶縁膜の研磨時に、銅膜研磨時に発生したスクラッチの深さよりも多く銅膜を研磨するため、最終的にはこのスクラッチは消滅する。このことから、銅膜の研磨の研磨パッドの空孔面積率は、比誘電率の低い膜を研磨する際に用いる研磨パッドの空孔面積率のように小さくある必要はない。しかしながら、研磨パッドの空孔面積率が高すぎると、研磨パッドとウエハの接触面積が小さくなり、研磨レートが低下したり、研磨パッドの消耗が激しくなったりと問題が発生する。そこで、図３（ｂ）や図４（ｂ）で行った銅膜の研磨の際に使用する研磨パッドの空孔面積率は９０以下であることが望ましい。また、逆に研磨パッドの空孔面積率が低すぎると、空孔内に取り入れられるスラリーの成分が減少するため、研磨速度が低下してしまう問題がある。ここで、銅膜の研磨においては、研磨レートがスラリー中の酸化剤に依存度する程度が、バリア膜や層間絶縁膜の研磨よりも大きいため、研磨パッドの空孔面積率は２３×前記絶縁膜の膜硬度［ＧＰａ］＾１．２以上であることが望ましい。

以上のように、第１の実施形態に示した研磨パッドを用いた半導体装置の製造方法によると、バリア膜及び絶縁膜を研磨除去するときの研磨パッドの研磨表面の空孔面積率を、銅膜などの金属膜を研磨除去する研磨パッドの研磨表面の空孔面積率よりも小さくすることで、絶縁膜に対してスクラッチが発生するのを抑制することが出来るという効果がある。

また、比誘電率が約３．０以下あるいは、約３．０よりも小さいような低誘電率膜を絶縁膜として用いることが好ましい。比誘電率が約３．０以下あるいは、約３．０よりも小さいような低誘電率膜を用いれば、配線間容量を低減し、高速動作・低消費電力な半導体装置を作成することができるからである。

また、バリア膜及び絶縁膜を研磨除去するときの研磨パッドの研磨表面の空孔面積率は、１０％以上、２３×絶縁膜の膜硬度［ＧＰａ］＾１．２以下とすることが好ましい。このような研磨パッドを使用することで、スクラッチの発生を十分に抑制することができ、信頼性の高い半導体装置を製造することが出来るからである。

また、金属膜を研磨除去するときの研磨パッドの研磨表面の空孔面積率は、２３×絶縁膜の膜硬度［ＧＰａ］＾１．２以上、９０％以下とすることが好ましい。このような研磨パッドを使用することで、研磨パッドの消耗を抑制し、低コストに半導体装置を製造することができるからである。

また、絶縁膜は、上層に比誘電率が約３．０よりも大きい第１の絶縁膜と下層に比誘電率が約３．０以下あるいは約３．０よりも小さい第２の絶縁膜から構成されていることが好ましい。上層に比誘電率が高い絶縁膜を形成しておくことで、ハードマスクやレジストマスクなどのマスクを堆積する際に発生するダメージやバリアメタル膜を堆積する際のダメージなどの加工によるダメージを低減することができるからである。

また、絶縁膜の研磨において、上層に形成された比誘電率が高い第１の絶縁膜を全て研磨除去することが好ましい。比誘電率が高い絶縁膜を除去する方が、配線間容量をより低減することが出来るからである。

以上のように、第１の実施形態に示した研磨パッドを用いた半導体装置の製造方法によると、スクラッチを抑制することができるため、半導体装置の製造歩留まりや信頼性を向上することができる。

（第２の実施形態）
本発明の実施形態にかかる研磨方法は、酸化膜の研磨にも適用することが可能である。図６は、図１に示す半導体装置の製造工程中の図１（ｃ）〜図１（ｄ）にかかる工程での、層間膜の研磨を示す工程断面図である。

図６（ａ）は、図１（ｃ）に示す工程断面図と同じものであり、それまでの製造工程も同じである。

次に、図６（ｂ）に示すように、第１の層間絶縁膜１０１及び第１の配線１０５を含む全面にわたって、例えばＣＶＤ法により、膜厚が約５０ｎｍのＳｉＣＮからなる第１のライナ膜１０６を形成する。その後、第１のライナ膜１０６の上に、膜厚が約３００ｎｍのＳｉＯＣからなる第２の層間絶縁膜１０７を形成する。なお、本実施形態における、ＳｉＯＣからなる第２の層間絶縁膜１０７は、比誘電率が約３．０以下あるいは、約３．０よりも小さいような空孔を含むＳｉＯＣ膜を用いるのがよい。ここで、この第２の層間絶縁膜の比誘電率が低ければ低いほど、配線間容量を下げることができ、半導体デバイスの高速動作や低消費電力を実現することができる。

次に、図６（ｃ）に示すように、化学機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）法により、第２の層間絶縁膜１０７を約１００ｎｍ研磨する。本工程における研磨においては、図３を用いて後に更に説明する。

次に、図６（ｄ）に示すように、第２の層間絶縁膜１０７の上に、膜厚が約１００ｎｍのＳｉＯ_２からなる第３の層間絶縁膜１０８を形成する。また、本実施形態における、ＳｉＯ２からなる第３の層間絶縁膜１０８は、比誘電率が約３．０以上あるいは、約３．０よりも大きいようなＳｉＯＣからなる絶縁膜を用いてもよいし、その積層膜でもよい。さらに、ＳｉＯ_２からなる第３の層間絶縁膜１０８は、加工時のハードマスクとして用いる場合、ＳｉＯ_２やＳｉＯＣからなる絶縁膜上に、ＴｉＮやＴａＮといった金属膜を積層した膜を用いてもよい。その後の製造工程は、図１（ｄ）以降で行う製造工程を同じである。

次に、図６（ｃ）に示す工程における、ＣＭＰの手法について、図７（ａ）〜（ｄ）を参照して説明する。

まず、ＣＭＰをする際の研磨装置及び研磨機構について説明する。本ＣＭＰ手法では、図７（ａ）に示すように、一つの装置内に研磨を行う箇所（以下、プラテンと表記）が２つ存在する。

ここで、１つ目のプラテンには第１の研磨パッド２０１が貼り付けてあり、ウエハ（図示せず）は研磨ヘッド２０２に貼り付けられている。その際、ウエハ表面は第１の研磨パッド２０１に接触する向きに貼り付けられている。そして、ウエハは、この研磨ヘッド２０２に圧力を加えることで、第１の研磨パッド２０１に押し付けられる構造になっている。さらに、研磨時には、第１のスラリー２０３を第１の研磨パッド２０１に滴下することで、研磨を行う構造となっている。

一方、２つ目のプラテンにおいても、同様の構造になってはいるが、１つ目のプラテンとは異なる第２の研磨パッド２０４を貼り付けることができる。さらに、１つ目のプラテンとは異なる第２のスラリー２０５を滴下することができる。

なお、本実施例では、一つの装置内に２つのプラテンが存在するとしたが、その数はこれに限定されない。

次に、図７（ａ）に示す装置を用いて研磨を行う際の断面図を、図７（ｂ）〜（ｄ）に示す。

図７（ｂ）の断面図は、１つ目のプラテンでの研磨中の断面図である。１つ目のプラテンでは、第２の層間絶縁膜１０７を約５０ｎｍ研磨除去する。この際、第１のスラリー２０３としては、酸化剤として過酸化水素を用い、ｐＨ=３．０の酸性領域にあり、かつ、砥粒として粒径が約５０ｎｍのコロイダルシリカと約１００ｎｍのコロイダルシリカをともに含有したものを用いる。

図７（ｂ）に示すように、研磨中は、第１の研磨パッド２０１と第２の層間絶縁膜１０７とが第１のスラリー２０３に含まれる砥粒２０６を媒体にして、擦れあうことで研磨が進行し、第２の層間絶縁膜１０７が除去されていく。ここで、第１の研磨パッド２０１には、直径が約５０μｍの空孔２０７が空いている。研磨中には、空孔２０７中に第１のスラリー２０３が取り込まれる状態となる。さらに、空孔２０７の中では、砥粒２０６が集まり、第１の凝集砥粒２０８を形成する。第１の凝集砥粒２０８によって、第２の層間絶縁膜１０７中にはスクラッチが発生する。しかし、次で説明する２回目の第２の層間絶縁膜１０７の研磨の際に、第２の層間絶縁膜１０７はさらに研磨される。そのため、最終的には第２の層間絶縁膜１０７のスクラッチは消えてしまう。ここで、第２の層間絶縁膜１０７を約５０ｎｍ除去したウエハは、ヘッド２０２を介して２つ目のプラテンに持ち込まれる。

図７（ｃ）の断面図は、２つ目のプラテンでの研磨中の断面図である。２つ目のプラテンでは、図７（ｃ）に示すように、第２の層間絶縁膜１０７を約５０ｎｍ研磨除去する。そして、図７（ｄ）に示すように、第２の層間絶縁膜１０７の厚さが約２００ｎｍになるように仕上げる。この際、第２のスラリー２０５としては、酸化剤として過酸化水素を用い、ｐＨ=３．０の酸性領域にあり、かつ、砥粒として粒径が約５０ｎｍのコロイダルシリカと約１００ｎｍのコロイダルシリカをともに含有したものを用いる。ここで、第２の研磨パッド２０４には、第１の研磨パッド２０１と同じく、直径が約５０μｍの空孔２１０が空いている。また、第２の研磨パッド２０４に含まれる空孔２１０の量は、第１の研磨パッド２０１に含まれる空孔２０７の量よりも少ない。そのため、空孔２１０内で成長する第２の凝集砥粒２１１の量は、空孔２０７内で成長する第１の凝集砥粒２０９の量よりも少なくなり、スクラッチの発生量を抑制できる。なお、本工程における第１の研磨パッド２０１と第２の研磨パッド２０４の空孔量については、図５を用いて後に更に説明する。

図５（ａ）に、比誘電率の異なる３種類の層間絶縁膜を研磨したときの、層間耐圧の研磨パッドの空孔面積率依存性の結果を示す。ここで言う「層間耐圧」とは、シリコンからなる半導体基板上に堆積された絶縁膜において、基板と絶縁膜に電圧をかけた際に、絶縁膜が破壊したときの電界強度を示す。ここで言う研磨パッドの「空孔面積率」とは、研磨パッドとウエハが接触したときに研磨パッドと接触しない面積の割合のことを示す。この結果より、比誘電率が低くなればなるほど、層間耐圧の劣化が大きくなる。また、研磨パッドの空孔面積率を小さくするほど、層間耐圧の劣化は改善できる。この結果より、今後半導体装置のさらなる高速化・低消費電力化のため、比誘電率の小さい膜が層間絶縁膜として用いられる場合は、研磨パッドの空孔面積率を小さくすればよい。

また、図５（ｂ）に、層間耐圧の劣化率を１０％以下に抑制する場合の、層間絶縁膜の機械強度と研磨パッドの空孔面積率の関係を斜線で示す。これは、図５（ａ）の斜線部分と関係性がある。具体的には、図５（ａ）に示すように、層間絶縁膜の誘電率が２．４の場合には、層間耐圧の劣化率を１０％とするために空孔面積率を約２６％にする必要がある。そして、層間絶縁膜の誘電率が２．４の場合の機械強度（Hardness）が、約１．０ＧＰａ以上約１．１ＧＰａである。また、図５（ａ）に示すように、層間絶縁膜の誘電率が２．７の場合には、層間耐圧の劣化率を１０％とするために空孔面積率を約３７％にする必要がある。そして、層間絶縁膜の誘電率が２．７の場合の機械強度（Hardness）が、約１．４ＧＰａ以上約１．５ＧＰａである。以上のようなデータを多数プロットすることで、図５（ｂ）に示すように、層間耐圧の劣化率を１０％とするための曲線を描くことが出来る。ここで、この曲線は、空孔面積率をｙとし、層間絶縁膜の膜強度をｘとした場合に、ｙ＝２３×ｘ^１．２と表すことが出来る。尚、層間絶縁膜の誘電率が３．０の場合の機械強度（Hardness）は、約２．５ＧＰａ以上約２．６ＧＰａ以下である。

この結果より、図７（ｃ）で行った層間絶縁膜の研磨の際に使用する研磨パッドの空孔面積率は、２３×層間絶縁膜の膜硬度［ＧＰａ］＾１．２以下であることが望ましい。しかしながら、この空孔面積率が小さくなりすぎると、空孔内に取り入れられるスラリーの成分が減少するため、研磨速度が低下してしまう問題がある。そこで、図３（ｃ）で行った層間絶縁膜の研磨の際に使用する研磨パッドの空孔面積率は１０％以上であることが望ましい。また、図５（ａ）の結果より、比誘電率が約３．０以上あるいは、約３．０よりも大きいような層間絶縁膜に関しては、研磨パッドの空孔面積率依存性が小さいため、比誘電率が約３．０以下あるいは、約３．０よりも小さいような層間絶縁膜に対して、研磨パッドの空孔面積率依存性を制限するのがよい。

次に、図７（ｂ）で行った層間絶縁膜の研磨の際に使用する研磨パッドの空孔面積率について説明する。層間絶縁膜を研磨する最初の段階においては、第１のスラリー２０３に含まれる砥粒であるコロイダルシリカは、層間絶縁膜よりも硬いため、層間絶縁膜にはスクラッチが入ってしまう。しかしながら、その後の、２回目に層間絶縁膜を研磨する時に、層間絶縁膜に発生したスクラッチの深さよりも深く層間絶縁膜を研磨するため、最終的にはこのスクラッチは消滅する。このことから、１回目に層間絶縁膜を研磨する際に用いる研磨パッドの空孔面積率は、２回目に層間絶縁膜を研磨する際に用いる研磨パッドの空孔面積率のように小さくある必要はない。しかしながら、研磨パッドの空孔面積率が高すぎると、研磨パッドとウエハの接触面積が小さくなり、研磨レートが低下したり、研磨パッドの消耗が激しくなったりと問題が発生する。そこで、図７（ｂ）で行った１回目に層間絶縁膜を研磨する際に使用する研磨パッドの空孔面積率は９０以下であることが望ましい。また、逆に研磨パッドの空孔面積率が低すぎると、空孔内に取り入れられるスラリーの成分が減少するため、研磨速度が低下してしまう問題がある。ここで、１回目に層間絶縁膜を研磨する際においては、研磨パッドの空孔面積率は２３×前記絶縁膜の膜硬度［ＧＰａ］＾１．２以上であることが望ましい。

以上のように、第２の実施形態に示した研磨パッドを用いた半導体装置の製造方法によると、絶縁膜を研磨する工程が第１の研磨工程と第２の研磨工程とする場合に、第２の研磨工程で絶縁膜を研磨除去するときの研磨パッドの研磨表面の空孔面積率を、第１の研磨工程で絶縁膜を研磨除去する研磨パッドの研磨表面の空孔面積率よりも小さくすることで、第１の研磨工程により研磨速度を維持し、第２の研磨工程により絶縁膜に対して、スクラッチの発生を抑制することができるという効果がある。また、このような研磨方法は、層間絶縁膜に発生している段差が大きい際には、特に有効となる。

また、比誘電率が約３．０以下あるいは、約３．０よりも小さいような低誘電率膜を絶縁膜として用いることが好ましい。比誘電率が約３．０以下あるいは、約３．０よりも小さいような低誘電率膜を用いれば、配線間容量を低減し、高速動作・低消費電力な半導体装置を作成することができるからである。

また、第２の工程で絶縁膜を研磨除去するときの研磨パッドの研磨表面の空孔面積率は、１０％以上、２３×絶縁膜の膜硬度［ＧＰａ］＾１．２以下とすることが好ましい。このような研磨パッドを使用することで、スクラッチの発生を十分に抑制することができ、信頼性の高い半導体装置を製造することが出来るからである。

また、第１の工程で絶縁膜を研磨除去するときの研磨パッドの研磨表面の空孔面積率は、２３×絶縁膜の膜硬度［ＧＰａ］＾１．２以上、９０％以下とすることが好ましい。このような研磨パッドを使用することで、研磨パッドの消耗を抑制し、低コストに半導体装置を製造することができるからである。

以上のように、第２の実施形態に示した研磨パッドを用いた研磨方法によると、下層の段差が大きい場合に、低誘電率膜を直接研磨することで、下層の段差を抑制し、リソグラフィーでの開口不良を抑制することができ、半導体装置の製造歩留まりを向上することができる。さらに、低誘電率膜に対してスクラッチを抑制することができるため、半導体装置の製造歩留まりや信頼性を向上することができる。

以上説明したように、本発明は、高速動作かつ低消費電力な半導体装置を製造する方法等に有用である。

第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図 第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図 第１の実施形態に係る下層配線での研磨における装置と詳細を示す断面図 第１の実施形態に係る上層配線での研磨における装置と詳細を示す断面図 第１の実施形態に係る研磨における実験結果 第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図 第２の実施形態に係る下層配線での研磨における装置と詳細を示す断面図 従来例に係る研磨パッドの断面図 従来例の課題に係る研磨の詳細を示す断面図

１０１ 第１の層間絶縁膜
１０２ 第１の配線形成用溝
１０３ バリア膜
１０４ 銅膜
１０５ 第１の配線
１０６ 第１のライナ膜
１０７ 第２の層間絶縁膜
１０８ 第３の層間絶縁膜
１０９ 第２の配線形成用溝
１１０ 第１のビア形成用ホール
１１１ バリア膜
１１２ 銅膜
１１３ 第２の配線
１１４ 第１のビア
１１５ 第２のライナ膜
１１６ 第４の層間絶縁膜
１１７ 第５の層間絶縁膜
１１８ 第３の配線形成用溝
１１９ 第２のビア形成用ホール
１２０ バリア膜
１２１ 銅膜
１２２ 第３の配線
１２３ 第２のビア
２０１ 第１の研磨パッド
２０２ ヘッド
２０３ 第１のスラリー
２０４ 第２の研磨パッド
２０５ 第２のスラリー
２０６ 砥粒（第１のスラリーに含有）
２０７ 空孔（第１のパッド）
２０８ 第１の凝集砥粒
２０９ 砥粒（第２のスラリーに含有）
２１０ 空孔（第２のパッド）
２１１ 第２の凝集砥粒
３０１ 第３の研磨パッド
３０２ 空孔（第３のパッド）
３０３ 第３の凝集砥粒
７０１ 比研磨膜表面
７０２ 研磨パッド
７０３ 空孔
７０４ 砥粒
７０５ 砥粒の凝集したもの
７０６ スクラッチ

Claims (10)

1. 半導体基板に形成された導電性膜の研磨工程を備え、
   前記導電性膜は、絶縁膜と接するバリア膜及び前記バリア膜に接する金属膜からなり、
   前記バリア膜及び前記絶縁膜を研磨除去するときの研磨パッドの研磨表面の空孔面積率は、前記金属膜を研磨除去するときの研磨パッドの研磨表面の空孔面積率よりも小さいことを特徴とする半導体装置の製造方法。
2. 前記バリア膜及び前記絶縁膜を研磨除去するときの研磨パッドの研磨表面の空孔面積率は、１０％以上、且つ２３×前記絶縁膜の膜硬度［ＧＰａ］＾１．２以下であることを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記金属膜を研磨除去するときの研磨パッドの研磨表面の空孔面積率は、２３×前記絶縁膜の膜硬度［ＧＰａ］＾１．２以上、且つ９０％以下であることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
4. 前記絶縁膜は、比誘電率が３．０以下であることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
5. 前記絶縁膜は、上層に比誘電率が３．０よりも大きい第１の絶縁膜と下層に比誘電率が３．０以下の第２の絶縁膜から成ることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
6. 前記絶縁膜の研磨において、前記第１の絶縁膜を全て研磨除去することを特徴とする請求項５に記載の半導体装置の製造方法。
7. 半導体基板に形成された絶縁膜の研磨工程を備え、
   前記絶縁膜を研磨する工程は、第１の研磨工程と第２の研磨工程とからなり、
   前記第２の研磨工程において前記絶縁膜を研磨除去するときの研磨パッドの研磨表面の空孔面積率は、前記第１の研磨工程において前記絶縁膜を研磨除去するときの研磨パッドの研磨表面の空孔面積率よりも小さいことを特徴とする半導体装置の製造方法。
8. 前記第２の工程において前記絶縁膜を研磨除去するときの研磨パッドの研磨表面の空孔面積率は、１０％以上、且つ２３×前記絶縁膜の膜硬度［ＧＰａ］＾１．２以下であることを特徴とする請求項７に記載の半導体装置の製造方法。
9. 前記第１の工程において前記絶縁膜を研磨除去するときの研磨パッドの研磨表面の空孔面積率は、２３×前記絶縁膜の膜硬度［ＧＰａ］＾１．２以上、且つ９０％以下であることを特徴とする請求項７又は８に記載の半導体装置の製造方法。
10. 前記絶縁膜は、比誘電率が３．０以下であることを特徴とする請求項７〜９のいずれか１項に記載の半導体装置の製造方法。

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