JP2010140948A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP2010140948A
JP2010140948A JP2008313208A JP2008313208A JP2010140948A JP 2010140948 A JP2010140948 A JP 2010140948A JP 2008313208 A JP2008313208 A JP 2008313208A JP 2008313208 A JP2008313208 A JP 2008313208A JP 2010140948 A JP2010140948 A JP 2010140948A
Authority
JP
Japan
Prior art keywords
protective film
support plate
resin protective
film
sealing film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2008313208A
Other languages
English (en)
Other versions
JP4725638B2 (ja
Inventor
Yasusuke Komutsu
泰輔 小六
Osamu Okada
修 岡田
Osamu Kuwabara
治 桑原
Junji Shioda
純司 塩田
Nobumitsu Fujii
信充 藤井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Casio Computer Co Ltd
Original Assignee
Casio Computer Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Casio Computer Co Ltd filed Critical Casio Computer Co Ltd
Priority to JP2008313208A priority Critical patent/JP4725638B2/ja
Priority to KR1020090120370A priority patent/KR20100066383A/ko
Priority to US12/632,054 priority patent/US20100144097A1/en
Priority to TW098141809A priority patent/TW201030862A/zh
Priority to CN200910225177.0A priority patent/CN101752272B/zh
Publication of JP2010140948A publication Critical patent/JP2010140948A/ja
Application granted granted Critical
Publication of JP4725638B2 publication Critical patent/JP4725638B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561Batch processing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/12Mountings, e.g. non-detachable insulating substrates
    • H01L23/13Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568Temporary substrate used as encapsulation process aid
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/023Redistribution layers [RDL] for bonding areas
    • H01L2224/0237Disposition of the redistribution layers
    • H01L2224/02377Fan-in arrangement
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05005Structure
    • H01L2224/05008Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body, e.g.
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/0502Disposition
    • H01L2224/05022Disposition the internal layer being at least partially embedded in the surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/0502Disposition
    • H01L2224/05024Disposition the internal layer being disposed on a redistribution layer on the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05099Material
    • H01L2224/051Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05117Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05124Aluminium [Al] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05099Material
    • H01L2224/051Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147Copper [Cu] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0556Disposition
    • H01L2224/05569Disposition the external layer being disposed on a redistribution layer on the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901Structure
    • H01L2924/1904Component type
    • H01L2924/19041Component type being a capacitor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Dicing (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Micromachines (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

【課題】 シリコン基板の底面および側面を保護する樹脂保護膜の形成に際し、樹脂保護膜を硬化させるとき、全体が反りにくいようにする。
【解決手段】 まず、ダイシングストリート22およびその両側に対応する部分における半導体ウエハ21および封止膜12等に溝28を形成する。この状態では、溝28の形成により、半導体ウエハ21は個々のシリコン基板1に分離されている。次に、溝28内を含む各シリコン基板1の底面に樹脂保護膜11を形成する。この場合、半導体ウエハ21は個々のシリコン基板1に分離されているが、柱状電極10および封止膜12の上面に接着層23等を介してサポート板25が貼り付けられているので、樹脂保護膜11の形成に際し、個々に分離されたシリコン基板1を含む全体が反りにくいようにすることができる。
【選択図】 図8

Description

この発明は半導体装置の製造方法に関する。
従来の半導体装置には、CSP(Chip Size Package)と呼ばれるものが知られている(例えば、特許文献1参照)。この半導体装置では、半導体基板上に設けられた絶縁膜の上面に複数の配線が設けられ、配線の接続パッド部上面に柱状電極が設けられ、配線を含む絶縁膜の上面に封止膜がその上面が柱状電極の上面と面一となるように設けられ、柱状電極の上面に半田ボールが設けられている。この場合、半導体基板の下面および側面が露出しないようにするために、半導体基板の下面および側面を樹脂保護膜で覆っている。
特許第4103896号公報
ところで、上記従来の半導体装置の製造方法では、まず、ウエハ状態の半導体基板(以下、半導体ウエハという)の上面側に、絶縁膜、配線、柱状電極および封止膜が形成されたものを準備する。次に、半導体ウエハの上下を反転する。次に、半導体ウエハの底面側(封止膜等が形成された面とは反対の面側)における各半導体装置形成領域間にハーフカットにより所定幅の溝を封止膜の途中に達するまで形成する。この状態では、半導体ウエハは、溝の形成により、個々の半導体基板に分離されている。
次に、溝内を含む各半導体基板の底面に樹脂保護膜を形成する。次に、各半導体基板を含む全体の上下を反転する。次に、柱状電極の上面に半田ボールを形成する。次に、溝の幅方向中央部において封止膜および樹脂保護膜を切断する。かくして、半導体基板の底面および側面を樹脂保護膜で覆った構造の半導体装置が得られる。
しかしながら、上記従来の半導体装置の製造方法では、上下を反転された半導体ウエハの上面側にハーフカットにより溝を封止膜の途中に達するまで形成した後に、溝内を含む各半導体基板の底面に樹脂保護膜を形成しているだけであるので、すなわち、溝の形成により半導体ウエハを個々の半導体基板に分離した状態において樹脂保護膜を形成しているだけであるので、ハーフカット工程および以降の工程における強度が低下し、各半導体基板を含む全体が比較的大きく反ってしまうため、品質の維持が困難となり、且つ、各工程のハンドリングが難しくなるという問題がある。
そこで、この発明は、半導体基板を保護する樹脂保護膜の形成に際し、各半導体基板を含む全体が反りにくいようにすることができる半導体装置の製造方法を提供することを目的とする。
請求項1に記載の発明は、一面上に集積回路が形成された半導体ウエハの当該一面上に絶縁膜が形成され、前記絶縁膜上に電極用接続パッド部が前記集積回路に接続されて形成され、前記電極用接続パッド部上に外部接続用バンプ電極が形成され、前記外部接続用バンプ電極の周囲に封止膜が形成されたものを準備する工程と、前記外部接続用バンプ電極および前記封止膜上にサポート板を光吸収剤および熱分解性樹脂を含む光熱変換型の熱分解層を介して貼り付ける工程と、ダイシングストリートおよびその両側に対応する部分における前記半導体ウエハの底面側に前記封止膜の厚さの中間位置まで達する溝を形成する工程と、前記溝内を含む前記半導体ウエハの底面に樹脂保護膜を形成する工程と、前記サポート板側から前記熱分解層にレーザーを照射する工程と、前記サポート板を前記前記外部接続用バンプ電極および前記封止膜から剥離する工程と、前記封止膜および前記樹脂保護膜を前記溝の幅よりも小さい幅で切断する工程と、を有し、前記半導体基板の側面から前記封止膜の中間位置までの側面および前記半導体基板の底面に前記樹脂保護膜が形成された半導体装置を複数個得ることを特徴とするものである。
請求項2に記載の発明は、請求項1に記載の発明において、前記外部接続用バンプ電極および前記封止膜と前記
熱分解層との間に接着層を形成する工程を含むことを特徴とするものである。
請求項3に記載の発明は、請求項2に記載の発明において、前記サポート板を貼り付ける工程は、前記外部接続用バンプ電極および前記封止膜上に紫外線硬化型の液状接着剤を塗布する工程と、予め前記サポート板の一面に前記熱分解層を形成する工程と、前記液状接着剤に予め前記サポート板の一面に形成された前記熱分解層を貼り合せる工程と、紫外線を照射して前記液状接着剤を硬化させて前記接着層を形成する工程とを含むことを特徴とするものである。
請求項4に記載の発明は、請求項3に記載の発明において、前記液状接着剤に予め前記サポート板の一面に形成された前記熱分解層を貼り合せる工程は真空下で行うことを特徴とするものである。
請求項5に記載の発明は、請求項3に記載の発明において、前記サポート板はガラス板からなることを特徴とするものである。
請求項6に記載の発明は、請求項1に記載の発明において、前記サポート板を貼り付けた後にまたは貼り付ける前に、前記半導体ウエハの底面側を研削して該半導体ウエハの厚さを薄くする工程を有することを特徴とするものである。
請求項7に記載の発明は、請求項1に記載の発明において、前記樹脂保護膜を形成した後に、前記樹脂保護膜の上面側を研削して該樹脂保護膜の厚さを薄くするとともにその上面を平坦化する工程を有することを特徴とするものである。
請求項8に記載の発明は、請求項1に記載の発明において、前記外部接続用バンプ電極は、前記電極用接続パッド部上に形成された柱状電極であることを特徴とするものである。
請求項9に記載の発明は、請求項8に記載の発明において、前記樹脂保護膜を形成した後に、前記柱状電極上に半田ボールを形成する工程を有することを特徴とするものである。
この発明によれば、外部接続用バンプ電極および封止膜上にサポート板を貼り付けた状態で、溝内を含む半導体ウエハ(各半導体基板)の底面に樹脂保護膜を形成しているので、半導体基板を保護する樹脂保護膜の形成に際し、各半導体基板を含む全体が反りにくいようにすることができる。
図1はこの発明の製造方法により製造された半導体装置の一例の断面図を示す。この半導体装置は、一般的にはCSPと呼ばれるものであり、シリコン基板(半導体基板)1を備えている。シリコン基板1の上面には所定の機能の集積回路を構成する素子、例えば、トランジスタ、ダイオード、抵抗、コンデンサ等の素子(図示せず)が形成され、その上面周辺部には、上記集積回路の各素子に接続されたアルミニウム系金属等からなる接続パッド2が設けられている。接続パッド2は2個のみを図示するが、実際にはシリコン基板1の上面周辺部に多数配列されている。
接続パッド2の中央部を除くシリコン基板1の上面には酸化シリコン等からなるパッシベーション膜(絶縁膜)3が設けられ、接続パッド2の中央部はパッシベーション膜3に設けられた開口部4を介して露出されている。パッシベーション膜3の上面にはポリイミド系樹脂等からなる保護膜(絶縁膜)5が設けられている。パッシベーション膜3の開口部4に対応する部分における保護膜5には開口部6が設けられている。
保護膜5の上面には配線7が設けられている。配線7は、保護膜5の上面に設けられた銅等からなる下地金属層8と、下地金属層8の上面に設けられた銅からなる上部金属層9との2層構造となっている。配線7の一端部は、パッシベーション膜3および保護膜開口部4、6を介して接続パッド2に接続されている。配線7の接続パッド部(電極用接続パッド部)上面には銅からなる柱状電極(外部接続用バンプ電極)10が設けられている。
シリコン基板1の底面およびシリコン基板1、パッシベーション膜3および保護膜5の側面にはエポキシ系樹脂等からなる樹脂保護膜11が設けられている。この場合、シリコン基板1、パッシベーション膜3および保護膜5の側面に設けられた樹脂保護膜11の上部は保護膜5の上面よりも上側にストレート状に突出されている。この状態では、シリコン基板1の下面およびシリコン基板1、パッシベーション膜3および保護膜5の側面は樹脂保護膜11によって覆われている。
配線7を含む保護膜5の上面およびその周囲における樹脂保護膜11の上面にはエポキシ系樹脂等からなる封止膜12が設けられている。柱状電極10は、その上面が封止膜12の上面と面一乃至数μm低くなるように設けられている。柱状電極10の上面には半田ボール13が設けられている。
次に、この半導体装置の製造方法の一例について説明する。まず、図2に示すように、ウエハ状態のシリコン基板(以下、半導体ウエハ21という)上に、接続パッド2、パッシベーション膜3、保護膜5、下地金属層8および上部金属層9からなる2層構造の配線7、柱状電極10および封止膜12が形成されたものを準備する。このような、半導体ウエハ21の製造方法は既に知られており、詳細は、例えば特許第3955059号の図2〜図7および明細書の関連箇所を参照されたい。
この場合、半導体ウエハ21の厚さは、図1に示すシリコン基板1の厚さよりもある程度厚くなっている。また、柱状電極10の上面を含む封止膜12の上面は平坦となっている。ここで、図2において、符号22で示す領域はダイシングストリートに対応する領域である。
さて、図2に示すものを準備したら、次に、図3に示すように、柱状電極10および封止膜12の上面に接着層23および熱分解層24を介してサポート板25を貼り付ける。この場合、接着層23は紫外線硬化型の接着剤からなっている。熱分解層24は、カーボンブラック等の光吸収剤および熱分解性樹脂を含む光熱変換型のものからなっている(例えば、住友スリーエム株式会社製のWafer Support System)。サポート板25は、半導体ウエハ21よりもやや大きめの円形状のガラス板等の紫外線に対して透過性を有する硬質板からなっている。
そして、まず、柱状電極10および封止膜12の上面に接着層23を形成するための液状接着剤をスピンコート法等により塗布する。一方、ガラス板等からなるサポート板25の下面に予め熱分解層24を形成しておく。次に、真空下において、塗布された液状接着剤の上面に、サポート板25の下面に予め形成された熱分解層24を貼り合せる。この貼り合せを真空下において行うのは、サポート板25の下面に予め形成された熱分解層24と接着層23との間に空気が入らないようにするためである。次に、サポート板25側から紫外線を照射し、塗布された液状接着剤を硬化させて接着層23を形成する。なお、熱分解層24はエネルギーの小さい紫外線の照射では熱分解を生じることは無い。
次に、図3に示すものの上下を反転して、図4に示すように、半導体ウエハ21の底面(封止膜12等が形成された面とは反対の面)を上に向ける。次に、図5に示すように、半導体ウエハ21の底面側を研削砥石(図示せず)を用いて適宜に研削し、半導体ウエハ21の厚さを適宜に薄くする。なお、熱分解層24を含むサポート板25は、半導体ウエハ21の厚さを適宜に薄くした後に、貼り付けるようにしてもよい。
次に、図6に示すように、サポート板25の下面をダイシングテープ26の上面に貼り付ける。次に、図7に示すように、ブレード27を準備する。このブレード27は円盤状の砥石からなり、その刃先の断面形状はほぼコ字形状(あるいはほぼU字形状)となっており、その厚さはダイシングストリート22の幅よりもある程度厚くなっている。
そして、このブレード27を用いて、ダイシングストリート22およびその両側に対応する部分における半導体ウエハ21、パッシベーション膜3、保護膜5および封止膜12に溝28を形成する。この場合、溝28の深さは、封止膜12の途中までとし、例えば、封止膜12の厚さの1/2以上好ましくは1/3以上とする。この状態では、溝28の形成により、半導体ウエハ21は個々のシリコン基板1に分離されている。次に、サポート板25をダイシングテープ26の上面から剥離する。なお、この工程は、ハーフカット用のダイシング装置を用いることにより、ダイシングテープに貼らずに加工することも可能である。
次に、図8に示すように、溝28内を含む各シリコン基板1の底面側に、エポキシ系樹脂等からなる熱硬化性樹脂をスピンコート法、スクリーン印刷法等により塗布し、硬化させることにより、樹脂保護膜11を形成する。樹脂保護膜11の硬化温度は、接着層23および熱分解層24の耐熱性を考慮して150〜250℃で、処理時間は1時間程度とする。
この場合、半導体ウエハ21は個々のシリコン基板1に分離されているが、柱状電極10および封止膜12の下面に接着層23および熱分解層24を介してサポート板25が貼り付けられているので、エポキシ系樹脂等の熱硬化性樹脂からなる樹脂保護膜11を塗布し、硬化させる際において、個々に分離されたシリコン基板1を含む全体が反りにくいようにすることができ、さらにはその後の工程に反りによる支障を来たしにくいようにすることができる。
次に、図9に示すように、樹脂保護膜11の上面側を研削砥石(図示せず)を用いて適宜に研削し、樹脂保護膜11の厚さを適宜に薄くし、且つ、樹脂保護膜11の上面を平坦化する。この研削工程は半導体装置を一層薄型化するために行う。次に、図9に示すものの上下を反転して、図10に示すように、シリコン基板1の封止膜12等が形成された面側を上に向ける。
次に、図11に示すように、サポート板25の上面側からYAG(Yttrium Aluminum
Garnet)レーザーを照射する。すると、照射されたYAGレーザーのエネルギーは熱分解層24の光吸収剤に吸収され、熱エネルギーに変換される。この変換された熱エネルギーにより、熱分解層24の熱分解性樹脂が熱分解し、この熱分解によりガスが発生する。この発生したガスにより、熱分解層24内に空隙が形成され、熱分解層24がその厚さ方向に自己分離され、すなわち、上層熱分解層24aと下層熱分解層24bとに自己分離される。光熱変換型の熱分解層については、例えば、特開2004−64040号公報に開示されている。
そこで、次に、サポート板25を上層熱分解層24aと共に下層熱分解層24bの上面から剥離する。次に、接着層23を下層熱分解層24bと共に柱状電極10および封止膜12の上面から剥離する。
ここで、接着層23のほかに熱分解層24を用いている理由について説明する。ガラス板等からなるサポート板25は、柔軟性を有していないため、半導体ウエハ全面に対応する領域を同時に剥離しなければならない。表現を変えれば、少しずつ剥離する所謂ピール剥離をすることができない。このため、サポート板25やシリコン基板1に変形や破損を与えることなく両者を分離することができない。そこで、サポート板25の剥離を容易とするため、熱分解層24を用いている。一方、下層熱分解層24bを含む接着層23は、十分な柔軟性を有するので、ピール剥離をすることが可能である。
次に、図12に示すように、柱状電極10の上面に半田ボール13を形成する。この場合、柱状電極10の上面にバリや酸化膜が形成されている場合には、柱状電極10の上面を数μmエッチングして、これらを除去する。次に、図13に示すように、封止膜12および樹脂保護膜11を溝28内の中央部のダイシングストリート22に沿って切断する。
この場合、ブレードとしてはその幅がダイシングストリート22と同一の幅を有するものを用いるので、図13に図示される如く、シリコン基板1、パッシベーション膜3、保護膜5および封止膜12の中間位置までの各膜の側面に設けられた樹脂保護膜11の中間位置からは封止膜12がその側面を形成するように切断される。この結果、図1に示すように、シリコン基板1の底面および側面を樹脂保護膜11で覆った構造の半導体装置が複数個得られる。
この発明の製造方法により製造された半導体装置の一例の断面図。 図1に示す半導体装置の製造方法の一例において、当初準備したものの断面図。 図2に続く工程の断面図。 図3に続く工程の断面図。 図4に続く工程の断面図。 図5に続く工程の断面図。 図6に続く工程の断面図。 図7に続く工程の断面図。 図8に続く工程の断面図。 図9に続く工程の断面図。 図10に続く工程の断面図。 図11に続く工程の断面図。 図12に続く工程の断面図。
符号の説明
1 シリコン基板
2 接続パッド
3 パッシベーション膜
5 保護膜
7 配線
10 柱状電極
11 樹脂保護膜
12 封止膜
13 半田ボール
21 半導体ウエハ
22 ダイシングストリート
23 接着層
24 熱分解層
25 サポート板
26 ダイシングテープ
27 ブレード
28 溝

Claims (9)

  1. 一面上に集積回路が形成された半導体ウエハの当該一面上に絶縁膜が形成され、前記絶縁膜上に電極用接続パッド部が前記集積回路に接続されて形成され、前記電極用接続パッド部上に外部接続用バンプ電極が形成され、前記外部接続用バンプ電極の周囲に封止膜が形成されたものを準備する工程と、
    前記外部接続用バンプ電極および前記封止膜上にサポート板を光吸収剤および熱分解性樹脂を含む光熱変換型の熱分解層を介して貼り付ける工程と、
    ダイシングストリートおよびその両側に対応する部分における前記半導体ウエハの底面側に前記封止膜の厚さの中間位置まで達する溝を形成する工程と、
    前記溝内を含む前記半導体ウエハの底面に樹脂保護膜を形成する工程と、
    前記サポート板側から前記熱分解層にレーザーを照射する工程と、
    前記サポート板を前記前記外部接続用バンプ電極および前記封止膜から剥離する工程と、
    前記封止膜および前記樹脂保護膜を前記溝の幅よりも小さい幅で切断する工程と、
    を有し、前記半導体基板の側面から前記封止膜の中間位置までの側面および前記半導体基板の底面に前記樹脂保護膜が形成された半導体装置を複数個得ることを特徴とする半導体装置の製造方法。
  2. 請求項1に記載の発明において、前記外部接続用バンプ電極および前記封止膜と前記
    熱分解層との間に接着層を形成する工程を含むことを特徴とする半導体装置の製造方法。
  3. 請求項2に記載の発明において、前記サポート板を貼り付ける工程は、前記外部接続用バンプ電極および前記封止膜上に紫外線硬化型の液状接着剤を塗布する工程と、予め前記サポート板の一面に前記熱分解層を形成する工程と、前記液状接着剤に予め前記サポート板の一面に形成された前記熱分解層を貼り合せる工程と、紫外線を照射して前記液状接着剤を硬化させて前記接着層を形成する工程とを含むことを特徴とする半導体装置の製造方法。
  4. 請求項3に記載の発明において、前記液状接着剤に予め前記サポート板の一面に形成された前記熱分解層を貼り合せる工程は真空下で行うことを特徴とする半導体装置の製造方法。
  5. 請求項3に記載の発明において、前記サポート板はガラス板からなることを特徴とする半導体装置の製造方法。
  6. 請求項1に記載の発明において、前記サポート板を貼り付けた後にまたは貼り付ける前に、前記半導体ウエハの底面側を研削して該半導体ウエハの厚さを薄くする工程を有することを特徴とする半導体装置の製造方法。
  7. 請求項1に記載の発明において、前記樹脂保護膜を形成した後に、前記樹脂保護膜の上面側を研削して該樹脂保護膜の厚さを薄くするとともにその上面を平坦化する工程を有することを特徴とする半導体装置の製造方法。
  8. 請求項1に記載の発明において、前記外部接続用バンプ電極は、前記電極用接続パッド部上に形成された柱状電極であることを特徴とする半導体装置の製造方法。
  9. 請求項8に記載の発明において、前記樹脂保護膜を形成した後に、前記柱状電極上に半田ボールを形成する工程を有することを特徴とする半導体装置の製造方法。
JP2008313208A 2008-12-09 2008-12-09 半導体装置の製造方法 Expired - Fee Related JP4725638B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2008313208A JP4725638B2 (ja) 2008-12-09 2008-12-09 半導体装置の製造方法
KR1020090120370A KR20100066383A (ko) 2008-12-09 2009-12-07 반도체 기판의 저면 및 측면을 수지 보호막으로 덮은 반도체 장치의 제조방법
US12/632,054 US20100144097A1 (en) 2008-12-09 2009-12-07 Method of manufacturing semiconductor device in which bottom surface and side surface of semiconductor substrate are covered with resin protective film
TW098141809A TW201030862A (en) 2008-12-09 2009-12-08 Method of manufacturing semiconductor device in which bottom surface and side surface of semiconductor substrate are covered with resin protective film
CN200910225177.0A CN101752272B (zh) 2008-12-09 2009-12-09 半导体器件的制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008313208A JP4725638B2 (ja) 2008-12-09 2008-12-09 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2010140948A true JP2010140948A (ja) 2010-06-24
JP4725638B2 JP4725638B2 (ja) 2011-07-13

Family

ID=42231539

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008313208A Expired - Fee Related JP4725638B2 (ja) 2008-12-09 2008-12-09 半導体装置の製造方法

Country Status (5)

Country Link
US (1) US20100144097A1 (ja)
JP (1) JP4725638B2 (ja)
KR (1) KR20100066383A (ja)
CN (1) CN101752272B (ja)
TW (1) TW201030862A (ja)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4725639B2 (ja) * 2008-12-09 2011-07-13 カシオ計算機株式会社 半導体装置の製造方法
JP2013542599A (ja) * 2010-09-30 2013-11-21 フリースケール セミコンダクター インコーポレイテッド 半導体ウェハを処理するための方法、半導体ウェハおよび半導体デバイス
JP5977717B2 (ja) * 2013-07-29 2016-08-24 信越化学工業株式会社 半導体封止用基材付封止材、半導体封止用基材付封止材の製造方法、及び半導体装置の製造方法
KR102261814B1 (ko) 2014-06-16 2021-06-07 삼성전자주식회사 반도체 패키지의 제조 방법
JP2016146395A (ja) 2015-02-06 2016-08-12 株式会社テラプローブ 半導体装置の製造方法及び半導体装置
JP6463664B2 (ja) * 2015-11-27 2019-02-06 信越化学工業株式会社 ウエハ加工体及びウエハ加工方法
WO2019106846A1 (ja) * 2017-12-01 2019-06-06 日立化成株式会社 半導体装置の製造方法、仮固定材用樹脂組成物、及び仮固定材用積層フィルム
JP7193920B2 (ja) * 2018-03-09 2022-12-21 株式会社ディスコ パッケージ基板の加工方法
CN111668110B (zh) * 2019-03-08 2022-11-01 矽磐微电子(重庆)有限公司 半导体芯片的封装方法
JP7219146B2 (ja) * 2019-04-17 2023-02-07 Koa株式会社 硫化検出センサの製造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004064040A (ja) * 2002-06-03 2004-02-26 Three M Innovative Properties Co 被研削基材を含む積層体、その製造方法並びに積層体を用いた極薄基材の製造方法及びそのための装置
JP2006229113A (ja) * 2005-02-21 2006-08-31 Casio Comput Co Ltd 半導体装置およびその製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3816253B2 (ja) * 1999-01-19 2006-08-30 富士通株式会社 半導体装置の製造方法
CN1703773B (zh) * 2002-06-03 2011-11-16 3M创新有限公司 层压体以及用该层压体制造超薄基片的方法和设备
JP2006135272A (ja) * 2003-12-01 2006-05-25 Tokyo Ohka Kogyo Co Ltd 基板のサポートプレート及びサポートプレートの剥離方法
US7390688B2 (en) * 2005-02-21 2008-06-24 Casio Computer Co.,Ltd. Semiconductor device and manufacturing method thereof
JP2006229112A (ja) * 2005-02-21 2006-08-31 Casio Comput Co Ltd 半導体装置およびその製造方法
US7642205B2 (en) * 2005-04-08 2010-01-05 Mattson Technology, Inc. Rapid thermal processing using energy transfer layers
JP3859682B1 (ja) * 2005-09-08 2006-12-20 東京応化工業株式会社 基板の薄板化方法及び回路素子の製造方法
JP4600688B2 (ja) * 2007-03-29 2010-12-15 Tdk株式会社 電子部品の製造方法および電子部品
JP4725639B2 (ja) * 2008-12-09 2011-07-13 カシオ計算機株式会社 半導体装置の製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004064040A (ja) * 2002-06-03 2004-02-26 Three M Innovative Properties Co 被研削基材を含む積層体、その製造方法並びに積層体を用いた極薄基材の製造方法及びそのための装置
JP2006229113A (ja) * 2005-02-21 2006-08-31 Casio Comput Co Ltd 半導体装置およびその製造方法

Also Published As

Publication number Publication date
JP4725638B2 (ja) 2011-07-13
CN101752272B (zh) 2014-07-09
US20100144097A1 (en) 2010-06-10
CN101752272A (zh) 2010-06-23
KR20100066383A (ko) 2010-06-17
TW201030862A (en) 2010-08-16

Similar Documents

Publication Publication Date Title
JP4725638B2 (ja) 半導体装置の製造方法
TWI442485B (zh) 半導體裝置之製造方法
JP2005158929A (ja) 半導体装置及びその製造方法
JP4725639B2 (ja) 半導体装置の製造方法
JP2005064499A (ja) 半導体素子製造方法
JP4742252B2 (ja) 半導体装置の製造方法
JP5553642B2 (ja) 半導体装置の製造方法及び薄型化基板の製造方法
JP4974384B2 (ja) 半導体装置の製造方法
JP7096766B2 (ja) 半導体装置の製造方法
JP2009043962A (ja) 半導体装置の製造方法
JP4862986B2 (ja) 半導体装置の製造方法
JP2010147293A (ja) 半導体装置の製造方法
JP6585447B2 (ja) 基板の製造方法
JP2010062278A (ja) 半導体装置およびその製造方法
JP2004235612A (ja) 半導体装置の製造方法
JP2010147358A (ja) 半導体装置の製造方法
US20100052161A1 (en) Semiconductor wafer with adhesive protection layer
JP2010147353A (ja) 半導体装置の製造方法
JP2005129653A (ja) 半導体装置の製造方法
JP7226669B2 (ja) 半導体装置の製造方法
JP7226664B2 (ja) 半導体装置の製造方法
JP4670276B2 (ja) 半導体装置の製造方法
JP2008130705A (ja) 半導体装置の製造方法
JP4978244B2 (ja) 半導体装置及びその製造方法
JP2010192818A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20101025

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20101027

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101227

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110202

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110228

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110315

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110328

R150 Certificate of patent or registration of utility model

Ref document number: 4725638

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140422

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140422

Year of fee payment: 3

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140422

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees