JP2016146395A - 半導体装置の製造方法及び半導体装置 - Google Patents
半導体装置の製造方法及び半導体装置 Download PDFInfo
- Publication number
- JP2016146395A JP2016146395A JP2015022191A JP2015022191A JP2016146395A JP 2016146395 A JP2016146395 A JP 2016146395A JP 2015022191 A JP2015022191 A JP 2015022191A JP 2015022191 A JP2015022191 A JP 2015022191A JP 2016146395 A JP2016146395 A JP 2016146395A
- Authority
- JP
- Japan
- Prior art keywords
- wafer
- layer
- main surface
- chip body
- reinforcing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 114
- 238000000034 method Methods 0.000 title claims abstract description 76
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 46
- 238000005498 polishing Methods 0.000 claims abstract description 14
- 238000000227 grinding Methods 0.000 claims abstract description 12
- 239000010410 layer Substances 0.000 claims description 297
- 230000003014 reinforcing effect Effects 0.000 claims description 174
- 239000012790 adhesive layer Substances 0.000 claims description 145
- 229920005989 resin Polymers 0.000 claims description 105
- 239000011347 resin Substances 0.000 claims description 105
- 229920001187 thermosetting polymer Polymers 0.000 claims description 40
- 239000000463 material Substances 0.000 claims description 36
- 238000005530 etching Methods 0.000 claims description 12
- 238000005452 bending Methods 0.000 abstract description 38
- 230000002787 reinforcement Effects 0.000 abstract description 12
- 235000012431 wafers Nutrition 0.000 description 200
- 239000011241 protective layer Substances 0.000 description 93
- 239000010408 film Substances 0.000 description 91
- 239000000758 substrate Substances 0.000 description 76
- 229910000679 solder Inorganic materials 0.000 description 68
- 238000005520 cutting process Methods 0.000 description 42
- 230000002093 peripheral effect Effects 0.000 description 41
- 230000008569 process Effects 0.000 description 24
- 239000010949 copper Substances 0.000 description 21
- 238000002360 preparation method Methods 0.000 description 21
- 229910052802 copper Inorganic materials 0.000 description 19
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 18
- 239000010953 base metal Substances 0.000 description 18
- 239000000126 substance Substances 0.000 description 15
- 238000012546 transfer Methods 0.000 description 14
- 239000010936 titanium Substances 0.000 description 13
- 239000002390 adhesive tape Substances 0.000 description 12
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 11
- 239000003822 epoxy resin Substances 0.000 description 11
- 238000010438 heat treatment Methods 0.000 description 11
- 238000002161 passivation Methods 0.000 description 11
- 238000001020 plasma etching Methods 0.000 description 11
- 229920000647 polyepoxide Polymers 0.000 description 11
- 229910052719 titanium Inorganic materials 0.000 description 11
- 229910052751 metal Inorganic materials 0.000 description 10
- 239000002184 metal Substances 0.000 description 10
- 239000000654 additive Substances 0.000 description 9
- 239000000853 adhesive Substances 0.000 description 9
- 230000001070 adhesive effect Effects 0.000 description 9
- 239000004020 conductor Substances 0.000 description 9
- 239000007788 liquid Substances 0.000 description 9
- 239000010409 thin film Substances 0.000 description 9
- 238000007747 plating Methods 0.000 description 8
- 230000000996 additive effect Effects 0.000 description 7
- 238000011161 development Methods 0.000 description 7
- 230000018109 developmental process Effects 0.000 description 7
- 230000000694 effects Effects 0.000 description 7
- 238000012545 processing Methods 0.000 description 7
- 239000011248 coating agent Substances 0.000 description 6
- 238000000576 coating method Methods 0.000 description 6
- 239000000835 fiber Substances 0.000 description 6
- 239000000945 filler Substances 0.000 description 6
- 230000031700 light absorption Effects 0.000 description 6
- 229920001721 polyimide Polymers 0.000 description 6
- 239000009719 polyimide resin Substances 0.000 description 6
- 238000000926 separation method Methods 0.000 description 6
- 238000003860 storage Methods 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 5
- 238000009713 electroplating Methods 0.000 description 5
- 238000007789 sealing Methods 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 238000006243 chemical reaction Methods 0.000 description 4
- 230000009467 reduction Effects 0.000 description 4
- 239000002904 solvent Substances 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 4
- 229920000049 Carbon (fiber) Polymers 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 238000004380 ashing Methods 0.000 description 3
- 239000004917 carbon fiber Substances 0.000 description 3
- 230000004907 flux Effects 0.000 description 3
- 238000002844 melting Methods 0.000 description 3
- 230000008018 melting Effects 0.000 description 3
- VNWKTOKETHGBQD-UHFFFAOYSA-N methane Chemical compound C VNWKTOKETHGBQD-UHFFFAOYSA-N 0.000 description 3
- 235000020637 scallop Nutrition 0.000 description 3
- 239000007787 solid Substances 0.000 description 3
- 229920005992 thermoplastic resin Polymers 0.000 description 3
- 241000237503 Pectinidae Species 0.000 description 2
- 239000004698 Polyethylene Substances 0.000 description 2
- 230000002411 adverse Effects 0.000 description 2
- 229920006231 aramid fiber Polymers 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 230000008602 contraction Effects 0.000 description 2
- 238000001816 cooling Methods 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 239000003365 glass fiber Substances 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 238000001465 metallisation Methods 0.000 description 2
- -1 polyethylene Polymers 0.000 description 2
- 229920000573 polyethylene Polymers 0.000 description 2
- 229920001169 thermoplastic Polymers 0.000 description 2
- 239000004416 thermosoftening plastic Substances 0.000 description 2
- 229920000785 ultra high molecular weight polyethylene Polymers 0.000 description 2
- 238000007740 vapor deposition Methods 0.000 description 2
- 239000004925 Acrylic resin Substances 0.000 description 1
- 229920000178 Acrylic resin Polymers 0.000 description 1
- 238000009623 Bosch process Methods 0.000 description 1
- 239000013032 Hydrocarbon resin Substances 0.000 description 1
- 241000237509 Patinopecten sp. Species 0.000 description 1
- 229910018503 SF6 Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 239000004699 Ultra-high molecular weight polyethylene Substances 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910010293 ceramic material Inorganic materials 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 239000012459 cleaning agent Substances 0.000 description 1
- 238000005336 cracking Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- LNEPOXFFQSENCJ-UHFFFAOYSA-N haloperidol Chemical compound C1CC(O)(C=2C=CC(Cl)=CC=2)CCN1CCCC(=O)C1=CC=C(F)C=C1 LNEPOXFFQSENCJ-UHFFFAOYSA-N 0.000 description 1
- 230000017525 heat dissipation Effects 0.000 description 1
- 229920006270 hydrocarbon resin Polymers 0.000 description 1
- 229910052742 iron Inorganic materials 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 229920002577 polybenzoxazole Polymers 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 230000011218 segmentation Effects 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- SFZCNBIFKDRMGX-UHFFFAOYSA-N sulfur hexafluoride Chemical compound FS(F)(F)(F)(F)F SFZCNBIFKDRMGX-UHFFFAOYSA-N 0.000 description 1
- 229960000909 sulfur hexafluoride Drugs 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- 238000002834 transmittance Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/30625—With simultaneous mechanical treatment, e.g. mechanico-chemical polishing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
- H01L21/3081—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their composition, e.g. multilayer masks, materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L21/6836—Wafer tapes, e.g. grinding or dicing support tapes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/562—Protection against mechanical damage
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/11—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/6834—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to protect an active side of a device or wafer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/68381—Details of chemical or physical process used for separating the auxiliary support from a device or wafer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/03—Manufacturing methods
- H01L2224/039—Methods of manufacturing bonding areas involving a specific sequence of method steps
- H01L2224/03912—Methods of manufacturing bonding areas involving a specific sequence of method steps the bump being used as a mask for patterning the bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0556—Disposition
- H01L2224/05569—Disposition the external layer being disposed on a redistribution layer on the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0556—Disposition
- H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0556—Disposition
- H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
- H01L2224/05572—Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
- H01L2224/114—Manufacturing methods by blanket deposition of the material of the bump connector
- H01L2224/1146—Plating
- H01L2224/11462—Electroplating
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
- H01L2224/1147—Manufacturing methods using a lift-off mask
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
- H01L2224/118—Post-treatment of the bump connector
- H01L2224/1181—Cleaning, e.g. oxide removal step, desmearing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
- H01L2224/118—Post-treatment of the bump connector
- H01L2224/1183—Reworking, e.g. shaping
- H01L2224/1184—Reworking, e.g. shaping involving a mechanical process, e.g. planarising the bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
- H01L2224/118—Post-treatment of the bump connector
- H01L2224/11848—Thermal treatments, e.g. annealing, controlled cooling
- H01L2224/11849—Reflowing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
- H01L2224/119—Methods of manufacturing bump connectors involving a specific sequence of method steps
- H01L2224/1191—Forming a passivation layer after forming the bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13075—Plural core members
- H01L2224/1308—Plural core members being stacked
- H01L2224/13082—Two-layer arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
- H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
- H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/13147—Copper [Cu] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Dicing (AREA)
- Geometry (AREA)
Abstract
【課題】ウエハを分割することによって得られる半導体装置の曲げを最小限に抑える。
【解決手段】半導体装置の製造方法は、第一主面１１１に集積回路が形成されたウエハ１１０の第一主面１１１に支持板１６２を貼着する第一貼着工程と、第一貼着工程後に、ウエハ１１０の第二主面１１２の研磨又は研削を行うことによってウエハ１１０を薄化する薄化工程と、薄化工程と同時に又は薄化工程後に、ウエハ１１０を複数のチップ本体部１０に分割する分割工程と、分割工程後に、複数の補強層７０を複数のチップ本体部１０の第二主面１２にそれぞれ貼着する第二貼着工程と、第二貼着工程後に、支持板１６２を剥離する剥離工程と、を含む。
【選択図】図１３
【解決手段】半導体装置の製造方法は、第一主面１１１に集積回路が形成されたウエハ１１０の第一主面１１１に支持板１６２を貼着する第一貼着工程と、第一貼着工程後に、ウエハ１１０の第二主面１１２の研磨又は研削を行うことによってウエハ１１０を薄化する薄化工程と、薄化工程と同時に又は薄化工程後に、ウエハ１１０を複数のチップ本体部１０に分割する分割工程と、分割工程後に、複数の補強層７０を複数のチップ本体部１０の第二主面１２にそれぞれ貼着する第二貼着工程と、第二貼着工程後に、支持板１６２を剥離する剥離工程と、を含む。
【選択図】図１３
Description
本発明は、半導体装置の製造方法及び半導体装置に関する。
半導体チップのパッケージ方法として、いわゆるＷＬＰ（Wafer Level Package）法がある。ＷＬＰ法にあっては、半導体ウエハをチップサイズに細分割する前にその半導体ウエハに液体樹脂を塗布し、その液体樹脂を硬化して封止層にし、半導体ウエハを封止層ごと細分割する方法がとられることがある（特許文献１、特許文献２、特許文献３参照）。これにより、半導体チップとほぼ同じサイズの小型パッケージを製造することができる。
液体樹脂が熱硬化性樹脂であると、その樹脂が硬化の際に収縮する。そのため、半導体ウエハに反りが発生し、強いては分割した半導体チップにも反りが発生する。特に、半導体ウエハが薄ければ薄いほど、その反りが大きくなってしまう。
特に近年は、最終製品である携帯機器の小型薄型化が進むのに伴い機器に実装される半導体部品への薄型化の要求がますます強まっている。
ウエハ状態で加工を進めるＷＬＰにおいて、更なる薄化を進めるには、以下のような課題を克服する必要がある。
（Ａ１） 薄化したときに強度が低下しているウエハを如何に割らずに搬送するかという課題
（Ａ２） 加工していく間に発生するウエハの反りが，Siが薄くなるにしたがって大きくなり加工上の支障をきたすようになるので、反りを如何に抑えかという課題
例えば、ウエハ搬送の為のロボットハンドがウエハを吸着できない、加工のためのステージにウエハを吸着できない、ウエハがカセットのスロットに収まらない、ウエハの中心を出しウエハの向き検出するノッチアライナーの焦点が合わず正常に動作できない等の問題が生じ得る。
（Ａ３） 更にウエハからチップを切り出して個片化した後、チップ自体に反りが残るとチップを実装する際の支障になること、また信頼性に悪影響が生じることから、チップ構造自体で反りを抑えるという課題（コプラナリティの確保）
（Ａ４）その他、デバイス構造内に脆弱性の有る構造を持つため、大きな反りに対して弱く、信頼性に悪影響を与えることが懸念されるウエハ（例えば、(1)low-k多層配線構造が形成されているウエハ、(2)メモリセルが形成されているウエハ）に関しては、歩留まり向上と信頼性の確保のため、反りの低減が重要な場合がある。
ウエハ状態で加工を進めるＷＬＰにおいて、更なる薄化を進めるには、以下のような課題を克服する必要がある。
（Ａ１） 薄化したときに強度が低下しているウエハを如何に割らずに搬送するかという課題
（Ａ２） 加工していく間に発生するウエハの反りが，Siが薄くなるにしたがって大きくなり加工上の支障をきたすようになるので、反りを如何に抑えかという課題
例えば、ウエハ搬送の為のロボットハンドがウエハを吸着できない、加工のためのステージにウエハを吸着できない、ウエハがカセットのスロットに収まらない、ウエハの中心を出しウエハの向き検出するノッチアライナーの焦点が合わず正常に動作できない等の問題が生じ得る。
（Ａ３） 更にウエハからチップを切り出して個片化した後、チップ自体に反りが残るとチップを実装する際の支障になること、また信頼性に悪影響が生じることから、チップ構造自体で反りを抑えるという課題（コプラナリティの確保）
（Ａ４）その他、デバイス構造内に脆弱性の有る構造を持つため、大きな反りに対して弱く、信頼性に悪影響を与えることが懸念されるウエハ（例えば、(1)low-k多層配線構造が形成されているウエハ、(2)メモリセルが形成されているウエハ）に関しては、歩留まり向上と信頼性の確保のため、反りの低減が重要な場合がある。
上述したように一般に、ウエハの反りは、熱硬化樹脂の収縮によって生じ、半導体基板厚を薄くするほど反りが拡大するが、次のような場合特に反りが拡大する。
（Ｂ１）薄い半導体基板、大型チップの場合である。
（Ｂ２）再配線や外部接続用電極（バンプ、ポスト、ピラー）又は外部接続用電極のＵＢＭ、などの構造物がある場合である。この場合、熱硬化樹脂と組み合わさった場合には特に反りが大きくなることが経験的に知られている。再配線，ＵＢＭ又はバンプ電極と樹脂膜が直接接している場合に、反りの原因となる強い応力が発生する。
（Ｂ３）半導体基板の再配線層にベタ（面積の広い配線）が形成されている場合である。電源供給用及びグラウンド用の共通信号線用配線があり、共通信号線用配線としてベタ（面積の広い配線）が形成される。
（Ｂ１）薄い半導体基板、大型チップの場合である。
（Ｂ２）再配線や外部接続用電極（バンプ、ポスト、ピラー）又は外部接続用電極のＵＢＭ、などの構造物がある場合である。この場合、熱硬化樹脂と組み合わさった場合には特に反りが大きくなることが経験的に知られている。再配線，ＵＢＭ又はバンプ電極と樹脂膜が直接接している場合に、反りの原因となる強い応力が発生する。
（Ｂ３）半導体基板の再配線層にベタ（面積の広い配線）が形成されている場合である。電源供給用及びグラウンド用の共通信号線用配線があり、共通信号線用配線としてベタ（面積の広い配線）が形成される。
そこで、本発明が解決しようとする課題は、ウエハ、ひいてはウエハを分割することによって得られる半導体装置の反りを最小限に抑えることである。
請求項１の発明は、第一主面に集積回路が形成されたウエハの前記第一主面に支持板を貼着する第一貼着工程と、
前記第一貼着工程後に、前記第一主面の反対側の第二主面の研磨又は研削を行うことによって前記ウエハを薄化する薄化工程と、
前記薄化工程と同時に又は前記薄化工程後に、前記ウエハを複数のチップ本体部に分割する分割工程と、
前記分割工程後に、複数の補強層を前記複数のチップ本体部の第二主面にそれぞれ貼着する第二貼着工程と、
前記第二貼着工程後に、前記支持板を剥離する剥離工程と、を含むことを特徴とする半導体装置の製造方法である。
前記第一貼着工程後に、前記第一主面の反対側の第二主面の研磨又は研削を行うことによって前記ウエハを薄化する薄化工程と、
前記薄化工程と同時に又は前記薄化工程後に、前記ウエハを複数のチップ本体部に分割する分割工程と、
前記分割工程後に、複数の補強層を前記複数のチップ本体部の第二主面にそれぞれ貼着する第二貼着工程と、
前記第二貼着工程後に、前記支持板を剥離する剥離工程と、を含むことを特徴とする半導体装置の製造方法である。
請求項２の発明は、第一主面に集積回路が形成されたウエハの前記第一主面に支持板を貼着する第一貼着工程と、
前記第一貼着工程後に、前記第一主面の反対側の第二主面の研磨又は研削を行うことによって前記ウエハを薄化する薄化工程と、
前記薄化工程後に、複数の補強層を前記ウエハの第二主面に沿って配列するようにして前記複数の補強層を前記ウエハの第二主面に貼着する第二貼着工程と、
前記第二貼着工程後に、前記ウエハを前記複数の補強層ごとに複数のチップ本体部に分割する分割工程と、
前記分割工程後に、前記支持板を剥離する剥離工程と、を含むことを特徴とする半導体装置の製造方法である。
前記第一貼着工程後に、前記第一主面の反対側の第二主面の研磨又は研削を行うことによって前記ウエハを薄化する薄化工程と、
前記薄化工程後に、複数の補強層を前記ウエハの第二主面に沿って配列するようにして前記複数の補強層を前記ウエハの第二主面に貼着する第二貼着工程と、
前記第二貼着工程後に、前記ウエハを前記複数の補強層ごとに複数のチップ本体部に分割する分割工程と、
前記分割工程後に、前記支持板を剥離する剥離工程と、を含むことを特徴とする半導体装置の製造方法である。
請求項４の発明は、第一主面に集積回路が形成されたウエハの前記第一主面に支持板を貼着する第一貼着工程と、
前記第一貼着工程後に、前記第一主面の反対側の第二主面の研磨又は研削を行うことによって前記ウエハを薄化する薄化工程と、
前記薄化工程後に、前記第二主面に補強板を貼着する第二貼着工程と、
前記第二貼着工程後に、前記補強板を複数の補強層に分割し、前記ウエハを前記複数の補強層ごとに複数のチップ本体部に分割する分割工程と、
前記第二貼着工程後に、前記支持板を剥離する剥離工程と、を含むことを特徴とする半導体装置の製造方法である。
前記第一貼着工程後に、前記第一主面の反対側の第二主面の研磨又は研削を行うことによって前記ウエハを薄化する薄化工程と、
前記薄化工程後に、前記第二主面に補強板を貼着する第二貼着工程と、
前記第二貼着工程後に、前記補強板を複数の補強層に分割し、前記ウエハを前記複数の補強層ごとに複数のチップ本体部に分割する分割工程と、
前記第二貼着工程後に、前記支持板を剥離する剥離工程と、を含むことを特徴とする半導体装置の製造方法である。
請求項８の発明は、集積回路及びそれを覆う熱硬化性樹脂層が第一主面に形成されたウエハの前記第一主面に支持板を貼着する第一貼着工程と、
前記第一貼着工程後に、前記第一主面の反対側の第二主面の研磨又は研削を行うことによって前記ウエハを薄化する薄化工程と、
前記薄化工程後に、前記ウエハの前記第二主面に熱硬化性樹脂を塗布して硬化させることによって、前記熱硬化性樹脂層よりも内部応力の大きな硬化収縮層を形成する形成工程と、
前記形成工程後に、前記ウエハを複数のチップ本体部に分割する分割工程と、
前記形成工程後に、前記支持板を剥離する剥離工程と、を含むことを特徴とする半導体装置の製造方法である。
前記第一貼着工程後に、前記第一主面の反対側の第二主面の研磨又は研削を行うことによって前記ウエハを薄化する薄化工程と、
前記薄化工程後に、前記ウエハの前記第二主面に熱硬化性樹脂を塗布して硬化させることによって、前記熱硬化性樹脂層よりも内部応力の大きな硬化収縮層を形成する形成工程と、
前記形成工程後に、前記ウエハを複数のチップ本体部に分割する分割工程と、
前記形成工程後に、前記支持板を剥離する剥離工程と、を含むことを特徴とする半導体装置の製造方法である。
請求項１１の発明は、第一主面に集積回路が形成されたチップ本体部と、
前記チップ本体部の前記第一主面の反対側の第二主面に貼着された補強層と、を備えることを特徴とする半導体装置である。
前記チップ本体部の前記第一主面の反対側の第二主面に貼着された補強層と、を備えることを特徴とする半導体装置である。
請求項１６の発明は、集積回路及びそれを覆う熱硬化性樹脂層が第一主面に形成されたチップ本体部と、
前記チップ本体部の前記第一主面の反対側の第二主面に形成され、前記熱硬化性樹脂層よりも内部応力の大きな硬化収縮層と、を備えることを特徴とする半導体装置である。
前記チップ本体部の前記第一主面の反対側の第二主面に形成され、前記熱硬化性樹脂層よりも内部応力の大きな硬化収縮層と、を備えることを特徴とする半導体装置である。
請求項１，２，４，１１の発明によれば、チップ本体部が補強層によって補強されるので、チップ本体部の曲げを抑制することができる。
請求項８，１６の発明によれば、チップ本体部の第一主面に形成された熱硬化性樹脂層を起因としたチップ本体部の曲げの向きと、硬化収縮層に起因したチップ本体部の曲げの向きが逆になって、両者の曲げが相殺されるから、チップ本体部の曲げを抑制することができる。
以下に、図面を用いて、本発明を実施するための形態について説明する。但し、以下に述べる実施形態には、本発明を実施するために技術的に好ましい種々の限定が付されている。そのため、本発明の範囲を以下の実施形態及び図示例に限定するものではない。
［第１の実施の形態］
図１は、半導体装置１の概略断面図である。
図１は、半導体装置１の概略断面図である。
この半導体装置１は、個片化された半導体チップである。そして、この半導体装置１はチップ本体部１０、補強層７０、接着層７４及び複数の半田バンプ８０，…を備える。なお、半田バンプ８０，…が設けられていなくてもよく、また半田バンプ８０に半田以外の材料で形成されたバンプ（外部接続用電極）を用いても差し支えない。
チップ本体部１０は、ウエハを複数に細分割することによって得られたものである。上から又は下からチップ本体部１０を見た場合に、チップ本体部１０の面積は、例えば４０ｍｍ2以上である。
チップ本体部１０は表側の第一主面１１及び裏側の第二主面１２を有する。チップ本体部１０の具体例については後に詳述するが、再配線・柱状端子付きＣＳＰ（Chip Scale Package）（図９参照）と、再配線・ＵＢＭ付きＣＳＰ（図１０参照）と、端子付きＣＳＰ（図１１参照）との何れかがチップ本体部１０に適用される。「再配線」とは、半導体装置製造工程を前工程（ウエハ上に集積回路を作成する工程）と後工程（ウエハを切り分けるとともに、必要に応じてパッケージすることによって、出荷できる状態のチップを作成する工程）とに大別した場合に、その後工程において配線すること又はその配線をいう。「柱状端子」とは、後工程において作成される柱状型又はピラー型の端子のことをいう。「ＵＢＭ」とは、バンプ下冶金（under bump metallization）のことをいう。
チップ本体部１０の外周面１３の全体又は一部が面一に設けられてもよいし（図２参照）、スキャロップ（scallops）という段々構造に設けられていてもよい（図３参照）。また、チップ本体部１０の外周面１３が第一主面１１に対して垂直であってもよいし（図２参照）、チップ本体部１０の外周面１３がその垂直面に対して傾斜してもよい（図４参照）。図２に示すようにチップ本体部１０の外周面１３が面一に設けられているのは、ブレードやレーザーによるダイシングのためである。図３に示すようにチップ本体部１０の外周面１３が段々構造に設けられているのは、ボッシュプロセス(Bosch process)を採用した深掘りエッチングのためである。図４に示すようにチップ本体部１０の外周面が傾斜しているのは、反応性エッチング（ＲＩＥ）のためである。
チップ本体部１０の第一主面１１に複数の端子が設けられており、これら端子上に半田バンプ８０，…がそれぞれ設けられている。半田バンプ８０はオーバーハング型（図１参照）又は最下部最大径型（図５参照）である。オーバーハング型とは、半田バンプ８０の最大直径となる部分が半田バンプ８０の最下部の位置に無いものをいい、具体的には半球よりも大きなものをいう。最下部最大径型とは、半田バンプ８０の最下部が最大径となっているものをいい、具体的には半球よりも小さいものをいう。半田バンプ８０がオーバーハング型である場合、チップ本体部１０の第一主面１１が露出しているか（図１参照）、チップ本体部１０の第一主面１１が樹脂からなるオーバーコート層１４によって覆われている（図６参照）。このオーバーコート層１４はチップ本体部１０の第一主面１１上に形成され、半田バンプ８０の下部がオーバーコート層１４に埋め込まれており、半田バンプ８０のうちオーバーコート層１４から突き出た部分が最下部最大径型となっている。
半田バンプ８０の頂点の高さの差が50μm以下、好ましくは20μm以下に収まった均一性（コプラナリティ）を備える。
半田バンプ８０の頂点の高さの差が50μm以下、好ましくは20μm以下に収まった均一性（コプラナリティ）を備える。
チップ本体部１０の第二主面１２は研磨又は研削がされた面である。より具体的には、第二主面１２は、半導体（特に、真性半導体）が研磨又は研削されることによって得られた面である。なおドライポリッシング等を実施することにより第二主面１２を鏡面仕上げしても良い。
チップ本体部１０の第二主面１２には、補強層７０が接着層７４によって接合されている。補強層７０は、チップ本体部１０を補強することによってチップ本体部１０の反り（特に、第一主面１１が凹となり、第二主面１２が凸となるようなチップ本体部１０の反り）を抑制するものである。
補強層７０の素材はＦｅ、Ｎｉ、Ｃｕ等の金属又はこれらの合金からなる。又は、補強層７０の素材はセラミック材料であり、特にＡｌＮ又はＳｉＣが好ましい（補強層７０の素材がＡｌＮ、ＳｉＣであれば、補強層７０の弾性率（例えば、縦弾性率）が金属のＦｅと同等以上となり、補強層７０の熱伝導性及び線膨張係数もシリコン（チップ本体部１０の第二主面１２の素材）に近い物性値に近づくためである。）。又は、補強層７０の素材は繊維強化樹脂であり、特に炭素繊維強化樹脂、アラミド繊維強化樹脂（例えば、アラミド繊維としてケプラー（登録商標）を用いる。）又はポリエチレン繊維強化樹脂（例えば、ポリエチレン繊維として超高分子量ポリエチレン繊維（例えば、ダイニーマ（登録商標））を用いる。）である。又は、補強層７０の素材は樹脂（特に、弾性率の高い樹脂）である。
なお、チップ本体部１０の薄型化による第二主面１２側からの光透過による影響を抑制する必要がある場合、補強層７０は、遮光性を有する材料を用いることが好ましい。
なお、チップ本体部１０の薄型化による第二主面１２側からの光透過による影響を抑制する必要がある場合、補強層７０は、遮光性を有する材料を用いることが好ましい。
また、補強層７０の剛性が大きいことが好ましく、このためには弾性率（縦弾性率、横弾性率、体積弾性率、曲げ弾性率）が高いことが好ましい。特に、補強層７０の弾性率は、チップ本体部１０の第二主面１２を構成する素材（例えば半導体シリコン）の弾性率よりも高い。補強層７０の弾性率が高ければ、外力（主に、チップ本体部１０の曲げモーメント）に伴う補強層７０の反りが発生しにくく、補強層７０を薄くすることができるためである。
しかしながら、補強層７０の剛性が、補強層７０と接着層７４の合計の厚みに相等する厚みのチップ本体部１０を構成する半導体基板の剛性より低い場合には、薄型化を図りつつ補強することができない。すなわち、補強層７０の厚みをｔ１、接着層７４の厚みをｔ２とし、ｔ１＋ｔ２＝Ｔとして、（厚みＴの半導体基板の剛性）＞（厚みｔ１の補強層７０の剛性）である場合、薄型化を図りつつ補強することができない。ここで、接着層７４は、剛性強化にほとんど寄与しないので無視される。
したがって、（厚みＴの半導体基板の剛性）＜（厚みｔ１の補強層７０の剛性）との条件に当てはまる構成を適用する。
ここで、板の曲げ剛性は、弾性率と厚みの３乗に比例するので、上式を、（半導体基板の弾性率）×Ｔ３＜（補強層７０の弾性率）×（ｔ１）３ と表わせる。
また補強層７０の厚さをデバイス基板の厚さより大きくすることが、半導体装置１の全体の薄型化のためには好ましい。
なお補強層は、反り抑制以外にもデバイス基板３１の割れ・欠け防止等壊れ易さの改善や放熱改善等の効果も有している。これらの効果を優先する場合には、弾性率が第二主面１２を構成する素材の弾性率よりも高くない素材を補強層７０に用いることも可能である。
しかしながら、補強層７０の剛性が、補強層７０と接着層７４の合計の厚みに相等する厚みのチップ本体部１０を構成する半導体基板の剛性より低い場合には、薄型化を図りつつ補強することができない。すなわち、補強層７０の厚みをｔ１、接着層７４の厚みをｔ２とし、ｔ１＋ｔ２＝Ｔとして、（厚みＴの半導体基板の剛性）＞（厚みｔ１の補強層７０の剛性）である場合、薄型化を図りつつ補強することができない。ここで、接着層７４は、剛性強化にほとんど寄与しないので無視される。
したがって、（厚みＴの半導体基板の剛性）＜（厚みｔ１の補強層７０の剛性）との条件に当てはまる構成を適用する。
ここで、板の曲げ剛性は、弾性率と厚みの３乗に比例するので、上式を、（半導体基板の弾性率）×Ｔ３＜（補強層７０の弾性率）×（ｔ１）３ と表わせる。
また補強層７０の厚さをデバイス基板の厚さより大きくすることが、半導体装置１の全体の薄型化のためには好ましい。
なお補強層は、反り抑制以外にもデバイス基板３１の割れ・欠け防止等壊れ易さの改善や放熱改善等の効果も有している。これらの効果を優先する場合には、弾性率が第二主面１２を構成する素材の弾性率よりも高くない素材を補強層７０に用いることも可能である。
接着層７４はチップ本体部１０の第二主面１２に結合するとともに、補強層７０にも結合する。例えば、ダイアタッチメント材、ダイアタッチメントフィルムを接着層７４に用いることができる。接着層７４は導電性を有するものであるか、又は絶縁性を有するものである。
接着層７４及び補強層７０の外周面７３がチップ本体部１０の外周面１３に揃っていてもよいし（図２参照）、チップ本体部１０の外周面１３からずれていてもよい（図７参照）。接着層７４及び補強層７０の外形がチップ本体部１０の外径よりも周囲にマージンがとられて一回り大きくされている構成をとり得る。具体的には、補強層７０の縁の辺の長さを、その辺に対応するチップ本体部１０の縁の辺の長さよりも僅かに長くする。約１０μｍ以上、５０μｍ以内の範囲で長くすることが好ましい。この場合、補強層７０を予め個片に分割して個々のチップ本体部１０に貼り付ける製造方法をとるとき、補強層７０のチップ本体部１０に対するアライメント誤差を補ってチップ本体部１０の第二主面１２の全体を補強層７０で覆うことが容易である。図７に示すように接着層７４及び補強層７０の外周面７３がチップ本体部１０の外周面からずれている部分があるのは、その結果である。また、補強層７０がチップ本体部１０より大きいことで、チップ本体部１０の壊れ易さを改善し、信頼性を高めることもできる。
接着層７４及び補強層７０の外周面７３がチップ本体部１０の外周面１３に揃っているか否かに関わらず、補強層７０の表面７１と外周面７３とで構成される角部が直角形状等の角形になっているか（図２又は図７参照）、又はその角部が凹面状に抉られている（図８）。図２又は図７に示すように補強層７０の表面７１と外周面７３とで構成される角部が直角形状等の角形になっているのは、ブレード等によって機械的に補強板を複数の補強層７０に切断したためである。図８に示すように補強層７０の表面７１と外周面７３とで構成される角部が抉られているのは、エッチング等によって化学的に補強板を複数の補強層７０に切断したためである。
なお、補強層７０がチップ本体部１０の第二主面１２に対して直接に貼着可能な材料特性を有するものである場合（例えば、補強層７０が繊維強化樹脂のプリプレグが硬化することによって得られたものである場合）、接着層７４が省略されるとともに、補強層７０がチップ本体部１０の第二主面１２に直接貼着される。
チップ本体部１０の幾つかの具体例について説明する。
図９は、チップ本体部１０が再配線・柱状端子付きＣＳＰである場合の半導体装置１の断面図である。
図９に示すように、チップ本体部１０は、デバイス基板３１、絶縁膜３２、複数の再配線３４、複数の柱状端子３５及び保護層（封止層）３６等を備える。
図９は、チップ本体部１０が再配線・柱状端子付きＣＳＰである場合の半導体装置１の断面図である。
図９に示すように、チップ本体部１０は、デバイス基板３１、絶縁膜３２、複数の再配線３４、複数の柱状端子３５及び保護層（封止層）３６等を備える。
デバイス基板３１は、半導体基板（例えば、真性シリコン基板）に集積回路（例えば、ＲＯＭ、ＲＡＭ、不揮発性メモリ、ロジック等）を形成したものである。つまり、半導体基板の表面に集積回路が形成され、その集積回路がパッシベーション膜（例えば、酸化シリコン膜又は窒化シリコン膜）によって覆われており、そのパッシベーション膜の表面がデバイス基板３１の表面３１ａとなり、その反対側の面（半導体基板の裏面）３１ｂがチップ本体部１０の第二主面１２となる。必要に応じて、Low-k多層配線構造（低誘電率膜と配線パターンが集積回路の上に交互に積層された構造）を形成し、パッシベーション膜がLow-k多層配線構造の上に成膜されていてもよい。その半導体基板の弾性率は補強層７０の弾性率よりも低い。
例えば、デバイス基板３１の面積が４０ｍｍ2以上の大型チップを、デバイス基板３１の厚さを１００μｍ未満に、さらには５０μｍ未満に薄型化した場合であっても、本発明の適用により、信頼性の有るＣＳＰを形成できる。
例えば、デバイス基板３１の面積が４０ｍｍ2以上の大型チップを、デバイス基板３１の厚さを１００μｍ未満に、さらには５０μｍ未満に薄型化した場合であっても、本発明の適用により、信頼性の有るＣＳＰを形成できる。
デバイス基板３１の表面３１ａ上には、絶縁膜３２が成膜されている。絶縁膜３２のサイズがデバイス基板３１のサイズよりも僅かに小さく、絶縁膜３２の周縁がデバイス基板３１の周縁から内側に離れている。なお、絶縁膜３２のサイズがデバイス基板３１のサイズに等しく、絶縁膜３２の周縁がデバイス基板３２の周縁に揃っていてもよい。
絶縁膜３２は、エポキシ系樹脂、ポリイミド系樹脂その他の樹脂からなる。特に、絶縁膜３２は感光性樹脂が硬化することによって得られたものである。絶縁膜３２が収縮したものであり、絶縁膜３２が硬化する際に絶縁膜３２が収縮される。なお、絶縁膜３２は感光性樹脂でなくてもよい。なお、絶縁膜３２は形成されない場合もある。
絶縁膜３２には、複数の開口３３が形成されている。これら開口３３は、デバイス基板３１の表面３１ａに設けられたパッドに重なっている。絶縁膜３２は感光性樹脂が硬化することによって得られたものである場合、露光処理及び現像処理によって絶縁膜３２及び開口３３が形成される。なお、デバイス基板３１の表面３１ａのパッシベーション膜にも複数の開口が形成され、これら開口が開口３３及びパッドに重なっている。
絶縁膜３２には、複数の開口３３が形成されている。これら開口３３は、デバイス基板３１の表面３１ａに設けられたパッドに重なっている。絶縁膜３２は感光性樹脂が硬化することによって得られたものである場合、露光処理及び現像処理によって絶縁膜３２及び開口３３が形成される。なお、デバイス基板３１の表面３１ａのパッシベーション膜にも複数の開口が形成され、これら開口が開口３３及びパッドに重なっている。
再配線３４が絶縁膜３２の上に形成され、再配線３４が絶縁膜３２に直接接する。再配線３４が絶縁膜３２の開口３３を横切るように設けられ、再配線３４が絶縁膜３２の開口３３及びパッシベーション膜の開口を通じてパッドに接続されている。再配線３４は、下地金属層（シード層）と、その下地金属層の上に成長した導体層（メッキ層）との積層体である。下地金属層は、銅（Ｃｕ）の薄膜、チタン（Ｔｉ）の薄膜、チタンに銅を積み重ねた薄膜その他の金属薄膜である。導体層は、銅メッキその他の金属メッキからなる。
再配線３４はパターニング（形状加工）されたものである。つまり、上から見て、再配線３４の下地金属層が所定の形状に形成され、再配線３４の導体層が所定の形状に形成され、導体層の形状と下地金属層の形状がほぼ同じである。その導体層はその下地金属層よりも厚い。なお、再配線３４は導体の単層であってもよいし、更に多くの導体層を積層したものでもよい。
柱状端子３５が配線３４に接続されている。具体的には、再配線３４の端部がランドとなっており、柱状端子３５がそのランド上に形成されている。柱状端子３５の厚さ（高さ）は再配線３４の厚さより大きい。柱状端子３５は例えば電解メッキ法によって成長したものである。
保護層（封止層）３６が再配線３４の上から絶縁膜３２上に形成され、再配線３４（但し、柱状端子３５が重ねられた部分を除く）が保護層３６によって覆われ、保護層３６が再配線３４に直接接する。柱状端子３５が保護層３６を貫通するように保護層３６に埋め込まれた状態となっているが、柱状端子３５の頭頂面３５ａが保護層３６によって覆われていない。柱状端子３５の周面が保護層３６に密着し、保護層３６が柱状端子３５の周面を保護する。
保護層３６は、エポキシ系樹脂、ポリイミド系樹脂その他の絶縁性樹脂を含み、好ましくは、絶縁性樹脂（エポキシ系樹脂、ポリイミド系樹脂等）にフィラー（例えば、シリカフィラー、ガラスフィラー）又は繊維（例えば、ガラス繊維又は炭素繊維）を配合した強化樹脂からなる。また、保護層３６は、その素材となる樹脂が硬化する際に収縮して構成されたものである。
ここで、保護層３６の表面３６ａ及び柱状端子３５の頭頂面３５ａがチップ本体部１０の第一主面１１に相当する。
柱状端子３５の頭頂面３５ａは保護層３６の表面３６ａに揃っているか、その表面３６ａよりも僅かに低い位置にある。
半田バンプ８０が、保護層３６の表面３６ａ側において、柱状端子３５の頭頂面３５ａに形成されている。半田バンプ８０が柱状端子３５の頭頂面５２ａに結合されることによって、半田バンプ８０と柱状端子３５が相互に電気的に接続されている。
上述したように、半田バンプ８０がオーバーハング型（図１、図６参照）又は最下部最大径型（図５参照）である。半田バンプ８０がオーバーハング型である場合、オーバーコート層１４が保護層３６の表面３６ａ上に形成されていることが好ましい。なお保護層３６とオーバーコート層１４とを一体的に形成することも可能である。
絶縁膜３２及び保護層３６の収縮によってチップ本体部１０に曲げモーメント（第一主面１１が凹面状となるような曲げモーメント）が生じている。ここで、絶縁膜３２の線膨張係数が大きくなるにつれて、チップ本体部１０の曲げモーメントが大きくなる。保護層３６の線膨張係数が大きくなるにつれて、チップ本体部１０の曲げモーメントが大きくなる。絶縁膜３２が熱硬化性樹脂である場合、絶縁膜３２の硬化温度が高いほど、チップ本体部１０の曲げモーメントが大きくなる。保護層３６が熱硬化性樹脂である場合、保護層３６の硬化温度が高いほど、チップ本体部１０の曲げモーメントが大きくなる。絶縁膜３２の貯蔵弾性率が高いほど、チップ本体部１０の曲げモーメントが大きくなる。保護層３６の貯蔵弾性率が高いほど、チップ本体部１０の曲げモーメントが大きくなる。
また、再配線，ＵＢＭ又はバンプ電極と樹脂膜（絶縁膜３２又は保護層３６）が直接接している場合に、反りの原因となる強い曲げモーメントが発生する。
更にデバイス基板３１の表面３１ａに形成された集積回路及びパッシベーション膜もチップ本体部１０の曲げモーメントを大きくすることに寄与する。
特に、デバイス基板３１が非常に薄いので、デバイス基板３１の反りが発生しやすい。
そうであっても、補強層７０がチップ本体部１０の第二主面１２に形成されているので、補強層７０がそのような曲げモーメントに抗して、チップ本体部１０の反りが補強層７０によって抑えられている。
また、再配線，ＵＢＭ又はバンプ電極と樹脂膜（絶縁膜３２又は保護層３６）が直接接している場合に、反りの原因となる強い曲げモーメントが発生する。
更にデバイス基板３１の表面３１ａに形成された集積回路及びパッシベーション膜もチップ本体部１０の曲げモーメントを大きくすることに寄与する。
特に、デバイス基板３１が非常に薄いので、デバイス基板３１の反りが発生しやすい。
そうであっても、補強層７０がチップ本体部１０の第二主面１２に形成されているので、補強層７０がそのような曲げモーメントに抗して、チップ本体部１０の反りが補強層７０によって抑えられている。
図１０は、チップ本体部１０が再配線・ＵＢＭ付きＣＳＰである場合の半導体装置１の断面図である。
図１０に示すように、チップ本体部１０は、デバイス基板３１、絶縁膜３２、複数の配線３４、複数のＵＢＭ４１及び保護層４２等を備える。
図１０に示すように、チップ本体部１０は、デバイス基板３１、絶縁膜３２、複数の配線３４、複数のＵＢＭ４１及び保護層４２等を備える。
図１０に示すデバイス基板３１、絶縁膜３２、開口３３及び配線３４は図９に示すデバイス基板３１、絶縁膜３２、開口３３及び再配線３４と同様であるので、図１０に示すデバイス基板３１、絶縁膜３２、開口３３及び再配線３４の説明を省略する。
保護層４２が再配線３４の上から絶縁膜３２上に形成され、再配線３４が保護層４２によって覆われている。保護層４２が再配線３４に直接接する。保護層４２は、エポキシ系樹脂、ポリイミド系樹脂その他の樹脂からなる。また、保護層４２は、感光性樹脂が硬化することによって得られたものなどである。
保護層４２には、複数の開口４３が形成されている。これら開口４３は再配線３４の端部（より具体的にはランド）に重なっている。保護層４２が感光性樹脂からなるので、露光処理及び現像処理によって保護層４２及び開口４３が形作られる。
再配線３４の端部（より具体的にはランド）上に膜状のＵＢＭ４１が形成され、開口４３内においてＵＢＭ４１が再配線３４の端部に接続されている。ＵＢＭ４１の面積が開口４３の面積よりも広く、ＵＢＭ４１の周縁部が開口４３からはみ出て、保護層４２上に形成されている。ＵＢＭ４１は所謂バンプ下冶金層（under bump metallization layer）である。ＵＢＭ４１は、下地金属層（シード層）と、その下地金属層の上に成長した導体層（メッキ層）との積層体である。下地金属層は、銅（Ｃｕ）の薄膜、チタン（Ｔｉ）の薄膜、チタンに銅を積み重ねた薄膜その他の金属薄膜である。導体層は、銅メッキその他の金属メッキからなる。ＵＢＭ４１の下地金属層が保護層４２に密着する。
ＵＢＭ４１上には半田バンプ８０が形成されている。半田バンプ８０がＵＢＭ４１に結合されることによって、半田バンプ８０とＵＢＭ４１が相互に電気的に接続している。
ここで、ＵＢＭ４１の表面及び保護層４２の表面４２ａがチップ本体部１０の第一主面１１に相当する。
ここで、ＵＢＭ４１の表面及び保護層４２の表面４２ａがチップ本体部１０の第一主面１１に相当する。
上述したように、半田バンプ８０がオーバーハング型（図１、図６参照）又は最下部最大径型（図５参照）である。半田バンプ８０がオーバーハング型である場合、オーバーコート層１４が保護層４２の表面４２ａ上に形成されていることが好ましい。なお、保護層３６とオーバーコート層１４とを一体的に形成することも可能である。
絶縁膜３２及び保護層４２の収縮によってチップ本体部１０に曲げモーメントが生じても、補強層７０がチップ本体部１０の第二主面１２に形成されているので、補強層７０がそのような曲げモーメントに抗して、チップ本体部１０の曲げが補強層７０によって抑えられている。
図１１は、チップ本体部１０が端子付きＣＳＰである場合の半導体装置１の断面図である。
図１１に示すように、チップ本体部１０はデバイス基板３１、複数の下地金属層５１及び複数の柱状端子５２等を備える。
図１１に示すように、チップ本体部１０はデバイス基板３１、複数の下地金属層５１及び複数の柱状端子５２等を備える。
図１１に示すデバイス基板３１は図９に示すデバイス基板３１と同様であるので、図１１に示すデバイス基板３１の説明を省略する。
上述したように、デバイス基板３１の表面３１ａ（具体的には、パッシベーション膜）に開口３１ｂが形成されている。なお、図９に示す再配線・柱状端子付きＣＳＰの場合又は図１０に示す再配線・ＵＢＭ付きＣＳＰの場合と同様に、エポキシ系樹脂、ポリイミド系樹脂その他の樹脂からなる絶縁膜３２がデバイス基板３１の表面３１ａ上に形成され、その絶縁膜３２のうち開口３１ｂに重なる位置に開口が形成されていてもよい。この場合、下地金属層５１（ＵＢＭ）が絶縁膜３２に直接接する。
開口３１ｂ内において下地金属層５１がパッドに接続されている。下地金属層５１の周縁部が開口３１ｂからはみ出て、デバイス基板３１の表面３１ａ（具体的には、パッシベーション膜）上に形成されている。下地金属層５１は、チタン層５１ａに銅層５１ｂを積み重ねた薄膜積層体である。
柱状端子５２が下地金属層５１上に形成されている。柱状端子５２の厚さ（高さ）は下地金属層５１の厚さよりも十分に大きい。柱状端子５２は電解メッキ法によって成長したものである。
ここで、デバイス基板３１の表面３１ａ（特に、パッシベーション膜）及び柱状端子５２の表面がチップ本体部１０の第一主面１１に相当する。
ここで、デバイス基板３１の表面３１ａ（特に、パッシベーション膜）及び柱状端子５２の表面がチップ本体部１０の第一主面１１に相当する。
柱状端子５２の頭頂面５２ａ上に半田バンプ８０が形成され、半田バンプ８０が柱状端子５２の頭頂面５２ａに結合されることによって、半田バンプ８０と柱状端子３５が相互に電気的に接続されている。
半田バンプ８０は最下部最大径型である。オーバーハング型を半田バンプ８０に採用しても構わない。デバイス基板３１の表面３１ａがオーバーコート層によって覆われることなく、デバイス基板３１の表面３１ａが露出する。
デバイス基板３１の表面３１ａに形成された集積回路及びパッシベーション膜によってチップ本体部１０に曲げモーメントが生じても、補強層７０がチップ本体部１０の第二主面１２に形成されているので、補強層７０がそのような曲げモーメントに抗して、チップ本体部１０の反りが補強層７０によって抑えられている。
ここで、接着層７４をチップ本体部１０の外周面を覆う様に形成することも可能である。具体的には、図７に破線で示すように、チップ本体部１０の外周面１３のうち少なくともデバイス基板３１の外周面全体を接着層７４で覆う構造を実施する。特に補強層７０の外形がチップ本体部１０の外形より僅かに大きい場合にこれを実施することが好ましい。なお、デバイス基板３１の外周面全体を覆う接着層７４は、デバイス基板３１の補強層７０の反対側の面に積層される層に及んでいてもよい。
これによりデバイス基板３１の外周面を保護することができる。特にデバイス基板３１にLow-k多層配線構造が形成されている場合、外周面が脆弱である。このため従来、レーザーによるハーフダイシングでデバイス基板の外周面に溝を形成し、樹脂を埋め込んで封止することでLow-k多層配線構造の外周面を保護する方法（レーザグルーブ）も用いられている。上記のデバイス基板３１の外周面全体を接着層７４で覆う方法によれば、接着層７４の形成が補強層７０との接着と、デバイス基板３１外周面の保護を兼ねるため（特別の工程を設けなくても）経済的に、Low-k多層配線構造が設けられている場合を初めとした半導体装置１の信頼性を高めることができる。
なお、チップ本体部１０は図９〜図１１に示すような再配線・柱状端子付きＣＳＰ、再配線・ＵＢＭ付きＣＳＰ又は端子付きＣＳＰに限るものではない。例えば、外部接続用に設けられる端子であれば、その形状は端子３５，４１のようなものに限らず、端子３５，４１の代わりに用いることができる。勿論、図９又は図１０において、端子３５，４１を省略し、半田バンプ８０が再配線３４の端部（ランド）上に形成され、半田バンプ８０が再配線３４に直接接触してもよい（この場合、再配線３４の端部が端子となる）。また、図９又は図１０において、再配線３４を設けず、端子３５，４１をパッド（パッドは開口３３内にある）の直上に設けてもよい。また、図９又は図１０において、絶縁膜３２、保護層３６又は保護層４２が設けられていなくてもよい。
これによりデバイス基板３１の外周面を保護することができる。特にデバイス基板３１にLow-k多層配線構造が形成されている場合、外周面が脆弱である。このため従来、レーザーによるハーフダイシングでデバイス基板の外周面に溝を形成し、樹脂を埋め込んで封止することでLow-k多層配線構造の外周面を保護する方法（レーザグルーブ）も用いられている。上記のデバイス基板３１の外周面全体を接着層７４で覆う方法によれば、接着層７４の形成が補強層７０との接着と、デバイス基板３１外周面の保護を兼ねるため（特別の工程を設けなくても）経済的に、Low-k多層配線構造が設けられている場合を初めとした半導体装置１の信頼性を高めることができる。
なお、チップ本体部１０は図９〜図１１に示すような再配線・柱状端子付きＣＳＰ、再配線・ＵＢＭ付きＣＳＰ又は端子付きＣＳＰに限るものではない。例えば、外部接続用に設けられる端子であれば、その形状は端子３５，４１のようなものに限らず、端子３５，４１の代わりに用いることができる。勿論、図９又は図１０において、端子３５，４１を省略し、半田バンプ８０が再配線３４の端部（ランド）上に形成され、半田バンプ８０が再配線３４に直接接触してもよい（この場合、再配線３４の端部が端子となる）。また、図９又は図１０において、再配線３４を設けず、端子３５，４１をパッド（パッドは開口３３内にある）の直上に設けてもよい。また、図９又は図１０において、絶縁膜３２、保護層３６又は保護層４２が設けられていなくてもよい。
［第２の実施の形態］
半導体装置１の製造方法について説明する。
半導体装置１の製造方法について説明する。
（１） ウエハの準備工程（ウエハの製造工程）
図１２（ａ）に示すように、まず、複数の半田バンプ８０が設けられたウエハ１１０を準備する。このウエハ１１０はチップ本体部１０が分割される前のものである。チップ本体部１０が再配線・柱状端子付きＣＳＰである場合、チップ本体部１０が再配線・ＵＢＭ付きＣＳＰである場合、チップ本体部１０が端子付きＣＳＰである場合、ウエハ１１０の製造工程が異なるので、それぞれの場合のウエハ１１０の製造方法について説明する。
図１２（ａ）に示すように、まず、複数の半田バンプ８０が設けられたウエハ１１０を準備する。このウエハ１１０はチップ本体部１０が分割される前のものである。チップ本体部１０が再配線・柱状端子付きＣＳＰである場合、チップ本体部１０が再配線・ＵＢＭ付きＣＳＰである場合、チップ本体部１０が端子付きＣＳＰである場合、ウエハ１１０の製造工程が異なるので、それぞれの場合のウエハ１１０の製造方法について説明する。
（１−１） チップ本体部１０が再配線・柱状端子付きＣＳＰである場合
図１４（ａ）に示すように、デバイスウエハ１３１を準備する。このデバイスウエハ１３１はデバイス基板３１よりも大きな基板であり、デバイスウエハ１３１を分割予定線（所謂ダイシングラインともいう）１３１Ｌに沿って分割すると、デバイスウエハ１３１から複数のデバイス基板３１を取ることができる。また、デバイスウエハ１３１はデバイス基板３１よりも厚く、更に補強層７０の表面からチップ本体部１０の第一主面１１までの総厚よりも厚い。デバイスウエハ１３１は、シリコン等の半導体ウエハの表面に集積回路を形成して、集積回路をパシベーション膜によって被覆したものである。つまり、このデバイスウエハ１３１は、半導体製造工程を前工程と後工程とに大別した場合に、その前工程によって製造されたものである。
図１４（ａ）に示すように、デバイスウエハ１３１を準備する。このデバイスウエハ１３１はデバイス基板３１よりも大きな基板であり、デバイスウエハ１３１を分割予定線（所謂ダイシングラインともいう）１３１Ｌに沿って分割すると、デバイスウエハ１３１から複数のデバイス基板３１を取ることができる。また、デバイスウエハ１３１はデバイス基板３１よりも厚く、更に補強層７０の表面からチップ本体部１０の第一主面１１までの総厚よりも厚い。デバイスウエハ１３１は、シリコン等の半導体ウエハの表面に集積回路を形成して、集積回路をパシベーション膜によって被覆したものである。つまり、このデバイスウエハ１３１は、半導体製造工程を前工程と後工程とに大別した場合に、その前工程によって製造されたものである。
図１４（ｂ）に示すように、感光性樹脂塗布、露光及び現像等を順に行うことによって、絶縁膜３２及び開口３３を形成する。絶縁膜３２を形成するに際しては、分割予定線１３１Ｌによって区画された領域毎に絶縁膜３２を区画するように、絶縁膜３２を格子状にする。ここで、絶縁膜３２の材料として、硬化反応時の硬化収縮が小さい樹脂材料を選択することが好ましい。また、絶縁膜３２の材料として、硬化温度ができる限り低い材料を選択すれば、硬化時の温度と常温との差を小さくすることができ、絶縁膜３２の硬化収縮が小さくなる。また、絶縁膜３２の材料として、線膨張係数の小さい材料を選択すれば、絶縁膜３２の硬化収縮が小さくなる。
次に、図１４（ｃ）に示すように、サブトラクト法又はアディティブ法（例えば、フルアディティブ法、セミアディティブ法又はパートリーアディティブ法）等によって再配線３４を絶縁膜３２上に形成する。
次に、レジストの露光・現像を行った上で、そのレジストをマスクとして電解メッキを行うことによって、再配線３４の端部（ランド）上に柱状端子３５を形成する。そして、レジストを除去する（図１４（ｄ）参照）。
次に、図１４（ｅ）に示すように、絶縁膜３２及び再配線３４上に保護層１３６を形成し、柱状端子３５を保護層１３６に埋め込んだ状態にする。具体的には、スピンコート法、印刷法等によって樹脂を絶縁膜３２及び再配線３４の上に塗布して、塗布した樹脂を硬化させると、保護層１３６が形成される。なお、保護層１３６は切断される前のものであり、保護層１３６を分割予定線１３１Ｌに沿って分割すると、保護層１３６から複数の保護層３６（図９参照）を取ることができる。
ここで、保護層１３６の材料として、硬化反応時の硬化収縮が小さい樹脂材料を選択することが好ましい。また、保護層１３６の材料として、硬化温度ができる限り低い材料を選択すれば、硬化時の温度と常温との差を小さくすることができ、保護層１３６の硬化収縮が小さくなる。また、保護層１３６の材料として、線膨張係数の小さい材料を選択すれば、保護層１３６の硬化収縮が小さくなる。また、保護層１３６にフィラーを含有させる場合、そのフィラーの含有割合を増加させることによって、保護層１３６の線膨張係数が低下し、保護層１３６の硬化収縮が低下する。
次に、図１４（ｆ）に示すように、保護層１３６の表面を研削又は研磨して、保護層１３６を薄化する。保護層１３６の薄化により柱状端子３５の頭頂面３５ａを露出させる。この際、柱状端子３５の頭頂面３５ａも研削又は研磨される。
次に、図１４（ｇ）に示すように、柱状端子３５の頭頂面３５ａ上に半田バンプ８０を形成する。この際、半田バンプ８０の形状をオーバーハング型又は最下部最大径型にする。
以上のような絶縁膜３２及び保護層１３６の形成工程においてデバイスウエハ１３１に曲げモーメントが生じるが、デバイスウエハ１３１が厚いためにデバイスウエハ１３１の反りは小さい。
（１−２） チップ本体部１０が再配線・ＵＢＭ付きＣＳＰである場合
図１５（ａ）に示すように、デバイスウエハ１３１を準備する。次に、図１５（ｂ）に示すように、感光性樹脂塗布、露光及び現像等を順に行うことによって、絶縁膜３２及び開口３３を形成する。次に、図１５（ｃ）に示すように、サブトラクト法又はアディティブ法等によって再配線３４を形成する。以上の図１５（ａ）〜（ｃ）に示す工程は図１４（ａ）〜（ｃ）に示す工程と同様である。
図１５（ａ）に示すように、デバイスウエハ１３１を準備する。次に、図１５（ｂ）に示すように、感光性樹脂塗布、露光及び現像等を順に行うことによって、絶縁膜３２及び開口３３を形成する。次に、図１５（ｃ）に示すように、サブトラクト法又はアディティブ法等によって再配線３４を形成する。以上の図１５（ａ）〜（ｃ）に示す工程は図１４（ａ）〜（ｃ）に示す工程と同様である。
次に、図１５（ｄ）に示すように、感光性樹脂塗布、露光及び現像等を順に行うことによって、保護層４２及び開口４３を形成する。保護層４２を形成するに際しては、分割予定線１３１Ｌによって区画された領域毎に保護層４２を区画するように、保護層４２を格子状にする。
次に、図１５（ｅ）に示すように、サブトラクト法又はアディティブ法（例えば、フルアディティブ法、セミアディティブ法又はパートリーアディティブ法）等によって開口４３内及びその周囲にＵＢＭ４１を形成する。
次に、図１５（ｆ）に示すように、ＵＢＭ４１上に半田バンプ８０を形成する。この際、半田バンプ８０の形状をオーバーハング型又は最下部最大径型にする。
以上のような絶縁膜３２及び保護層４２の形成工程においてデバイスウエハ１３１に曲げモーメントが生じるが、デバイスウエハ１３１が厚いためにデバイスウエハ１３１の反りは小さい。
（１−３） チップ本体部１０が端子付きチップである場合
図１６（ａ）に示すように、デバイスウエハ１３１を準備する。必要に応じて、（１−２）の場合と同様に、感光性樹脂塗布、露光及び現像等を順に行うことによって、絶縁膜３２及び開口３３（開口３３の位置は開口３１ｂに重なる位置）を形成する。
次に、図１６（ｂ）に示すように、気相成長法又はメッキ法によってチタン層１５１ａをデバイスウエハ１３１の表面全体に形成した後、気相成長法又はメッキ法によって銅層１５１ｂをチタン層１５１ａの表面全体に形成する。
図１６（ａ）に示すように、デバイスウエハ１３１を準備する。必要に応じて、（１−２）の場合と同様に、感光性樹脂塗布、露光及び現像等を順に行うことによって、絶縁膜３２及び開口３３（開口３３の位置は開口３１ｂに重なる位置）を形成する。
次に、図１６（ｂ）に示すように、気相成長法又はメッキ法によってチタン層１５１ａをデバイスウエハ１３１の表面全体に形成した後、気相成長法又はメッキ法によって銅層１５１ｂをチタン層１５１ａの表面全体に形成する。
次に、図１６（ｃ）に示すように、銅層１５１ｂの上にレジスト層（液状レジストを乾燥させたもの、又はドライフィルムレジスト）１５０を形成し、レジスト層１５０の露光・現像を行うことによってレジスト層１５０に複数の開口１５０ａを形成する。ここで、デバイスウエハ１３１の開口３１ｂと重なる位置に開口１５０ａを形成し、開口１５０ａの径を開口３１ｂの径よりも大きくし、上から見て、開口３１ｂが開口１５０ａの内側に位置するようにする。
次に、図１６（ｄ）に示すように、レジスト層１５０をマスクとして電解メッキを行うことによって、開口１５０ａ内の銅層１５１ｂ上に柱状端子５２を成長させる。柱状端子５２の高さ（厚さ）は銅層１５１ｂ及びチタン層１５１ａの厚さよりも十分に大きい。
次に、図１６（ｅ）に示すように、レジスト層１５０をマスクとして電解メッキを行うことによって、開口１５０ａ内の柱状端子５２上に半田層１８０を成長させる。
次に、図１７（ｆ）に示すように、レジスト層１５０を除去する。
次に、図１７（ｇ）に示すように、銅層１５１ｂのうち柱状端子５２が重なっていない領域をエッチングにより除去すると、銅層１５１ｂのうち残留した部分が下地金属層５１の銅層５１ｂとなる。銅層１５１ｂのエッチングの際に柱状端子５２の表面も僅かにエッチングされるが、銅層１５１ｂが柱状端子５２よりも十分に薄いため、柱状端子５２も残留する。
次に、図１７（ｆ）に示すように、レジスト層１５０を除去する。
次に、図１７（ｇ）に示すように、銅層１５１ｂのうち柱状端子５２が重なっていない領域をエッチングにより除去すると、銅層１５１ｂのうち残留した部分が下地金属層５１の銅層５１ｂとなる。銅層１５１ｂのエッチングの際に柱状端子５２の表面も僅かにエッチングされるが、銅層１５１ｂが柱状端子５２よりも十分に薄いため、柱状端子５２も残留する。
次に、図１７（ｈ）に示すように、柱状端子５２、半田層１８０及び銅層５１ｂの総厚よりも厚いフラックス層１８１をチタン層１５１ａの上に形成し、柱状端子５２、半田層１８０及び銅層５１ｂをフラックス層１８１に埋め込む。
次に、図１７（ｉ）に示すように、半田層１８０をリフローにより溶解することによって半田層１８０がその表面張力によって半球状になり、その半田層１８０が凝固することに最下部最大径型の半田バンプ８０になる。
次に、図１７（ｊ）に示すように、フラックス層１８１を除去する。
次に、図１７（ｋ）に示すように、チタン層１５１ａのうち柱状端子５２が重なっていない領域をエッチングにより除去すると、チタン層１５１ａのうち残留した部分が下地金属層５１のチタン層５１ａとなる。
次に、図１７（ｋ）に示すように、チタン層１５１ａのうち柱状端子５２が重なっていない領域をエッチングにより除去すると、チタン層１５１ａのうち残留した部分が下地金属層５１のチタン層５１ａとなる。
以上のような工程を経るとデバイスウエハ１３１に曲げモーメントが生じるが、デバイスウエハ１３１が厚いためにデバイスウエハ１３１の反りは小さい。
（２） 支持板の貼着工程
複数の半田バンプ８０が設けられたウエハ１１０を準備した後、図１２（ｂ）に示すように、ウエハ１１０の第一主面１１１（半田バンプ８０が設けられた面）に接着剤層１６１によって支持板１６２を貼り付ける。この際、半田バンプ８０は接着剤層１６１に埋め込まれる。支持板は、工程流動を可能とするため、ウエハ１１０と略同一形状であることが好ましい。なお、接着剤層１６１と支持板１６２との間にレーザー光吸収層（そのレーザー光吸収層にレーザー光が照射されると、そのレーザー光吸収層が破壊される。）が介在してもよい。
複数の半田バンプ８０が設けられたウエハ１１０を準備した後、図１２（ｂ）に示すように、ウエハ１１０の第一主面１１１（半田バンプ８０が設けられた面）に接着剤層１６１によって支持板１６２を貼り付ける。この際、半田バンプ８０は接着剤層１６１に埋め込まれる。支持板は、工程流動を可能とするため、ウエハ１１０と略同一形状であることが好ましい。なお、接着剤層１６１と支持板１６２との間にレーザー光吸収層（そのレーザー光吸収層にレーザー光が照射されると、そのレーザー光吸収層が破壊される。）が介在してもよい。
支持板１６２はレーザー光透過性のある透光板（例えば、ガラス板）又はレーザー光遮蔽性のある遮光板（例えば、シリコン基板）である。また、支持板１６２が樹脂製であってもよい。支持板１６２は、 反り抑制するための所望の剛性を有する。
接着剤層１６１は光硬化性樹脂、熱硬化性樹脂又は熱可塑性樹脂である。
接着剤層１６１が光硬化性樹脂である場合、支持板１６２とウエハ１１０の貼着に際しては、液状の光硬化性樹脂をウエハ１１０若しくは支持板１６２又はこれらの両方に塗布した後にその光硬化性樹脂を光（特に紫外線）により硬化させる。
接着剤層１６１が熱硬化性樹脂である場合、支持板１６２とウエハ１１０の貼着に際しては、液状の熱硬化性樹脂をウエハ１１０若しくは支持板１６２又はこれらの両方に塗布した後にその熱硬化性樹脂を加熱により硬化させる。
接着剤層１６１が熱可塑性樹脂である場合、予め支持板１６２に貼着した接着剤層１６１を加熱により軟化させた後に、その接着剤層１６１をウエハ１１０の第一主面１１１に突き合わせ、その後自然冷却又は強制冷却により接着剤層１６１を硬化させる。予め熱可塑性の接着剤層１６１が樹脂製の支持板１６２に貼着されたものとしては、三井化学グループ製のイクロステープ（イクロステープは三井化学東セロ株式会社の登録商標）を利用することができる。
接着剤層１６１が光硬化性樹脂である場合、支持板１６２とウエハ１１０の貼着に際しては、液状の光硬化性樹脂をウエハ１１０若しくは支持板１６２又はこれらの両方に塗布した後にその光硬化性樹脂を光（特に紫外線）により硬化させる。
接着剤層１６１が熱硬化性樹脂である場合、支持板１６２とウエハ１１０の貼着に際しては、液状の熱硬化性樹脂をウエハ１１０若しくは支持板１６２又はこれらの両方に塗布した後にその熱硬化性樹脂を加熱により硬化させる。
接着剤層１６１が熱可塑性樹脂である場合、予め支持板１６２に貼着した接着剤層１６１を加熱により軟化させた後に、その接着剤層１６１をウエハ１１０の第一主面１１１に突き合わせ、その後自然冷却又は強制冷却により接着剤層１６１を硬化させる。予め熱可塑性の接着剤層１６１が樹脂製の支持板１６２に貼着されたものとしては、三井化学グループ製のイクロステープ（イクロステープは三井化学東セロ株式会社の登録商標）を利用することができる。
ウエハ１１０に液状の樹脂に塗布するに際しては、二度塗りが好ましい。つまり、半田バンプ８０の頭頂が埋まるまで液状の樹脂をウエハ１１０に塗布した後に、その樹脂を熱又は光によって硬化させ、その後、硬化した樹脂の上に液状の樹脂を塗布し、その樹脂を熱又は光によって硬化させる。こうすることによって、接着剤層１６１の厚さが均一になる。
（３） ウエハの薄化工程
図１２（ｃ）に示すように、グラインダ等によってウエハ１１０の第二主面１１２（デバイスウエハ１３１の裏面）を研磨又は研削することによって、ウエハ１１０を薄化する。 なお、ドライポリッシング等を実施することにより第二主面１２を鏡面仕上げすることが好ましい。
支持板１６２によってウエハ１１０が支持されているので、ウエハ１１０を薄化してもウエハ１１０に大きな反りが生じない。
図１２（ｃ）に示すように、グラインダ等によってウエハ１１０の第二主面１１２（デバイスウエハ１３１の裏面）を研磨又は研削することによって、ウエハ１１０を薄化する。 なお、ドライポリッシング等を実施することにより第二主面１２を鏡面仕上げすることが好ましい。
支持板１６２によってウエハ１１０が支持されているので、ウエハ１１０を薄化してもウエハ１１０に大きな反りが生じない。
（４） ウエハの分割工程
図１２（ｄ）に示すように、ウエハ１１０を分割予定線１３１Ｌに沿って分割することによって、ウエハ１１０を複数のチップ本体部１０に切り分ける。ウエハ１１０の切断は機械的切断でもよいし、化学的切断でもよいし、熱的切断でもよい。機械的切断とは、ブレード等によってウエハ１１０を切断することであって、所謂ブレードダイシングのことをいう。化学的切断とは、ウエハ１１０のうち分割予定線１３１Ｌの部分をプラズマ又はエッチング液等によりエッチングすることによってウエハ１１０を切り分けることである。熱的切断とは、高エネルギーの媒体（例えばレーザービーム）をウエハ１１０のうち分割予定線１３１Ｌの部分に照射することによってウエハ１１０を切り分けることである。
図１２（ｄ）に示すように、ウエハ１１０を分割予定線１３１Ｌに沿って分割することによって、ウエハ１１０を複数のチップ本体部１０に切り分ける。ウエハ１１０の切断は機械的切断でもよいし、化学的切断でもよいし、熱的切断でもよい。機械的切断とは、ブレード等によってウエハ１１０を切断することであって、所謂ブレードダイシングのことをいう。化学的切断とは、ウエハ１１０のうち分割予定線１３１Ｌの部分をプラズマ又はエッチング液等によりエッチングすることによってウエハ１１０を切り分けることである。熱的切断とは、高エネルギーの媒体（例えばレーザービーム）をウエハ１１０のうち分割予定線１３１Ｌの部分に照射することによってウエハ１１０を切り分けることである。
（５） 補強層の準備工程
図１３（ｅ）に示すように、厚み減少量よりも薄い補強板１７０を準備し、塗布又は貼着により接着層１７４を補強板１７０に形成する。補強板１７０の弾性率はデバイスウエハ１３１（特に、集積回路を形成する前のウエハ）の弾性率よりも高いことが好ましい。更に補強板１７０の剛性が、補強板１７０＋接着層１７４の合計厚に相等する厚みの前記のデバイスウェハの剛性よりも高いことが好ましい。すなわち、補強板１７０の厚みをｔ１、接着層１７４の厚みをｔ２とし、ｔ１＋ｔ２＝Ｔとして、（厚みＴの半導体基板の剛性）＜（厚みｔ１の補強板１７０の剛性）との条件に当てはまる構成を作製する。ここで、板の曲げ剛性は、弾性率と厚みの３乗に比例するので、上式を、（半導体基板の弾性率）×Ｔ３＜（補強板１７０の弾性率）×（ｔ１）３ と表わせる。なお、予め接着層１７４が形成された補強板１７０を準備してもよい。
そして、図１３（ｆ）に示すように、補強板１７０及び接着層１７４を複数の補強層７０及び接着層７４に切り分ける。補強板１７０及び接着層１７４の切断は機械的切断（例えばブレードを用いた切断）でもよいし、化学的切断（例えばプラズマエッチング又はウェットエッチング）でもよいし、熱的切断（例えばレーザービームを用いた切断）でもよい。
本実施の形態においては、補強層７０のサイズをチップ本体部１０のサイズよりも大きくする。具体的には、補強層７０の縁の辺の長さを、その辺に対応するチップ本体部１０の縁の辺の長さよりも僅かに長くする。約１０μｍ以上、５０μｍ以内の範囲で長くすることが好ましい。なお、これに拘わらず補強層７０のサイズとチップ本体部１０のサイズを等しくして実施してもよい。
図１３（ｅ）に示すように、厚み減少量よりも薄い補強板１７０を準備し、塗布又は貼着により接着層１７４を補強板１７０に形成する。補強板１７０の弾性率はデバイスウエハ１３１（特に、集積回路を形成する前のウエハ）の弾性率よりも高いことが好ましい。更に補強板１７０の剛性が、補強板１７０＋接着層１７４の合計厚に相等する厚みの前記のデバイスウェハの剛性よりも高いことが好ましい。すなわち、補強板１７０の厚みをｔ１、接着層１７４の厚みをｔ２とし、ｔ１＋ｔ２＝Ｔとして、（厚みＴの半導体基板の剛性）＜（厚みｔ１の補強板１７０の剛性）との条件に当てはまる構成を作製する。ここで、板の曲げ剛性は、弾性率と厚みの３乗に比例するので、上式を、（半導体基板の弾性率）×Ｔ３＜（補強板１７０の弾性率）×（ｔ１）３ と表わせる。なお、予め接着層１７４が形成された補強板１７０を準備してもよい。
そして、図１３（ｆ）に示すように、補強板１７０及び接着層１７４を複数の補強層７０及び接着層７４に切り分ける。補強板１７０及び接着層１７４の切断は機械的切断（例えばブレードを用いた切断）でもよいし、化学的切断（例えばプラズマエッチング又はウェットエッチング）でもよいし、熱的切断（例えばレーザービームを用いた切断）でもよい。
本実施の形態においては、補強層７０のサイズをチップ本体部１０のサイズよりも大きくする。具体的には、補強層７０の縁の辺の長さを、その辺に対応するチップ本体部１０の縁の辺の長さよりも僅かに長くする。約１０μｍ以上、５０μｍ以内の範囲で長くすることが好ましい。なお、これに拘わらず補強層７０のサイズとチップ本体部１０のサイズを等しくして実施してもよい。
（６） 補強層の貼着工程
図１３（ｇ）に示すように、接着層７４によって補強層７０をチップ本体部１０の第二主面１２に接着する。なお補強層７４の接着は、各々の補強層７４毎に行っても良いし、ウエハ単位で転写する等、複数を一括して接着する方法を用いても良い。
接着層７４が熱硬化性樹脂である場合、加熱により接着層７４を硬化させるが、補強層７０及び支持板１６２の耐熱温度を加熱温度（接着層７４の硬化温度）よりも高くすることが必要である。また半田バンプが既に形成されている場合、加熱温度（接着層７４の硬化温度）は、加熱温度（接着層７４の硬化温度）を半田バンプ８０の溶融（リフロー）温度より低くすることが必要である。また接着層７４の耐熱温度を半田バンプ８０の溶融（リフロー）温度より高くすることも必要である。更に、デバイス基板３１が、メモリセルなど熱処理により特性劣化が生じる電子素子を含む場合、加熱温度（接着層７４の硬化温度）を低温（例えば200℃以下）とすることが好ましい。
接着層７４が補強層７０の周縁からはみ出ている場合には、アッシング（レーザー光アッシング、プラズマアッシング）等によってそのはみ出ている部分を除去することが好ましい。
ここで接着層７４をデバイス基板３１の外周面全体を覆う様に形成しても良い。この場合、接着層７４を絶縁膜または保護層３６の側面の少なくとも一部まで達する様に形成することが好ましい。
図１３（ｇ）に示すように、接着層７４によって補強層７０をチップ本体部１０の第二主面１２に接着する。なお補強層７４の接着は、各々の補強層７４毎に行っても良いし、ウエハ単位で転写する等、複数を一括して接着する方法を用いても良い。
接着層７４が熱硬化性樹脂である場合、加熱により接着層７４を硬化させるが、補強層７０及び支持板１６２の耐熱温度を加熱温度（接着層７４の硬化温度）よりも高くすることが必要である。また半田バンプが既に形成されている場合、加熱温度（接着層７４の硬化温度）は、加熱温度（接着層７４の硬化温度）を半田バンプ８０の溶融（リフロー）温度より低くすることが必要である。また接着層７４の耐熱温度を半田バンプ８０の溶融（リフロー）温度より高くすることも必要である。更に、デバイス基板３１が、メモリセルなど熱処理により特性劣化が生じる電子素子を含む場合、加熱温度（接着層７４の硬化温度）を低温（例えば200℃以下）とすることが好ましい。
接着層７４が補強層７０の周縁からはみ出ている場合には、アッシング（レーザー光アッシング、プラズマアッシング）等によってそのはみ出ている部分を除去することが好ましい。
ここで接着層７４をデバイス基板３１の外周面全体を覆う様に形成しても良い。この場合、接着層７４を絶縁膜または保護層３６の側面の少なくとも一部まで達する様に形成することが好ましい。
支持板１６２がチップ本体部１０に貼り付けられているので、チップ本体部１０に反りが殆ど生じていない状態で補強層７０を貼り付けることができる。
（７） チップ本体部の転写工程
図１３（ｈ）に示すように、補強層７０を粘着テープ（例えば、ダイシングテープ）１６９に貼り付ける。なお、粘着テープ１６９の周縁部には枠材（ダイシングフレーム）が設けられていて、粘着テープ１６９が枠材によって保持されている。
図１３（ｈ）に示すように、補強層７０を粘着テープ（例えば、ダイシングテープ）１６９に貼り付ける。なお、粘着テープ１６９の周縁部には枠材（ダイシングフレーム）が設けられていて、粘着テープ１６９が枠材によって保持されている。
（８） 接着剤層及び支持板の剥離工程
図１３（ｉ）に示すように、支持板１６２及び接着剤層１６１をチップ本体部１０から剥離する。支持板１６２及び接着剤層１６１を剥離しても、補強層７０がチップ本体部１０の第二主面１２に貼着されているため、曲げモーメントに起因したチップ本体部１０の反りが大きくなることを抑制することができる。
図１３（ｉ）に示すように、支持板１６２及び接着剤層１６１をチップ本体部１０から剥離する。支持板１６２及び接着剤層１６１を剥離しても、補強層７０がチップ本体部１０の第二主面１２に貼着されているため、曲げモーメントに起因したチップ本体部１０の反りが大きくなることを抑制することができる。
この際、接着剤層１６１の全体をチップ本体部１０の第一主面１１から剥離するか、又は、接着剤層１６１の下層部をオーバーコート層１４（図６参照）としてチップ本体部１０の第一主面１１に残留させつつ、接着剤層１６１の上層部を剥離する。接着剤層１６１の下層部を残留させた後には、その下層部を分割予定線１３１Ｌに沿って機械的、化学的又は熱的に切断することによってその下層部を複数のオーバーコート層１４に分割する。
また、この際、支持板１６２を接着剤層１６１から剥離した後に、接着剤層１６１をチップ本体部１０から剥離するか、又は、支持板１６２が接着剤層１６１に貼着した状態で、支持板１６２と一緒に接着剤層１６１をチップ本体部１０から剥離する。接着剤層１６１から支持板１６２の剥離は例えば熱的剥離、機械的剥離、化学的剥離又は光エネルギー的剥離である。接着剤層１６１から支持板１６２の剥離は例えば熱的剥離、機械的剥離、化学的剥離又は光エネルギー的剥離である。チップ本体部１０から接着剤層１６１の剥離は例えば熱的剥離、機械的剥離、化学的剥離又は光エネルギー的剥離である。
以下、支持板１６２及び接着剤層１６１の剥離方法の具体例について説明する。
以下、支持板１６２及び接着剤層１６１の剥離方法の具体例について説明する。
（８−１）
図１８（ａ）に示すように、支持板１６２と接着剤層１６１との間にレーザー光吸収層１６３が設けられ、支持板１６２がレーザー光透過性を有する。
そして、図１８（ｂ）に示すように、支持板１６２の上から支持板１６２を通じてレーザー光吸収層１６３にレーザー光１６８を照射すると、レーザー光１６８のエネルギーによってレーザー光吸収層１６３が破壊される。そして、図１８（ｃ）に示すように、支持板１６２を接着剤層１６１から剥がす。
次に、図１８（ｄ）に示すように、接着剤層１６１をチップ本体部１０から剥離する。この際、接着剤層１６１をチップ本体部１０から機械的に引き剥がすか、接着剤層１６１を溶剤によって溶解させる。ここで、接着剤層１６１が光硬化型のアクリル系樹脂である場合には、接着剤層１６１を機械的に剥離することが好ましい。一方、接着剤層１６１が熱可塑性の炭化水素系樹脂である場合には、接着剤層１６１を化学的に剥離することが好ましい。
図１８（ａ）に示すように、支持板１６２と接着剤層１６１との間にレーザー光吸収層１６３が設けられ、支持板１６２がレーザー光透過性を有する。
そして、図１８（ｂ）に示すように、支持板１６２の上から支持板１６２を通じてレーザー光吸収層１６３にレーザー光１６８を照射すると、レーザー光１６８のエネルギーによってレーザー光吸収層１６３が破壊される。そして、図１８（ｃ）に示すように、支持板１６２を接着剤層１６１から剥がす。
次に、図１８（ｄ）に示すように、接着剤層１６１をチップ本体部１０から剥離する。この際、接着剤層１６１をチップ本体部１０から機械的に引き剥がすか、接着剤層１６１を溶剤によって溶解させる。ここで、接着剤層１６１が光硬化型のアクリル系樹脂である場合には、接着剤層１６１を機械的に剥離することが好ましい。一方、接着剤層１６１が熱可塑性の炭化水素系樹脂である場合には、接着剤層１６１を化学的に剥離することが好ましい。
（８−２）
図１９（ａ）に示すように、加熱により接着剤層１６１を軟化させる。つまり、接着剤層１６１が熱可塑性樹脂である。
次に、図１９（ｂ）に示すように、接着剤層１６１が硬化する前に、支持板１６２ごと接着剤層１６１をチップ本体部１０から剥離する。この際、支持板１６２をチップ本体部１０の第一主面１１に沿ってスライドすることによって支持板１６２を支持板１６２から剥離してもよいし、チップ本体部１０の第一主面１１に対して垂直な方向へ支持板１６２をチップ本体部１０から引き剥がしてもよい。支持板１６２を剥離しても、接着剤層１６１の一部１６１ａがチップ本体部１０に残留する。
次に、図１９（ｃ）に示すように、洗浄剤（溶剤も含む意）によってチップ本体部１０の第一主面１１を洗浄することによって、接着剤層１６１の残留部１６１ａを除去する。
図１９（ａ）に示すように、加熱により接着剤層１６１を軟化させる。つまり、接着剤層１６１が熱可塑性樹脂である。
次に、図１９（ｂ）に示すように、接着剤層１６１が硬化する前に、支持板１６２ごと接着剤層１６１をチップ本体部１０から剥離する。この際、支持板１６２をチップ本体部１０の第一主面１１に沿ってスライドすることによって支持板１６２を支持板１６２から剥離してもよいし、チップ本体部１０の第一主面１１に対して垂直な方向へ支持板１６２をチップ本体部１０から引き剥がしてもよい。支持板１６２を剥離しても、接着剤層１６１の一部１６１ａがチップ本体部１０に残留する。
次に、図１９（ｃ）に示すように、洗浄剤（溶剤も含む意）によってチップ本体部１０の第一主面１１を洗浄することによって、接着剤層１６１の残留部１６１ａを除去する。
（８−３）
図２０（ａ）に示すように、接着剤層１６１がチップ本体部１０側の高接着力接着剤層１６１ｂと支持板１６２側の低接着力接着剤層１６１ｃとからなり、高接着力接着剤層１６１ｂは低接着力接着剤層１６１ｃよりも高強度且つ高接着力である。
そして、図２０（ｂ）に示すように、支持板１６２をチップ本体部１０から機械的に引き剥がすと、低接着力接着剤層１６１ｃが支持板１６２から剥離される。
次に、図２０（ｃ）に示すように、高接着力接着剤層１６１ｂを溶剤によって溶解させることによって、接着剤層１６１（高接着力接着剤層１６１ｂ及び低接着力接着剤層１６１ｃ）をチップ本体部１０から化学的に剥離する。なお、その溶剤によって低接着力接着剤層１６１ｃが溶解してもよい。
図２０（ａ）に示すように、接着剤層１６１がチップ本体部１０側の高接着力接着剤層１６１ｂと支持板１６２側の低接着力接着剤層１６１ｃとからなり、高接着力接着剤層１６１ｂは低接着力接着剤層１６１ｃよりも高強度且つ高接着力である。
そして、図２０（ｂ）に示すように、支持板１６２をチップ本体部１０から機械的に引き剥がすと、低接着力接着剤層１６１ｃが支持板１６２から剥離される。
次に、図２０（ｃ）に示すように、高接着力接着剤層１６１ｂを溶剤によって溶解させることによって、接着剤層１６１（高接着力接着剤層１６１ｂ及び低接着力接着剤層１６１ｃ）をチップ本体部１０から化学的に剥離する。なお、その溶剤によって低接着力接着剤層１６１ｃが溶解してもよい。
チップ本体部１０から接着剤層１６１の剥離が機械的剥離（ピール剥離）である場合、半田バンプ８０がオーバーハング型の場合、根元の接着剤層が剥離の際にうまく剥離できないという障害が発生する場合がある。半田バンプ８０が最下部最大径型であると、この問題を防止することができる。また半田バンプ８０がオーバーハング型の場合であっても、オーバーコート層１４によって半田バンプ８０の下部が埋め込んでいる場合は、オーバーコート層１４から突き出た部分が最下部最大径型となるため、この問題を防止することができる。また半田バンプ８０の根元補強にもなるので、実装信頼性も向上する。なお接着剤層１６１の一部を残して、オーバーコート層１４とすることも可能である。
機械的剥離は、化学的剥離と比較し、工程が効率的、経済的であり、機械的剥離が可能となる構造は好ましい。
機械的剥離は、化学的剥離と比較し、工程が効率的、経済的であり、機械的剥離が可能となる構造は好ましい。
［第３の実施の形態］
半導体装置１の製造方法について説明する。
第２実施形態の場合と同様に、「（１） ウエハの準備工程」、「（２） 支持板の貼着工程」、「（３） ウエハの薄化工程」及び「（５） 補強層の準備工程」を行う（図１２（ａ）〜（ｃ）、図１３（ｅ）〜（ｆ）及び図１４〜図１７参照）。
半導体装置１の製造方法について説明する。
第２実施形態の場合と同様に、「（１） ウエハの準備工程」、「（２） 支持板の貼着工程」、「（３） ウエハの薄化工程」及び「（５） 補強層の準備工程」を行う（図１２（ａ）〜（ｃ）、図１３（ｅ）〜（ｆ）及び図１４〜図１７参照）。
（１ａ） 補強層の貼着工程
図２１（ａ）に示すように、接着層７４によって補強層７０をウエハ１１０の第二主面１１２に接着する。この際、補強層７０が分割予定線１３１Ｌを跨がないようにし、補強層７０を分割予定線１３１Ｌによって囲われるマス目内に配置させる。
なお、補強層７０の貼着の詳細は第２実施形態の「（６） 補強層の貼着工程」にて説明した内容と同じなので、ここでは省略する。
図２１（ａ）に示すように、接着層７４によって補強層７０をウエハ１１０の第二主面１１２に接着する。この際、補強層７０が分割予定線１３１Ｌを跨がないようにし、補強層７０を分割予定線１３１Ｌによって囲われるマス目内に配置させる。
なお、補強層７０の貼着の詳細は第２実施形態の「（６） 補強層の貼着工程」にて説明した内容と同じなので、ここでは省略する。
（２ａ） ウエハの分割工程
次に、ウエハ１１０を化学的に切断する。つまり、補強層７０をマスクとして、ウエハ１１０のうち補強層７０によって覆われていない部分をプラズマ又はエッチング液等によってエッチングすることによって、ウエハ１１０を分割予定線１３１Ｌに沿って複数のチップ本体部１０に分割する。補強層７０をマスクとして用いているため、チップ本体部１０の形状・サイズは補強層７０の形状・サイズと同じである。また、補強層７０の貼り付け位置が設計値から多少ずれていても、ウエハ１１０を切断することができる。補強層７０をマスクとして兼用しているので効率的、経済的に化学的切断を実施できる。
次に、ウエハ１１０を化学的に切断する。つまり、補強層７０をマスクとして、ウエハ１１０のうち補強層７０によって覆われていない部分をプラズマ又はエッチング液等によってエッチングすることによって、ウエハ１１０を分割予定線１３１Ｌに沿って複数のチップ本体部１０に分割する。補強層７０をマスクとして用いているため、チップ本体部１０の形状・サイズは補強層７０の形状・サイズと同じである。また、補強層７０の貼り付け位置が設計値から多少ずれていても、ウエハ１１０を切断することができる。補強層７０をマスクとして兼用しているので効率的、経済的に化学的切断を実施できる。
ウエハ１１０の化学的切断により、ウエハ１１０の分割予定線１３１Lの幅を小さくし、例えば５０μｍ以下とする狭ダイシングが可能となる。例えばウエハ１１０の厚さ（第二主面１１２から第一主面１１１までの厚さ）が１００μｍであれば隣り合う補強層７０の間隔を２０μｍ以上とすれば、ウエハ１１０をプラズマにより切断することができる。狭ダイシングによりウエハから取得できるチップ数量を増加させ、生産性を高めることが可能である。
プラズマエッチングによるウエハ１１０の切断には、プラズマ化したSF6ガス（六フッ化硫黄ガス）などを用いた反応性イオンエッチング（RIE）法を利用することができる。RIE法を利用すると、切断されたチップ本体部１０の外周面が傾斜して形成される（図４参照）。更に、ウエハ１１０が収容されたプラズマエッチング装置のチャンバーにSF6ガスとC4F8ガスを交互に供給することによって、ウエハ１１０のエッチングとエッチングされた部分の側壁保護とを交互に繰り返しながら深堀するBOSCH法を利用した方法も、ウエハ１１０の切断に利用することができる。BOSCH法を利用すると、切断されたチップ本体部１０の外周面には、凹凸（スキャロップ）が形成される（図３参照）。
ウエハ１１０の化学的切断は、チップ本体部１０へのダメージを与えない効果、チップ本体部１０にチッピングが生じにくい効果、チップ本体部１０のストレスを低減する効果（ストレスリリーフ効果）、チップ本体部１０の反りの低減に寄与する効果をもたらす。つまり、ウエハ１１０の化学的切断は、ウエハ１１０の機械的切断よりも有効的である。
ウエハ１１０の分割後、第２実施形態の場合と同様に、「（７） チップ本体部の転写工程」及び「（８） 接着剤層及び支持板の剥離工程」を行う（図１３（ｈ）〜（ｉ）及び図１８〜図２０参照）。
［第４の実施の形態］
半導体装置１の製造方法について説明する。
第２実施形態の場合と同様に、「（１） ウエハの準備工程」を行う（図１２（ａ）及び図１５〜図１７参照）。
半導体装置１の製造方法について説明する。
第２実施形態の場合と同様に、「（１） ウエハの準備工程」を行う（図１２（ａ）及び図１５〜図１７参照）。
（１ｂ） 格子溝の形成
次に、図２２（ａ）に示すように、分割予定線１３１Ｌに沿った格子状の溝１１０ｃをウエハ１１０の第一主面１１１に形成する。具体的には、ブレードによってウエハ１１０の第一主面１１１から第二主面１１２まで達しない程度の切り込みをウエハ１１０の第一主面１１１に入れて、ブレード又はウエハ１１０を移動させることによって溝１１０ｃを形成する（所謂ハーフダイシングと言われる機械的な切削）。この際、溝１１０ｃの深さを目標とするチップ本体部１０の厚さよりも大きいものとする。なお、化学的、又はレーザ等により熱的に溝１１０ｃを形成してもよい（例えば、ウエハ１１０の第一主面１１１にマスクを施した上でのエッチング（ドライエッチング又はウェットエッチング）。
次に、図２２（ａ）に示すように、分割予定線１３１Ｌに沿った格子状の溝１１０ｃをウエハ１１０の第一主面１１１に形成する。具体的には、ブレードによってウエハ１１０の第一主面１１１から第二主面１１２まで達しない程度の切り込みをウエハ１１０の第一主面１１１に入れて、ブレード又はウエハ１１０を移動させることによって溝１１０ｃを形成する（所謂ハーフダイシングと言われる機械的な切削）。この際、溝１１０ｃの深さを目標とするチップ本体部１０の厚さよりも大きいものとする。なお、化学的、又はレーザ等により熱的に溝１１０ｃを形成してもよい（例えば、ウエハ１１０の第一主面１１１にマスクを施した上でのエッチング（ドライエッチング又はウェットエッチング）。
（２ｂ） 支持板の貼着工程
次に、第２実施形態の「（２） 支持板の貼着工程」と同様に、接着剤層１６１によって支持板１６２をウエハ１１０の第一主面１１１に貼り付ける（図２２（ｂ）参照）。
次に、第２実施形態の「（２） 支持板の貼着工程」と同様に、接着剤層１６１によって支持板１６２をウエハ１１０の第一主面１１１に貼り付ける（図２２（ｂ）参照）。
（３ｂ） ウエハの薄化・分割工程
次に、第２実施形態の「（３） ウエハの薄化工程」と同様に、グラインダ等によってウエハ１１０の第二主面１１２を研磨又は研削する。こうすることによって、（図２２（ｃ）に示すようにウエハ１１０を薄化にし、第二主面１１２を溝１１０ｃまで至らせることによってウエハ１１０を複数のチップ本体部１０に分割する。
次に、第２実施形態の「（３） ウエハの薄化工程」と同様に、グラインダ等によってウエハ１１０の第二主面１１２を研磨又は研削する。こうすることによって、（図２２（ｃ）に示すようにウエハ１１０を薄化にし、第二主面１１２を溝１１０ｃまで至らせることによってウエハ１１０を複数のチップ本体部１０に分割する。
ウエハ１１０の分割後、第２実施形態の場合と同様に、「（５） 補強層の準備工程」、「（６） 補強層の貼着工程」、「（７） チップ本体部の転写工程」及び「（８） 接着剤層及び支持板の剥離工程」を行う（図１３（ｅ）〜（ｆ）及び図１８〜図２０参照）。
［第５の実施の形態］
半導体装置１の製造方法について説明する。
第２実施形態の場合と同様に、「（１） ウエハの準備工程」、「（２） 支持板の貼着工程」及び「（３） ウエハの薄化工程」を行う（図１２（ａ）〜（ｃ）及び図１４〜図１７参照）。
半導体装置１の製造方法について説明する。
第２実施形態の場合と同様に、「（１） ウエハの準備工程」、「（２） 支持板の貼着工程」及び「（３） ウエハの薄化工程」を行う（図１２（ａ）〜（ｃ）及び図１４〜図１７参照）。
（１ｃ） 補強板の準備工程
次に、図２３（ａ）に示すように、補強板１７０を準備し、塗布又は貼着により接着層１７４を補強板１７０に形成する。なお、予め接着層１７４が形成された補強板１７０を準備してもよい。また、補強板１７０がプリプレグである場合、接着層１７４が設けられていない補強板１７０を準備する。
次に、図２３（ａ）に示すように、補強板１７０を準備し、塗布又は貼着により接着層１７４を補強板１７０に形成する。なお、予め接着層１７４が形成された補強板１７０を準備してもよい。また、補強板１７０がプリプレグである場合、接着層１７４が設けられていない補強板１７０を準備する。
（２ｃ） 補強板の貼着工程
次に、図２３（ｂ）に示すように、接着層１７４によって補強板１７０をウエハ１１０の第二主面１１２に接着し、接着層１７４を硬化させる。なお、補強板１７０がプリプレグである場合、そのプリプレグをウエハ１１０の第二主面１１２に直接貼着し、そのプリプレグを硬化させる。このようなプリプレグの直接貼着は、接着層を用いる必要がないため接着層による反りが発生しないこと、剛性に寄与しない接着層をなくすことで薄型化を促進できること、等の観点から好ましい。
次に、図２３（ｂ）に示すように、接着層１７４によって補強板１７０をウエハ１１０の第二主面１１２に接着し、接着層１７４を硬化させる。なお、補強板１７０がプリプレグである場合、そのプリプレグをウエハ１１０の第二主面１１２に直接貼着し、そのプリプレグを硬化させる。このようなプリプレグの直接貼着は、接着層を用いる必要がないため接着層による反りが発生しないこと、剛性に寄与しない接着層をなくすことで薄型化を促進できること、等の観点から好ましい。
（３ｃ） 補強板の分割
次に、図２３（ｃ）に示すように、分割予定線１３１Ｌに沿った形状の格子状の溝１６４ａが形成されたマスク１６４を補強板１７０上に形成する。例えば、レジストの露光・現像によってマスク（レジスト）１６４及び溝１６４ａを形成する。
次に、図２３（ｃ）に示すように、分割予定線１３１Ｌに沿った形状の格子状の溝１６４ａが形成されたマスク１６４を補強板１７０上に形成する。例えば、レジストの露光・現像によってマスク（レジスト）１６４及び溝１６４ａを形成する。
次に、図２４（ｄ）に示すように、補強板１７０のうち溝１６４ａに重なる部分をエッチングによって除去することによって、補強板１７０を複数の補強層７０に分割する。
その後、マスク１６４を除去する。
なお、補強板１７０の切断は機械的切断（ブレードを用いて切り分けること）、熱的切断でもよく（更に、補強板１７０と一緒に接着層１７４を切断してもよい）、その場合にはマスク１６４が不要である。
その後、マスク１６４を除去する。
なお、補強板１７０の切断は機械的切断（ブレードを用いて切り分けること）、熱的切断でもよく（更に、補強板１７０と一緒に接着層１７４を切断してもよい）、その場合にはマスク１６４が不要である。
（４ｃ） ウエハの分割工程
次に、図２４（ｅ）に示すように、ウエハ１１０を分割予定線１３１Ｌに沿って分割することによって、ウエハ１１０を複数のチップ本体部１０に切り分ける。具体的には、補強板１７０をマスクとして、ウエハ１１０のうち分割予定線１３１Ｌの部分をプラズマエッチングすることによってウエハ１１０を切り分ける。この際、接着層１７４も分割予定線１３１Ｌに沿って切り分けられ、接着剤層１６１も僅かにプラズマエッチングされる。
なお、ウエハ１１０の分割は機械的切断（ブレードを用いて切り分けること）でもよく、その場合には接着層１７４も機械的切断され、接着層１７４の表層にも切れ込みが入る。また、ウエハ１１０の分割は熱的切断でもよい。
次に、図２４（ｅ）に示すように、ウエハ１１０を分割予定線１３１Ｌに沿って分割することによって、ウエハ１１０を複数のチップ本体部１０に切り分ける。具体的には、補強板１７０をマスクとして、ウエハ１１０のうち分割予定線１３１Ｌの部分をプラズマエッチングすることによってウエハ１１０を切り分ける。この際、接着層１７４も分割予定線１３１Ｌに沿って切り分けられ、接着剤層１６１も僅かにプラズマエッチングされる。
なお、ウエハ１１０の分割は機械的切断（ブレードを用いて切り分けること）でもよく、その場合には接着層１７４も機械的切断され、接着層１７４の表層にも切れ込みが入る。また、ウエハ１１０の分割は熱的切断でもよい。
ウエハ１１０の分割後、第２実施形態の場合と同様に、「（７） チップ本体部の転写工程」及び「（８） 接着剤層及び支持板の剥離工程」を行う（図１３（ｈ）〜（ｉ）及び図１８〜図２０参照）。
［第６の実施の形態］
半導体装置１の製造方法について説明する。
第２実施形態の場合と同様に、「（１） ウエハの準備工程」、「（２） 支持板の貼着工程」及び「（３） ウエハの薄化工程」を行う（図１２（ａ）〜（ｃ）及び図１４〜図１７参照）。
半導体装置１の製造方法について説明する。
第２実施形態の場合と同様に、「（１） ウエハの準備工程」、「（２） 支持板の貼着工程」及び「（３） ウエハの薄化工程」を行う（図１２（ａ）〜（ｃ）及び図１４〜図１７参照）。
次に、第５実施形態の場合と同様に、「（１ｃ） 補強板の準備工程」及び「（２ｃ） 補強板の貼着工程」を行う（図２３（ａ）、（ｂ）参照）。
（１ｄ） ウエハの転写工程
次に、図２５（ａ）に示すように、補強板１７０を粘着テープ（例えば、ダイシングテープ）１６９に貼り付ける。なお、粘着テープ１６９の周縁部には枠材（ダイシングフレーム）が設けられていて、粘着テープ１６９が枠材によって保持されている。
次に、図２５（ａ）に示すように、補強板１７０を粘着テープ（例えば、ダイシングテープ）１６９に貼り付ける。なお、粘着テープ１６９の周縁部には枠材（ダイシングフレーム）が設けられていて、粘着テープ１６９が枠材によって保持されている。
（２ｄ） 接着剤層及び支持板の剥離工程
次に、図２５（ｂ）に示すように、支持板１６２及び接着剤層１６１をウエハ１１０から剥離する。支持板１６２及び接着剤層１６１の剥離については、第２の実施の形態の「（８） 接着剤層及び支持板の剥離工程」と同様である。
なお、「（２ｄ） 接着剤層及び支持板の剥離工程」を行った後に、「（１ｄ） ウエハの転写工程」を行ってもよい。
次に、図２５（ｂ）に示すように、支持板１６２及び接着剤層１６１をウエハ１１０から剥離する。支持板１６２及び接着剤層１６１の剥離については、第２の実施の形態の「（８） 接着剤層及び支持板の剥離工程」と同様である。
なお、「（２ｄ） 接着剤層及び支持板の剥離工程」を行った後に、「（１ｄ） ウエハの転写工程」を行ってもよい。
（３ｄ） ウエハ及び補強板の分割工程
次に、図２５（ｃ）に示すように、ウエハ１１０を複数のチップ本体部１０に分割するとともに、接着剤層１７４及び補強板１７０をチップ本体部１０ごとの接着剤層７４及び補強層７０に分割する。具体的には、ブレードを用いてウエハ１１０、接着剤層１７４及び補強板１７０を機械的に切断する。この際、使用するブレードをウエハ１１０、接着剤層１６１及び補強板１７０ごとに代えて、ウエハ１１０、接着剤層１７４、補強板１７０の順にこれらを段階的に切断する。なお、ウエハ１１０、接着剤層１７４及び補強板１７０をいっぺんに切断してもよい。 また、レーザーにより熱的に切断しても良く、機械的切断とレーザーによる切断を組み合わせても構わない。
次に、図２５（ｃ）に示すように、ウエハ１１０を複数のチップ本体部１０に分割するとともに、接着剤層１７４及び補強板１７０をチップ本体部１０ごとの接着剤層７４及び補強層７０に分割する。具体的には、ブレードを用いてウエハ１１０、接着剤層１７４及び補強板１７０を機械的に切断する。この際、使用するブレードをウエハ１１０、接着剤層１６１及び補強板１７０ごとに代えて、ウエハ１１０、接着剤層１７４、補強板１７０の順にこれらを段階的に切断する。なお、ウエハ１１０、接着剤層１７４及び補強板１７０をいっぺんに切断してもよい。 また、レーザーにより熱的に切断しても良く、機械的切断とレーザーによる切断を組み合わせても構わない。
［第７の実施の形態］
半導体装置１の製造方法について説明する。
（１ｅ） ウエハの準備工程
図２６（ａ）に示すように、第２の実施の形態の「（１） ウエハの準備工程」と同様に、ウエハ１１０を準備する。但し、半田バンプ８０の形成工程（図１４（ｇ）、図１５（ｆ）、図１６（ｅ）及び図１７（ｈ）〜（ｉ）を用いて説明した工程）を行わず、半田バンプ８０が設けられていないウエハ１１０を準備する。
半導体装置１の製造方法について説明する。
（１ｅ） ウエハの準備工程
図２６（ａ）に示すように、第２の実施の形態の「（１） ウエハの準備工程」と同様に、ウエハ１１０を準備する。但し、半田バンプ８０の形成工程（図１４（ｇ）、図１５（ｆ）、図１６（ｅ）及び図１７（ｈ）〜（ｉ）を用いて説明した工程）を行わず、半田バンプ８０が設けられていないウエハ１１０を準備する。
（２ｅ） 支持板の貼着工程
次に、第２実施形態の場合と同様に、「（２） 支持板の貼着工程」を行う（図２６（ｂ）参照）。
次に、第２実施形態の場合と同様に、「（２） 支持板の貼着工程」を行う（図２６（ｂ）参照）。
（３ｅ） ウエハの薄化工程
次に、第２実施形態の場合と同様に、「（３） ウエハの薄化工程」を行う（図２６（ｃ）参照）。
次に、第２実施形態の場合と同様に、「（３） ウエハの薄化工程」を行う（図２６（ｃ）参照）。
（４ｅ） 補強板の準備及び貼着の工程
次に、第５実施形態の場合と同様に、「（１ｃ） 補強板の準備工程」及び「（２ｃ） 補強板の貼着工程」を行う（図２６（ｄ）参照）。
次に、第５実施形態の場合と同様に、「（１ｃ） 補強板の準備工程」及び「（２ｃ） 補強板の貼着工程」を行う（図２６（ｄ）参照）。
（５ｅ） 接着剤層及び支持板の剥離工程
次に、第６実施形態の場合と同様に、「（２ｄ） 接着剤層及び支持板の剥離工程」を行う（図２７（ｅ）参照）。
次に、第６実施形態の場合と同様に、「（２ｄ） 接着剤層及び支持板の剥離工程」を行う（図２７（ｅ）参照）。
（６ｅ） 半田バンプの形成工程
次に、半田バンプ８０を形成する（図２７（ｆ）参照）。
次に、半田バンプ８０を形成する（図２７（ｆ）参照）。
（７ｅ） ウエハの転写工程
次に、第６実施形態の場合と同様に、「（１ｄ） ウエハの転写工程」を行う（図２７（ｇ）参照）。
次に、第６実施形態の場合と同様に、「（１ｄ） ウエハの転写工程」を行う（図２７（ｇ）参照）。
（８ｅ） ウエハ及び補強板の分割工程
次に、第６実施形態の場合と同様に、「（３ｄ） ウエハ及び補強板の分割工程」を行う（図２７（ｈ）参照）。
次に、第６実施形態の場合と同様に、「（３ｄ） ウエハ及び補強板の分割工程」を行う（図２７（ｈ）参照）。
［第８の実施の形態］
半導体装置１の製造方法について説明する。
第７実施形態の場合と同様に、「（１ｅ） ウエハの準備工程」、「（２ｅ） 支持板の貼着工程」及び「（３ｅ） ウエハの薄化工程」を行う（図２６（ａ）〜（ｃ）参照）。
半導体装置１の製造方法について説明する。
第７実施形態の場合と同様に、「（１ｅ） ウエハの準備工程」、「（２ｅ） 支持板の貼着工程」及び「（３ｅ） ウエハの薄化工程」を行う（図２６（ａ）〜（ｃ）参照）。
（１ｆ） ウエハの分割工程
次に、図２８（ａ）に示すように、ブレードを用いてウエハ１１０を分割予定線１３１Ｌに沿って機械的に切断することによって、ウエハ１１０を複数のチップ本体部１０に分割する。ウエハ１１０の分割は熱的切断等でも構わない。
次に、図２８（ａ）に示すように、ブレードを用いてウエハ１１０を分割予定線１３１Ｌに沿って機械的に切断することによって、ウエハ１１０を複数のチップ本体部１０に分割する。ウエハ１１０の分割は熱的切断等でも構わない。
（２ｆ） 補強板の準備及び貼着の工程
次に、第７実施形態の「（４ｅ） 補強板の準備及び貼着の工程」の場合と同様に、接着層１７４によって補強板１７０を複数のチップ本体部１０の第二主面１２に接着する（図２８（ｂ）参照）。
次に、第７実施形態の「（４ｅ） 補強板の準備及び貼着の工程」の場合と同様に、接着層１７４によって補強板１７０を複数のチップ本体部１０の第二主面１２に接着する（図２８（ｂ）参照）。
（３ｆ） 接着剤層及び支持板の剥離工程
次に、第７実施形態の「（５ｅ） 接着剤層及び支持板の剥離工程」の場合と同様に、接着剤層１６１及び支持板１６２を剥離する（図２８（ｃ）参照）。
次に、第７実施形態の「（５ｅ） 接着剤層及び支持板の剥離工程」の場合と同様に、接着剤層１６１及び支持板１６２を剥離する（図２８（ｃ）参照）。
（４ｆ） 半田バンプの形成工程
次に、半田バンプ８０を形成する（図２９（ｄ）参照）。
次に、半田バンプ８０を形成する（図２９（ｄ）参照）。
（５ｆ） チップ本体部の転写
次に、補強板１７０を粘着テープ（例えば、ダイシングテープ）１６９に貼り付けて、チップ本体部１０を粘着テープ１６９に転写する（図２９（ｅ）参照）。
次に、補強板１７０を粘着テープ（例えば、ダイシングテープ）１６９に貼り付けて、チップ本体部１０を粘着テープ１６９に転写する（図２９（ｅ）参照）。
（６ｆ） 補強板の分割
次に、ブレードを用いて補強板１７０及び接着層１７４を分割予定線１３１Ｌに沿って機械的に切断することによって、補強板１７０及び接着層１７４をチップ本体部１０ごとに分割する（図２９（ｆ）参照）。補強板１７０及び接着層１７４の分割は熱的切断等でも構わない。
次に、ブレードを用いて補強板１７０及び接着層１７４を分割予定線１３１Ｌに沿って機械的に切断することによって、補強板１７０及び接着層１７４をチップ本体部１０ごとに分割する（図２９（ｆ）参照）。補強板１７０及び接着層１７４の分割は熱的切断等でも構わない。
［第９の実施の形態］
第７実施形態の場合と同様に、「（１ｅ） ウエハの準備工程」を行う（図２６（ａ））。
その後、第４実施形態の場合と同様に、「（１ｂ） 格子溝の形成」、「（２ｂ） 支持板の貼着工程」及び「（３ｂ） ウエハの薄化・分割工程」を行う（図３０（ａ）〜（ｃ）参照）。
その後、「（２ｆ） 補強板の準備及び貼着の工程」、「（３ｆ） 接着剤層及び支持板の剥離工程」、「（４ｆ） 半田バンプの形成工程」、「（５ｆ） チップ本体部の転写」及び「（６ｆ） 補強板の分割」を行う（図２８（ｂ）、（ｃ）、図２９（ｄ）〜（ｆ）参照）。
第７実施形態の場合と同様に、「（１ｅ） ウエハの準備工程」を行う（図２６（ａ））。
その後、第４実施形態の場合と同様に、「（１ｂ） 格子溝の形成」、「（２ｂ） 支持板の貼着工程」及び「（３ｂ） ウエハの薄化・分割工程」を行う（図３０（ａ）〜（ｃ）参照）。
その後、「（２ｆ） 補強板の準備及び貼着の工程」、「（３ｆ） 接着剤層及び支持板の剥離工程」、「（４ｆ） 半田バンプの形成工程」、「（５ｆ） チップ本体部の転写」及び「（６ｆ） 補強板の分割」を行う（図２８（ｂ）、（ｃ）、図２９（ｄ）〜（ｆ）参照）。
［第１０の実施の形態］
図３１は、半導体装置１Ａの断面図である。
第１０実施形態の半導体装置１Ａと第１実施形態の半導体装置１との間で互いに対応する部分が同一である場合、互いに対応する部分に同一の符号を付す。そのため、以下では、半導体装置１Ａと半導体装置１の間で一致する点の説明をできる限り省略し、相違する点の説明を主に行う。
図３１は、半導体装置１Ａの断面図である。
第１０実施形態の半導体装置１Ａと第１実施形態の半導体装置１との間で互いに対応する部分が同一である場合、互いに対応する部分に同一の符号を付す。そのため、以下では、半導体装置１Ａと半導体装置１の間で一致する点の説明をできる限り省略し、相違する点の説明を主に行う。
チップ本体部１０はその第一主面１１が樹脂（特に、硬化収縮した熱硬化性樹脂）によってコーティングされたものである。つまり、チップ本体部１０が再配線・ＵＢＭ付きＣＳＰであり、樹脂からなる絶縁膜３２及び保護層４２がデバイス基板３１上に下から順に積層されている。絶縁膜３２及び保護層４２が硬化収縮したものであるため、絶縁膜３２及び保護層４２に内部応力（残留応力）が発生しているとともに、下に凸となるような曲げモーメントが絶縁膜３２及び保護層４２によってデバイス基板３１に生じる。なお、図３２に示すように、チップ本体部１０が再配線・柱状端子付きＣＳＰであり、絶縁膜３２及び保護層３６がデバイス基板３１上に下から順に積層されてもよい。
上記第１の実施の形態では、補強層７０がチップ本体部１０の第二主面１２に貼着されていた。それに対して、第１０の実施の形態では、樹脂（特に熱硬化性樹脂）からなる硬化収縮層７５がチップ本体部１０の第二主面１２に形成されている。
硬化収縮層７５は熱等により硬化収縮した樹脂からなる。そのため、硬化収縮層７５に内部応力（残留応力）が発生しているとともに、上に凸となるような曲げモーメントが硬化収縮層７５によってデバイス基板３１に生じる。硬化収縮層７５に生じる内部応力が絶縁膜３２及び保護層４２に生じる内部応力よりも大きい。そのため、硬化収縮層７５による曲げモーメントが、絶縁膜３２及び保護層４２等による曲げモーメントを相殺するので、デバイス基板３１の反りを抑制する。再配線、外部接続電極、UBM等の構造物と硬化収縮樹脂とが接すること等により強い応力（強い曲げモーメント）が生じる場合、強い曲げモーメントを有する硬化収縮層７５により相殺することで、反りを低減することができる。
硬化収縮層７５は、絶縁膜３２、保護層４２、保護層３６よりも線膨張係数が高い。硬化収縮層７５が硬化温度から常温に変化したときの収縮量が、絶縁膜３２、保護層４２、保護層３６が硬化温度から常温に変化したときの収縮量よりも大きいためである。
硬化収縮層７５は、絶縁膜３２、保護層４２、保護層３６よりも硬化温度が高い。硬化収縮層７５が硬化温度から常温に変化したときの収縮量が、絶縁膜３２、保護層４２、保護層３６が硬化温度から常温に変化したときの収縮量よりも大きいためである。
硬化収縮層７５の硬化温度と線膨張係数が絶縁膜３２、保護層４２、保護層３６の硬化温度と線膨張係数に等しい場合、硬化収縮層７５の弾性率（例えば、貯蔵弾性率）が絶縁膜３２、保護層４２、保護層３６の弾性率（例えば、貯蔵弾性率）よりも高い。
硬化収縮層７５は、例えばポリイミド樹脂、ポリベンズオキサゾール又はエポキシ樹脂（何れも熱硬化性樹脂である。）からなる。特に、日立化成株式会社製のエポキシ樹脂（縦弾性率：１７ＧＰａ、線膨張係数：３０／３３ｐｐｍ、厚さ：２５〜５０μｍ、硬化温度：２３０℃）、ローム・アンド・ハース電子材料株式会社又はローム・アンド・ハース・ジャパン株式会社製のエポキシ樹脂（縦弾性率：４．３ＧＰａ、線膨張係数：５９ｐｐｍ、厚さ：２５〜５０μｍ、硬化温度：２００℃）、ＨＤＭ製のエポキシ樹脂（縦弾性率：１．８〜２．３ＧＰａ、線膨張係数：６０〜８０ｐｐｍ、厚さ：２５〜５０μｍ、硬化温度：１７５〜３２０℃）、サンユレック株式会社製のエポキシ樹脂（縦弾性率：２６ＧＰａ、線膨張係数：９ｐｐｍ、厚さ：２５〜５０μｍ）、ＮＡＭＩＸ製のエポキシ樹脂（縦弾性率：３２ＧＰａ、線膨張係数：６．８／３１ｐｐｍ、厚さ：２５〜５０μｍ）を硬化収縮層７５に利用することができる。
なお既述の様に、再配線等の構造物と硬化収縮樹脂とが接すること等により強い応力（強い曲げモーメント）が生じることを利用して、第二主面１２と硬化収縮層７５の間に金属層等の構造物を形成し、より硬化収縮層７５と金属等の構造物が接することで強く相殺することにより反りを低減することも可能である。この場合、金属層等の構造は、デバイス基板３１に形成された集積回路に電気的に導通していない（絶縁されている）ものを利用することもできる。
なお既述の様に、再配線等の構造物と硬化収縮樹脂とが接すること等により強い応力（強い曲げモーメント）が生じることを利用して、第二主面１２と硬化収縮層７５の間に金属層等の構造物を形成し、より硬化収縮層７５と金属等の構造物が接することで強く相殺することにより反りを低減することも可能である。この場合、金属層等の構造は、デバイス基板３１に形成された集積回路に電気的に導通していない（絶縁されている）ものを利用することもできる。
［第１１の実施の形態］
第２実施形態の場合と同様に、「（１） ウエハの準備工程」、「（２） 支持板の貼着工程」及び「（３） ウエハの薄化工程」を行う（図１２（ａ）〜（ｃ）及び図１４〜図１６参照）。
第２実施形態の場合と同様に、「（１） ウエハの準備工程」、「（２） 支持板の貼着工程」及び「（３） ウエハの薄化工程」を行う（図１２（ａ）〜（ｃ）及び図１４〜図１６参照）。
（１ｈ） 硬化収縮層の形成工程
次に、図３３（ａ）に示すように、熱硬化性樹脂をウエハ１１０の第二主面１１２に塗布する。そして、塗布した熱硬化性樹脂を硬化温度に加熱し、その熱硬化性樹脂を硬化して、硬化収縮層１７５にする。硬化収縮層１７５の厚さは、「（３） ウエハの薄化工程」におけるウエハ１１０の厚み減少量未満である。
なお、硬化収縮層７５の硬化前に半田バンプが形成されている場合、加熱温度（硬化収縮層７５の硬化温度）は、半田バンプ８０の溶融（リフロー）温度より低くする必要がある。また硬化収縮層７５の耐熱温度を半田バンプ８０のリフロー温度より高くすることが必要である。更に、デバイス基板３１が、メモリセルなど熱処理により特性劣化が生じる電子素子を含む場合、加熱温度（接着層７４の硬化温度）を低温（例えば200℃以下）とすることが好ましい。
次に、図３３（ａ）に示すように、熱硬化性樹脂をウエハ１１０の第二主面１１２に塗布する。そして、塗布した熱硬化性樹脂を硬化温度に加熱し、その熱硬化性樹脂を硬化して、硬化収縮層１７５にする。硬化収縮層１７５の厚さは、「（３） ウエハの薄化工程」におけるウエハ１１０の厚み減少量未満である。
なお、硬化収縮層７５の硬化前に半田バンプが形成されている場合、加熱温度（硬化収縮層７５の硬化温度）は、半田バンプ８０の溶融（リフロー）温度より低くする必要がある。また硬化収縮層７５の耐熱温度を半田バンプ８０のリフロー温度より高くすることが必要である。更に、デバイス基板３１が、メモリセルなど熱処理により特性劣化が生じる電子素子を含む場合、加熱温度（接着層７４の硬化温度）を低温（例えば200℃以下）とすることが好ましい。
（２ｈ） ウエハの転写工程
図３３（ｂ）に示すように、硬化収縮層１７５を粘着テープ（例えば、ダイシングテープ）１６９に貼り付けることによって、ウエハ１１０を粘着テープ１６９に転写する。
図３３（ｂ）に示すように、硬化収縮層１７５を粘着テープ（例えば、ダイシングテープ）１６９に貼り付けることによって、ウエハ１１０を粘着テープ１６９に転写する。
（３ｈ） 接着剤層及び支持板の剥離工程
図３３（ｃ）に示すように、支持板１６２及び接着剤層１６１をウエハ１１０から剥離する。支持板１６２及び接着剤層１６１を剥離しても、硬化収縮層１７５がウエハ１１０の第二主面１１２に形成されているため、ウエハ１１０の反りが大きくなることを抑制することができる。
図３３（ｃ）に示すように、支持板１６２及び接着剤層１６１をウエハ１１０から剥離する。支持板１６２及び接着剤層１６１を剥離しても、硬化収縮層１７５がウエハ１１０の第二主面１１２に形成されているため、ウエハ１１０の反りが大きくなることを抑制することができる。
（４ｈ） ウエハ及び硬化収縮層の分割工程
次に、図３４（ｄ）に示すように、ウエハ１１０を複数のチップ本体部１０に分割するとともに、硬化収縮層１７５をチップ本体部１０ごとの硬化収縮層７５に分割する。ウエハ１１０及び硬化収縮層１７５の分割は、機械的切断（例えばブレードを用いた切断）、化学的切断（例えばプラズマエッチング又はウェットエッチング）又は熱的切断である。
次に、図３４（ｄ）に示すように、ウエハ１１０を複数のチップ本体部１０に分割するとともに、硬化収縮層１７５をチップ本体部１０ごとの硬化収縮層７５に分割する。ウエハ１１０及び硬化収縮層１７５の分割は、機械的切断（例えばブレードを用いた切断）、化学的切断（例えばプラズマエッチング又はウェットエッチング）又は熱的切断である。
［第１２の実施の形態］
第２実施形態の場合と同様に、「（１） ウエハの準備工程」、「（２） 支持板の貼着工程」及び「（３） ウエハの薄化工程」を行う（図１２（ａ）〜（ｃ）及び図１４〜図１６参照）。
第２実施形態の場合と同様に、「（１） ウエハの準備工程」、「（２） 支持板の貼着工程」及び「（３） ウエハの薄化工程」を行う（図１２（ａ）〜（ｃ）及び図１４〜図１６参照）。
（１ｉ） 硬化収縮層の形成工程
次に、図３５（ａ）に示すように、インクジェット法によって熱硬化性樹脂をウエハ１１０の第二主面１１２に印刷すること等によって、熱硬化性樹脂を格子状にパターニングする。そして、塗布した熱硬化性樹脂を硬化温度に加熱し、その熱硬化性樹脂を硬化して、格子状に配列された硬化収縮層７５にする。
次に、図３５（ａ）に示すように、インクジェット法によって熱硬化性樹脂をウエハ１１０の第二主面１１２に印刷すること等によって、熱硬化性樹脂を格子状にパターニングする。そして、塗布した熱硬化性樹脂を硬化温度に加熱し、その熱硬化性樹脂を硬化して、格子状に配列された硬化収縮層７５にする。
（２ｉ） ウエハの分割工程
次に、図３５（ｂ）に示すように、ウエハ１１０を複数のチップ本体部１０に分割する。ウエハ１１０の分割は、機械的切断（例えばブレードを用いた切断）、化学的切断（例えばプラズマエッチング又はウェットエッチング）又は熱的切断である。特に、硬化収縮層７５をマスクとして、ウエハ１１０をプラズマエッチングすることによって、ウエハ１１０を分割することが好ましい。
次に、図３５（ｂ）に示すように、ウエハ１１０を複数のチップ本体部１０に分割する。ウエハ１１０の分割は、機械的切断（例えばブレードを用いた切断）、化学的切断（例えばプラズマエッチング又はウェットエッチング）又は熱的切断である。特に、硬化収縮層７５をマスクとして、ウエハ１１０をプラズマエッチングすることによって、ウエハ１１０を分割することが好ましい。
（３ｉ） チップ本体部１０の転写工程
次に、図３５（ｃ）に示すように、硬化収縮層７５を粘着テープ（例えば、ダイシングテープ）１６９に貼り付けることによって、チップ本体部１０を粘着テープ１６９に転写する。
次に、図３５（ｃ）に示すように、硬化収縮層７５を粘着テープ（例えば、ダイシングテープ）１６９に貼り付けることによって、チップ本体部１０を粘着テープ１６９に転写する。
（４ｉ） 接着剤層及び支持板の剥離工程
次に、支持板１６２及び接着剤層１６１をチップ本体部１０から剥離する。支持板１６２及び接着剤層１６１を剥離しても、硬化収縮層７５がチップ本体部１０の第二主面１２に形成されているため、チップ本体部１０の反りが大きくなることを抑制することができる。
次に、支持板１６２及び接着剤層１６１をチップ本体部１０から剥離する。支持板１６２及び接着剤層１６１を剥離しても、硬化収縮層７５がチップ本体部１０の第二主面１２に形成されているため、チップ本体部１０の反りが大きくなることを抑制することができる。
なお、以上の実施形態においてさらに以下の方法を併用することで、より効果的に反りを低減させることができる。
（表側）反り低減の具体的な方法としては，硬化反応時の硬化収縮が小さい樹脂材料を選択することのほかに，硬化温度をできるだけ低くして硬化時と常温との温度差を小さく取る、線膨張係数の小さい材料を選択する、フィラー量を多くして線膨張係数を小さくするなどにより硬化後の収縮を小さくする方法がある。
（裏面）裏面研削のおける、ドライポリシング（鏡面化）を実施する。
（表側）反り低減の具体的な方法としては，硬化反応時の硬化収縮が小さい樹脂材料を選択することのほかに，硬化温度をできるだけ低くして硬化時と常温との温度差を小さく取る、線膨張係数の小さい材料を選択する、フィラー量を多くして線膨張係数を小さくするなどにより硬化後の収縮を小さくする方法がある。
（裏面）裏面研削のおける、ドライポリシング（鏡面化）を実施する。
また、反りを抑えデバイス全体をより薄型化するためには、補強層の接着剤層による反りの発生を抑制することが好ましく、接着剤層には、硬化反応時の硬化収縮が小さい樹脂材料を選択することのほかに，硬化温度をできるだけ低くして硬化時と常温との温度差を小さく取る、線膨張係数の小さい材料を選択する方法がある。
具体的には、接着剤層は、絶縁膜３２、保護層４２、保護層３６よりも線膨張係数が小さい。接着剤層は、絶縁膜３２、保護層４２、保護層３６よりも硬化温度が低い。接着剤層の硬化温度と線膨張係数が絶縁膜３２、保護層４２、保護層３６の硬化温度と線膨張係数に等しい場合、接着剤層の弾性率（例えば、貯蔵弾性率）が絶縁膜３２、保護層４２、保護層３６の弾性率（例えば、貯蔵弾性率）よりも小さい。
また（i）低温（例えば200℃以下）硬化性樹脂又は（ii）光硬化性樹脂等、熱硬化性でない樹脂を用いることが好ましい。
以上の方法の併用により、反りの発生を極力抑制することで、補強層等をより薄型化することができる。
具体的には、接着剤層は、絶縁膜３２、保護層４２、保護層３６よりも線膨張係数が小さい。接着剤層は、絶縁膜３２、保護層４２、保護層３６よりも硬化温度が低い。接着剤層の硬化温度と線膨張係数が絶縁膜３２、保護層４２、保護層３６の硬化温度と線膨張係数に等しい場合、接着剤層の弾性率（例えば、貯蔵弾性率）が絶縁膜３２、保護層４２、保護層３６の弾性率（例えば、貯蔵弾性率）よりも小さい。
また（i）低温（例えば200℃以下）硬化性樹脂又は（ii）光硬化性樹脂等、熱硬化性でない樹脂を用いることが好ましい。
以上の方法の併用により、反りの発生を極力抑制することで、補強層等をより薄型化することができる。
さらに以下に本発明を実施するにあたり有意義な限定を列挙する。
（Ｃ１）第一主面に支持板を貼着する前に、半田バンプ（外部接続用電極）を形成する。
（Ｃ２）半導体ウエハを用意し、半導体ウエハをハーフダイシング後、第一主面に支持板を貼着し、第二主面を研削することにより複数のチップ本体部に分割する。 その後補強板を貼着し又は硬化収縮層を形成し、その後ダイシングライン対応部を分離（切断）した後、支持板を剥離する。
（Ｃ３）半導体ウエハの第一主面に支持板を貼着し、第二主面を研削後、切断して分割する。その後補強板を貼着又は硬化収縮層を形成する。その後補強板又は硬化収縮層を切断した後、支持板を剥離する。
（Ｃ４）半田バンプ等の外部接続用電極の頂点の高さの差が50μm以下（好ましくは20μm以下）に収まった均一性（コプラナリティ）を備える。
（Ｃ５）デバイス基板の厚みが50μm未満又は半導体基板面積が40mm2以上である。
（Ｃ６）デバイス基板にメモリセルが形成されており硬化収縮層又は接着層が低温（200℃以下）硬化性である。
（Ｃ７）デバイス基板の再配線層に、電源供給用及びグラウンド用の共通信号線用配線があり、共通信号線用配線にはベタが形成されている。
（Ｃ８）補強層（又は硬化収縮層）とデバイス基板の側面が連続（面一/同サイズ）であり、デバイス基板の側面（切断面）には、（1）スキャロップがある（ボッシュ）、又は（2)テーパが形成されている。
（Ｃ９）補強層又は硬化収縮層がデバイス基板より、僅かに大きなサイズ（１０μm以上、５０μm以下大きい）である。
（Ｃ１０）デバイス基板にLow-k多層配線構造が形成されており、接着層がデバイス基板の外周面全体を覆う。
（Ｃ１１）半田バンプ等の外部接続用電極が形成されており、（1） 前記外部接続用電極は、半球状（オーバーハングの無い）バンプである、又は（2）前記外部接続用電極には、オーバーハングが有り、当該オーバーハングの根本部分を覆う樹脂膜（オーバーコート層）の有る構造である半導体装置である。
（Ｃ１２）半導体基板の裏面が鏡面化されていることを特徴とする半導体装置である。（Ｃ１３）補強層は、炭素繊維（又はガラス繊維）と樹脂からなる材料で形成されており、補強層は、(接着層を用いることなく)直接裏面に接着している。
その他、上記実施形態に記載したとおりである。
（Ｃ１）第一主面に支持板を貼着する前に、半田バンプ（外部接続用電極）を形成する。
（Ｃ２）半導体ウエハを用意し、半導体ウエハをハーフダイシング後、第一主面に支持板を貼着し、第二主面を研削することにより複数のチップ本体部に分割する。 その後補強板を貼着し又は硬化収縮層を形成し、その後ダイシングライン対応部を分離（切断）した後、支持板を剥離する。
（Ｃ３）半導体ウエハの第一主面に支持板を貼着し、第二主面を研削後、切断して分割する。その後補強板を貼着又は硬化収縮層を形成する。その後補強板又は硬化収縮層を切断した後、支持板を剥離する。
（Ｃ４）半田バンプ等の外部接続用電極の頂点の高さの差が50μm以下（好ましくは20μm以下）に収まった均一性（コプラナリティ）を備える。
（Ｃ５）デバイス基板の厚みが50μm未満又は半導体基板面積が40mm2以上である。
（Ｃ６）デバイス基板にメモリセルが形成されており硬化収縮層又は接着層が低温（200℃以下）硬化性である。
（Ｃ７）デバイス基板の再配線層に、電源供給用及びグラウンド用の共通信号線用配線があり、共通信号線用配線にはベタが形成されている。
（Ｃ８）補強層（又は硬化収縮層）とデバイス基板の側面が連続（面一/同サイズ）であり、デバイス基板の側面（切断面）には、（1）スキャロップがある（ボッシュ）、又は（2)テーパが形成されている。
（Ｃ９）補強層又は硬化収縮層がデバイス基板より、僅かに大きなサイズ（１０μm以上、５０μm以下大きい）である。
（Ｃ１０）デバイス基板にLow-k多層配線構造が形成されており、接着層がデバイス基板の外周面全体を覆う。
（Ｃ１１）半田バンプ等の外部接続用電極が形成されており、（1） 前記外部接続用電極は、半球状（オーバーハングの無い）バンプである、又は（2）前記外部接続用電極には、オーバーハングが有り、当該オーバーハングの根本部分を覆う樹脂膜（オーバーコート層）の有る構造である半導体装置である。
（Ｃ１２）半導体基板の裏面が鏡面化されていることを特徴とする半導体装置である。（Ｃ１３）補強層は、炭素繊維（又はガラス繊維）と樹脂からなる材料で形成されており、補強層は、(接着層を用いることなく)直接裏面に接着している。
その他、上記実施形態に記載したとおりである。
以上説明した実施形態に記載する製造方法は代表例であり、これ限らず各実施形態の製造方法を構成する要素を適宜組み合わせて実施することができる。
以上説明した本発明の実施形態によれば、チップ部品本体部が既述の様な「大きな反り」の原因となる強い応力（曲げモーメント）を有する場合においても、支持板を貼着した後にウエハを薄型化し、支持板を剥離するより前に補強層７０又は硬化収縮層７５を設けるので（薄型化以降は、支持板又は補強層７０又は硬化収縮層７５のいずれかで常に支持されているため）、加工工程を通じて、及び個片化後に大きな反りが発生することを防ぐことができる。 これにより(a)ウエハを割らずに搬送でき、加工上の支障を防ぎ、個片化後のコプラナリティを確保し、チップ部品本体部に脆弱性の有る構造を持つ場合であっても歩留まり向上と信頼性を確保することができる。
また、反りの発生を抑制することで、半導体装置をより薄型化すること、また大型チップの薄型化が可能となる。
さらに、ウエハを薄型化前に、半田バンプ形成までの工程を終えることが可能であるため、反りの影響を受けることなく信頼性を確保することができる。
また、反りの発生を抑制することで、半導体装置をより薄型化すること、また大型チップの薄型化が可能となる。
さらに、ウエハを薄型化前に、半田バンプ形成までの工程を終えることが可能であるため、反りの影響を受けることなく信頼性を確保することができる。
１，１Ａ 半導体装置
１０ チップ本体部
１１ 第一主面
１２ 第二主面
３２ 絶縁膜
３４ 再配線
３６ 保護層（熱硬化性樹脂層）
４２ 保護層（熱硬化性樹脂層）
７０ 補強層
７５ 硬化収縮層
１１０ ウエハ
１１１ 第一主面
１１２ 第二主面
１７０ 補強板
１７５ 硬化収縮層
１０ チップ本体部
１１ 第一主面
１２ 第二主面
３２ 絶縁膜
３４ 再配線
３６ 保護層（熱硬化性樹脂層）
４２ 保護層（熱硬化性樹脂層）
７０ 補強層
７５ 硬化収縮層
１１０ ウエハ
１１１ 第一主面
１１２ 第二主面
１７０ 補強板
１７５ 硬化収縮層
Claims (18)
- 第一主面に集積回路が形成されたウエハの前記第一主面に支持板を貼着する第一貼着工程と、
前記第一貼着工程後に、前記第一主面の反対側の第二主面の研磨又は研削を行うことによって前記ウエハを薄化する薄化工程と、
前記薄化工程と同時に又は前記薄化工程後に、前記ウエハを複数のチップ本体部に分割する分割工程と、
前記分割工程後に、複数の補強層を前記複数のチップ本体部の第二主面にそれぞれ貼着する第二貼着工程と、
前記第二貼着工程後に、前記支持板を剥離する剥離工程と、を含むことを特徴とする半導体装置の製造方法。 - 第一主面に集積回路が形成されたウエハの前記第一主面に支持板を貼着する第一貼着工程と、
前記第一貼着工程後に、前記第一主面の反対側の第二主面の研磨又は研削を行うことによって前記ウエハを薄化する薄化工程と、
前記薄化工程後に、複数の補強層を前記ウエハの第二主面に沿って配列するようにして前記複数の補強層を前記ウエハの第二主面に貼着する第二貼着工程と、
前記第二貼着工程後に、前記ウエハを前記複数の補強層ごとに複数のチップ本体部に分割する分割工程と、
前記分割工程後に、前記支持板を剥離する剥離工程と、を含むことを特徴とする半導体装置の製造方法。 - 前記分割工程では、前記複数の補強層をマスクとして前記ウエハをエッチングすることを特徴とする請求項２に記載の半導体装置の製造方法。
- 第一主面に集積回路が形成されたウエハの前記第一主面に支持板を貼着する第一貼着工程と、
前記第一貼着工程後に、前記第一主面の反対側の第二主面の研磨又は研削を行うことによって前記ウエハを薄化する薄化工程と、
前記薄化工程後に、前記第二主面に補強板を貼着する第二貼着工程と、
前記第二貼着工程後に、前記補強板を複数の補強層に分割し、前記ウエハを前記複数の補強層ごとに複数のチップ本体部に分割する分割工程と、
前記第二貼着工程後に、前記支持板を剥離する剥離工程と、を含むことを特徴とする半導体装置の製造方法。 - 前記分割工程では、前記補強板の分割後に、前記複数の補強層をマスクとして前記ウエハをエッチングすることによって前記ウエハを前記複数のチップ本体部に分割することを特徴とする請求項４に記載の半導体装置の製造方法。
- 熱硬化性樹脂膜が前記ウエハの前記第一主面に形成され、前記ウエハに形成された再配線が前記樹脂膜によって覆われて、前記再配線が前記樹脂膜に直接接することを特徴とする請求項１から５の何れか一項に記載の半導体装置の製造方法。
- 前記補強層及び前記補強層を前記ウエハに貼着する接着層の合計の厚みに相等する前記ウエハの剛性よりも、前記補強層の剛性を高くすることを特徴とする請求項１から６に記載の半導体装置の製造方法。
- 集積回路及びそれを覆う熱硬化性樹脂層が第一主面に形成されたウエハの前記第一主面に支持板を貼着する第一貼着工程と、
前記第一貼着工程後に、前記第一主面の反対側の第二主面の研磨又は研削を行うことによって前記ウエハを薄化する薄化工程と、
前記薄化工程後に、前記ウエハの前記第二主面に熱硬化性樹脂を塗布して硬化させることによって、前記熱硬化性樹脂層よりも内部応力の大きな硬化収縮層を形成する形成工程と、
前記形成工程後に、前記ウエハを複数のチップ本体部に分割する分割工程と、
前記形成工程後に、前記支持板を剥離する剥離工程と、を含むことを特徴とする半導体装置の製造方法。 - 前記ウエハに形成された再配線が前記熱硬化性樹脂層によって覆われて、前記再配線が前記熱硬化性樹脂層に直接接することを特徴とする請求項８に記載の半導体装置の製造方法。
- 前記形成工程に際して、前記硬化収縮層を前記ウエハの第二主面に沿って格子状にパターニングし、
前記ウエハを前記硬化収縮層ごとに複数に分割する工程を含むことを特徴とする請求項８又は９に記載の半導体装置の製造方法。 - 第一主面に集積回路が形成されたチップ本体部と、
前記チップ本体部の前記第一主面の反対側の第二主面に貼着された補強層と、を備えることを特徴とする半導体装置。 - 熱硬化性樹脂膜が前記チップ本体部の前記第一主面に形成され、前記チップ本体部に形成された再配線が前記樹脂膜によって覆われて、前記再配線が前記樹脂膜に直接接することを特徴とする請求項１１に記載の半導体装置。
- 前記補強層の弾性率が前記チップ本体部の前記第二主面を構成する素材の弾性率よりも高いことを特徴とする請求項１１又は１２に記載の半導体装置。
- 前記補強層及び前記補強層を前記チップ本体部に貼着する接着層の合計の厚みに相等する前記チップ本体部の剛性よりも、前記補強層の剛性が高いことを特徴とする請求項１１から１３の何れか一項に記載の半導体装置。
- 前記補強層の厚みをｔ１、前記接着層の厚みをｔ２とし、ｔ１＋ｔ２＝Ｔとして、
（前記チップ本体部の弾性率）×Ｔ３＜（前記補強層の弾性率）×（ｔ１）３
の条件を満たすことを特徴とする請求項１４に記載の半導体装置。 - 集積回路及びそれを覆う熱硬化性樹脂層が第一主面に形成されたチップ本体部と、
前記チップ本体部の前記第一主面の反対側の第二主面に形成され、前記熱硬化性樹脂層よりも内部応力の大きな硬化収縮層と、を備えることを特徴とする半導体装置。 - 前記硬化収縮層の線膨張係数が前記熱硬化性樹脂層の線膨張係数よりも高いことを特徴とする請求項１６に記載の半導体装置。
- 前記硬化収縮層の硬化温度が前記熱硬化性樹脂の硬化温度よりも高いことを特徴とする請求項１６又は１７に記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2015022191A JP2016146395A (ja) | 2015-02-06 | 2015-02-06 | 半導体装置の製造方法及び半導体装置 |
| US15/016,070 US9607861B2 (en) | 2015-02-06 | 2016-02-04 | Semiconductor device and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2015022191A JP2016146395A (ja) | 2015-02-06 | 2015-02-06 | 半導体装置の製造方法及び半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2016146395A true JP2016146395A (ja) | 2016-08-12 |
Family
ID=56566147
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2015022191A Pending JP2016146395A (ja) | 2015-02-06 | 2015-02-06 | 半導体装置の製造方法及び半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US9607861B2 (ja) |
| JP (1) | JP2016146395A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101877897B1 (ko) * | 2017-03-06 | 2018-07-12 | 엘비세미콘 주식회사 | 범프 구조체의 제조방법 |
| JP2018137483A (ja) * | 2018-05-23 | 2018-08-30 | Ｓｐｐテクノロジーズ株式会社 | プラズマ加工方法及びこの方法を用いて製造された基板 |
| WO2018181686A1 (ja) * | 2017-03-29 | 2018-10-04 | 太陽インキ製造株式会社 | 反り矯正材およびファンアウト型ウェハレベルパッケージの製造方法 |
| JP2018170500A (ja) * | 2017-03-29 | 2018-11-01 | 太陽インキ製造株式会社 | 反り矯正材およびファンアウト型ウェハレベルパッケージの製造方法 |
| CN109950224A (zh) * | 2017-12-20 | 2019-06-28 | 万国半导体(开曼)股份有限公司 | 具有高机械强度的半导体封装 |
| US10923357B2 (en) | 2017-02-23 | 2021-02-16 | Panasonic Intellectual Property Management Co., Ltd. | Element chip and manufacturing process thereof |
| US11335564B2 (en) | 2019-08-23 | 2022-05-17 | Panasonic Intellectual Property Management Co., Ltd. | Element chip smoothing method and element chip manufacturing method |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102392685B1 (ko) * | 2015-07-06 | 2022-04-29 | 삼성전자주식회사 | 배선 구조체를 갖는 반도체 소자 |
| JP6679162B2 (ja) * | 2016-02-17 | 2020-04-15 | 株式会社ディスコ | 半導体パッケージの製造方法 |
| US10026681B2 (en) * | 2016-09-21 | 2018-07-17 | Samsung Electro-Mechanics Co., Ltd. | Fan-out semiconductor package |
| KR102320673B1 (ko) * | 2016-12-28 | 2021-11-01 | 인벤사스 본딩 테크놀로지스 인코포레이티드 | 적층된 기판의 처리 |
| JP6827676B2 (ja) * | 2017-01-10 | 2021-02-10 | 株式会社ディスコ | 半導体デバイスチップ及び半導体デバイスチップの製造方法 |
| CN107611045A (zh) * | 2017-09-29 | 2018-01-19 | 中芯长电半导体（江阴）有限公司 | 一种三维芯片封装结构及其封装方法 |
| US10964664B2 (en) | 2018-04-20 | 2021-03-30 | Invensas Bonding Technologies, Inc. | DBI to Si bonding for simplified handle wafer |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7682935B2 (en) * | 2005-06-08 | 2010-03-23 | International Rectifier Corporation | Process of manufacture of ultra thin semiconductor wafers with bonded conductive hard carrier |
| JP4725639B2 (ja) | 2008-12-09 | 2011-07-13 | カシオ計算機株式会社 | 半導体装置の製造方法 |
| JP4725638B2 (ja) | 2008-12-09 | 2011-07-13 | カシオ計算機株式会社 | 半導体装置の製造方法 |
| JP5553642B2 (ja) | 2010-02-24 | 2014-07-16 | 株式会社テラプローブ | 半導体装置の製造方法及び薄型化基板の製造方法 |
-
2015
- 2015-02-06 JP JP2015022191A patent/JP2016146395A/ja active Pending
-
2016
- 2016-02-04 US US15/016,070 patent/US9607861B2/en active Active
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10923357B2 (en) | 2017-02-23 | 2021-02-16 | Panasonic Intellectual Property Management Co., Ltd. | Element chip and manufacturing process thereof |
| KR101877897B1 (ko) * | 2017-03-06 | 2018-07-12 | 엘비세미콘 주식회사 | 범프 구조체의 제조방법 |
| WO2018164359A1 (ko) * | 2017-03-06 | 2018-09-13 | 엘비세미콘 주식회사 | 범프 구조체의 제조방법 |
| US10937751B2 (en) | 2017-03-06 | 2021-03-02 | Lbsemicon Co., Ltd. | Bump structure manufacturing method |
| WO2018181686A1 (ja) * | 2017-03-29 | 2018-10-04 | 太陽インキ製造株式会社 | 反り矯正材およびファンアウト型ウェハレベルパッケージの製造方法 |
| JP2018170500A (ja) * | 2017-03-29 | 2018-11-01 | 太陽インキ製造株式会社 | 反り矯正材およびファンアウト型ウェハレベルパッケージの製造方法 |
| KR20190118191A (ko) * | 2017-03-29 | 2019-10-17 | 다이요 잉키 세이조 가부시키가이샤 | 휨 교정재 및 팬아웃형 웨이퍼 레벨 패키지의 제조 방법 |
| KR102339968B1 (ko) * | 2017-03-29 | 2021-12-16 | 다이요 잉키 세이조 가부시키가이샤 | 휨 교정재 및 팬아웃형 웨이퍼 레벨 패키지의 제조 방법 |
| CN109950224A (zh) * | 2017-12-20 | 2019-06-28 | 万国半导体(开曼)股份有限公司 | 具有高机械强度的半导体封装 |
| CN109950224B (zh) * | 2017-12-20 | 2023-10-31 | 万国半导体(开曼)股份有限公司 | 具有高机械强度的半导体封装 |
| JP2018137483A (ja) * | 2018-05-23 | 2018-08-30 | Ｓｐｐテクノロジーズ株式会社 | プラズマ加工方法及びこの方法を用いて製造された基板 |
| US11335564B2 (en) | 2019-08-23 | 2022-05-17 | Panasonic Intellectual Property Management Co., Ltd. | Element chip smoothing method and element chip manufacturing method |
Also Published As
| Publication number | Publication date |
|---|---|
| US20160233111A1 (en) | 2016-08-11 |
| US9607861B2 (en) | 2017-03-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2016146395A (ja) | 半導体装置の製造方法及び半導体装置 | |
| CN109937476B (zh) | 晶片级封装和方法 | |
| TWI250636B (en) | A semiconductor device and its fabrication method | |
| KR101715761B1 (ko) | 반도체 패키지 및 그 제조방법 | |
| KR101831036B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| WO1998025297A1 (fr) | Element electronique et dispositif a semiconducteur, procede de fabrication et de montage dudit dispositif, plaquette de circuit et materiel electronique | |
| US20130224910A1 (en) | Method for chip package | |
| US8153479B2 (en) | Method of manufacturing semiconductor package | |
| CN104425432A (zh) | 半导体装置 | |
| KR20210009762A (ko) | 팬-아웃 웨이퍼 레벨 패키지 제조 방법 | |
| KR20180035113A (ko) | 전자 장치, 전자 장치의 제조 방법 및 전자 기기 | |
| US7906833B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP4165256B2 (ja) | 半導体装置の製造方法、半導体装置、及び電子機器 | |
| JP5870626B2 (ja) | 半導体装置及び半導体装置の製造方法 | |
| CN104051287A (zh) | 扇出互连结构及其形成方法 | |
| US20160240464A1 (en) | Hybrid circuit board and method for making the same, and semiconductor package structure | |
| JP7347440B2 (ja) | 半導体パッケージ用配線基板の製造方法 | |
| JP2007095894A (ja) | 半導体装置及びその製造方法 | |
| JP5574780B2 (ja) | 半導体装置及びその製造方法 | |
| JP7229641B2 (ja) | パッケージデバイスチップの製造方法 | |
| WO2022052072A1 (zh) | 一种扇出型封装结构及其制备方法 | |
| JP2004327724A (ja) | 半導体装置及びその製造方法 | |
| JP2012169411A (ja) | 半導体装置の製造方法 | |
| TW202312374A (zh) | 用於半導體設備封裝的加勁框架 | |
| US20200105714A1 (en) | Method for manufacturing a chip package |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20160704 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20160818 |