JP2010109338A5 - 半導体装置 - Google Patents

Claims (12)

1. メモリセルを有する半導体装置であって、
   前記メモリセルは、トランジスタと、メモリ素子と、第１の容量と、第２の容量と、を有し、
   前記トランジスタは、第１の半導体膜と、前記第１の半導体膜上のゲート絶縁膜と、前記ゲート絶縁膜上のゲート電極と、ソース電極と、ドレイン電極と、を有し、
   前記メモリ素子は、第１の電極と、前記第１の電極上の第２の半導体膜と、前記第２の半導体膜上の第２の電極と、を有し、
   前記第１の容量は、第３の電極と、前記第３の電極上の第１の絶縁膜と、前記第１の絶縁膜上の第４の電極と、を有し、
   前記第２の容量は、第５の電極と、前記第５の電極上の第２の絶縁膜と、前記第２の絶縁膜上の第６の電極と、を有し、
   前記第２の容量は前記第１の容量上に設けられ、
   前記ソース電極および前記ドレイン電極の一方は、前記第２の電極、前記第３の電極および前記第５の電極と電気的に接続し、
   前記第１の電極は、前記第４の電極および前記第６の電極と電気的に接続し、
   前記ゲート絶縁膜および前記第１の絶縁膜は、同じ材料を有し、
   前記ゲート電極、前記第１の電極および前記第４の電極は、同じ材料を有し、
   前記ソース電極、前記ドレイン電極、前記第２の電極、前記第５の電極は同じ材料を有することを特徴とする半導体装置。
2. メモリセルを有する半導体装置であって、
   前記メモリセルは、トランジスタと、メモリ素子と、第１の容量と、第２の容量と、を有し、
   前記トランジスタは、第１の半導体膜と、前記第１の半導体膜上のゲート絶縁膜と、前記ゲート絶縁膜上のゲート電極と、ソース電極と、ドレイン電極と、を有し、
   前記メモリ素子は、第１の電極と、前記第１の電極上の第２の半導体膜と、前記第２の半導体膜上の第２の電極と、を有し、
   前記第１の容量は、第３の電極と、前記第３の電極上の第１の絶縁膜と、前記第１の絶縁膜上の第４の電極と、を有し、
   前記第２の容量は、第５の電極と、前記第５の電極上の第２の絶縁膜と、前記第２の絶縁膜上の第６の電極と、を有し、
   前記第２の容量は前記第１の容量上に設けられ、
   第３の容量は、前記第２の容量上に設けられ、
   前記第３の容量は、第７の電極、前記第７の電極上の第３の絶縁膜、前記第３の絶縁膜上の第８の絶縁膜を有し、
   前記ソース電極および前記ドレイン電極の一方は、前記第２の電極、前記第３の電極、前記第５の電極および第７の電極と電気的に接続し、
   前記第１の電極は、前記第４の電極、前記第６の電極および第８の電極と電気的に接続し、
   前記ゲート絶縁膜および前記第１の絶縁膜は、同じ材料を有し、
   前記ゲート電極、前記第１の電極および前記第４の電極は、同じ材料を有し、
   前記ソース電極、前記ドレイン電極、前記第２の電極、前記第５の電極は同じ材料を有することを特徴とする半導体装置。
3. 請求項１または請求項２において、
   前記第１の電極および前記第４の電極は、同じ導電膜を有することを特徴とする半導体装置。
4. 請求項１乃至請求項３のいずれか一項において、
   前記第２の絶縁膜は、前記トランジスタ上に設けられていることを特徴とする半導体装置。
5. メモリセルを有する半導体装置であって、
   前記メモリセルは、トランジスタと、メモリ素子と、第１の容量と、第２の容量と、を有し、
   前記トランジスタは、第１の半導体膜と、前記第１の半導体膜上のゲート絶縁膜と、前記ゲート絶縁膜上のゲート電極と、ソース電極と、ドレイン電極と、を有し、
   前記メモリ素子は、第１の電極と、前記第１の電極上の第２の半導体膜と、前記第２の半導体膜上の第２の電極と、を有し、
   前記第１の容量は、第３の電極と、前記第３の電極上の第１の絶縁膜と、前記第１の絶縁膜上の第４の電極と、を有し、
   前記第２の容量は、第５の電極と、前記第５の電極上の第２の絶縁膜と、前記第２の絶縁膜上の第６の電極と、を有し、
   前記第２の容量は前記第１の容量上に設けられ、
   前記ソース電極および前記ドレイン電極の一方は、前記第２の電極、前記第３の電極および前記第６の電極と電気的に接続し、
   前記ゲート絶縁膜および前記第１の絶縁膜は、同じ材料を有し、
   前記ゲート電極、前記第１の電極、前記第４の電極および前記第５の電極は、同じ材料を有し、
   前記ソース電極、前記ドレイン電極、前記第２の電極および前記第６の電極は、同じ材料を有し、
   前記第１の電極、前記第４の電極および前記第５の電極は同じ導電膜を有することを特徴とする半導体装置。
6. 請求項５において、
   前記第２の絶縁膜は、前記第１の電極と前記第２の電極との間に設けられていることを特徴とする半導体装置。
7. 請求項１乃至請求項６のいずれか一項において、
   前記メモリ素子は、前記第１の容量上に設けられていることを特徴とする半導体装置。
8. 請求項１乃至請求項７のいずれか一項において、
   前記第３の電極は、不純物元素を有する前記第３の半導体膜を有し、
   前記第１の半導体膜および前記第３の半導体膜は、同じ材料を有することを特徴とする半導体装置。
9. 請求項１乃至請求項８のいずれか一項において、
   前記メモリ素子、前記第１の容量、前記第２の容量は、並列に電気的に接続されていることを特徴とする半導体装置。
10. 請求項１乃至請求項９のいずれか一項において、
    前記ゲート絶縁膜、前記第１の絶縁膜および前記第２の絶縁膜は、窒化シリコンを含むことを特徴とする半導体装置。
11. 請求項１乃至請求項１０のいずれか一項において、
    前記第２の半導体膜は、前記第１の電極と前記第２の電極との間に、高電圧が印加されたときに前記第１の電極とシリサイド反応を起こし得る半導体を有することを特徴とする半導体装置。
12. 請求項１乃至請求項１１のいずれか一項において、
    さらにアンテナを有することを特徴とする半導体装置。