JP2010093228A

JP2010093228A - 半導体装置およびその製造方法

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Publication number: JP2010093228A
Application number: JP2009092393A
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Inventors: Kazuhiko Sugiura; 和彦杉浦
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Filing date: 2009-04-06
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Abstract

【課題】主面側に第１素子が形成されてなる第１半導体基板と、主面側に第２素子が形成されてなる第２半導体基板とが、互いの前記主面側を対向するようにして、貼り合わされてなる半導体装置およびその製造方法であって、前記貼り合わせによって第１素子と第２素子が密封されると共に、３次元的に配置される前記第１素子と第２素子に対して確実な配線接続がされてなる半導体装置およびその製造方法を提供する。
【解決手段】第１半導体基板２０の裏面側から、該第１半導体基板２０を貫通して、第２半導体基板３０の主面側に形成された配線層Ｌ１，Ｌ２に達する貫通穴Ｔ１〜Ｔ４が形成され、側壁絶縁された貫通穴Ｔ１〜Ｔ４内に導電材４０が埋め込まれた取り出し配線層Ｖ１〜Ｖ４が形成されてなる半導体装置１００とする。
【選択図】図１

Description

本発明は、主面側に第１素子が形成されてなる第１半導体基板と、主面側に第２素子が形成されてなる第２半導体基板とが、互いの前記主面側を対向するようにして、貼り合わされてなる半導体装置およびその製造方法に関する。

半導体からなるベース基板の表層部に形成された各種の素子を保護するために、前記ベース基板の素子上に密封キャップが配置されてなる半導体装置およびその製造方法が、例えば、特開２００４−３３３１３３号公報（特許文献１）、米国特許第６，９３６，４９１号明細書（特許文献２）および米国特許第７，１５３，７１８号明細書（特許文献３）に開示されている。

図９（ａ），（ｂ）は、特許文献１に開示された半導体装置（慣性力センサ）を示す図で、図９（ａ）は、慣性力センサの平面図であり、図９（ｂ）は、図９（ａ）に示すＡ−Ａでの断面図である。なお、以下では便宜上、図９（ａ）及び図９（ｂ）における位置関係の左右方向を「横方向」といい、平面視でこれと垂直な方向を「縦方向」といっている。

図９（ａ）、（ｂ）に示す慣性力センサには、一体加工により、バネ１と、アンカー２と、梁３と、質量体４と、アイランド電極７ａ、７ｂと、枠１０とが一体形成されたデバイス層１１が設けられている。そして、デバイス層１１の下面と上面とには、それぞれ、下面基板１２と上面基板１３とが接合され、デバイス層１１は、両基板１２、１３により密封されている。

アイランド電極７ａは、可動電極５を外部に電気的に接続するためのもの（可動電極用電極部）であり、アイランド電極７ｂは、固定電極６を外部に電気的に接続するためのもの（固定電極用電極部）である。そして、各アイランド電極７ａ、７ｂの上面には、それぞれ、外部機器との電気接続のための電極パッド８が付設されている。なお、上面基板１３には、各電極パッド８と対応する位置にそれぞれ貫通穴９が設けられ、各電極パッド８は外部に露出している。図示していないが、各電極パッド８は、貫通穴９を通り抜けるワイヤボンディングを介して外部のＩＣ等に電気的に接続される。

図９（ａ）、（ｂ）に示す慣性力センサでは、アンカー２は下面基板１２に固定（接合）され、アイランド電極７ａ、７ｂ及び枠１０は、両基板１２、１３に固定（接合）されている。なお、バネ１、梁３及び質量体４は、いずれの基板１２、１３にも固定されていない。ここで、各梁３は、それぞれ対応するアンカー２によって支持され、質量体４は２つの梁３によって横方向に変位可能に支持されている。また、各バネ１は、それぞれ対応するアンカー２とアイランド電極７ａとを連結している。そして、アンカー２とアイランド電極７ａとは、対応するバネ１によって電気的に接続されている。

縦方向にみて、質量体４の両側には、それぞれ可動電極５が付設されている。他方、固定電極用の各アイランド電極７ｂには、それぞれ固定電極６が付設されている。そして、質量体４の両側では、それぞれ、可動電極５と固定電極６とが横方向に対向している。ここで、慣性力センサに横方向の慣性力が作用すると、該慣性力により質量体４が横方向に変位し、可動電極５と固定電極６との横方向の位置関係（間隔）が変化する。これに伴って、可動電極５と固定電極６との間の静電容量が変化するので、この静電容量変化により該慣性力センサに作用する慣性力を検出することができる。

尚、図９（ａ）、（ｂ）に示す慣性力センサにおいては、各アイランド電極７ａ、７ｂは、互いに電気的に絶縁されている。そして、質量体４に付設された可動電極５は、順に、梁３と、アンカー２と、ばね１とを介して可動電極用のアイランド電極７ａに電気的に接続されている。なお、アイランド電極７ａは、その上面の電極パッド８と、貫通穴９を通り抜けるワイヤボンディング（図示せず）とを介して、外部のＩＣ等に電気的に接続されている。他方、固定電極用の各アイランド電極７ｂに付設された固定電極６は、該各アイランド電極７ｂと、その上面の電極パッド８と、貫通穴９を通り抜けるワイヤボンディング（図示せず）とを介して、外部のＩＣ等に電気的に接続される。

特開２００４−３３３１３３号公報米国特許第６，９３６，４９１号明細書米国特許第７，１５３，７１８号明細書

図９（ａ），（ｂ）に示す半導体装置は、デバイス層１１に設けられた慣性力センサ素子を下面基板１２と上面基板１３で密封することにより保護しているが、下面基板１２と上面基板１３は、上記密封構造を形成するためだけに利用されており、基板の利用効率が悪い。従って、図９（ａ），（ｂ）に示す半導体装置においても、上記保護のための密封構造を確保できる範囲で下面基板１２や上面基板１３にも慣性力センサ素子を制御するための回路を形成し、基板を有効利用することが好ましい。

また、前述したように、図９（ａ）、（ｂ）に示す半導体装置においては、上面基板１３に形成された貫通穴９を介して、各アイランド電極７ａ、７ｂ上の電極パッド８にワイヤボンディングし、外部のＩＣ等に電気的接続を行っている。しかしながら、このワイヤボンディングを行うためには、ボンディングツールが上面基板１３と接触しないように大きな貫通穴９を形成する必要がある。このため、チップサイズが大きくなり、コスト的な問題がある。また、ボンディング後においても確実に絶縁性を確保することが困難で、上記した下面基板１２や上面基板１３にも回路形成する場合の複雑な３次元配線構造には対応することができない。

そこで本発明は、主面側に第１素子が形成されてなる第１半導体基板と、主面側に第２素子が形成されてなる第２半導体基板とが、互いの前記主面側を対向するようにして、貼り合わされてなる半導体装置およびその製造方法であって、前記貼り合わせによって第１素子と第２素子が密封されると共に、３次元的に配置される前記第１素子と第２素子に対して確実な配線接続がされてなる半導体装置およびその製造方法を提供することを目的としている。

請求項１に記載の半導体装置は、主面側に第１素子が形成されてなる第１半導体基板と、主面側に第２素子が形成されてなる第２半導体基板とが、互いの前記主面側を対向するようにして、貼り合わされてなる半導体装置であって、前記第１半導体基板の裏面側から、該第１半導体基板を貫通して、前記第２半導体基板の主面側に形成された配線層に達する貫通穴が形成され、側壁絶縁された前記貫通穴に導電材が埋め込まれた取り出し配線層が形成されてなることを特徴としている。

上記半導体装置は、主面側に第１素子が形成されてなる第１半導体基板と主面側に第２素子が形成されてなる第２半導体基板とが互いの前記主面側を対向するようにして貼り合わされた、３次元構成の半導体装置である。上記半導体装置においては、第１半導体基板および第２半導体基板共に、それぞれ第１素子と第２素子が形成されており、基板が有効利用されている。また、上記半導体装置においては、第１素子と第２素子が形成されたそれぞれの主面側を対向するようにして第１半導体基板と第２半導体基板が貼り合わされるため、第１素子と第２素子は貼り合わされた基板の内部に密封されて保護される構造にすることができる。

さらに、上記半導体装置においては、密封される上記第１素子と第２素子に電気接続する手段として、第１半導体基板の裏面側から該第１半導体基板を貫通して第２半導体基板の主面側に形成された配線層に達する貫通穴が形成され、側壁絶縁された前記貫通穴に導電材が埋め込まれた取り出し配線層が形成される。これによって、電気的な引き出し線として例えばワイヤボンディング等を利用する方法に較べて、より確実で安定的な電気接続が実現される。また、上記取り出し配線層による電気的な引き出し線構造は、上記第１素子と第２素子からなる密封された種々の複雑な３次元の配線構造に対しても後述する種々の対応が可能であり、配線設計の自由度が高く、配線設計が容易である。

以上のようにして、上記半導体装置は、主面側に第１素子が形成されてなる第１半導体基板と、主面側に第２素子が形成されてなる第２半導体基板とが、互いの前記主面側を対向するようにして、貼り合わされてなる半導体装置であって、前記貼り合わせによって第１素子と第２素子が密封されると共に、３次元的に配置される前記第１素子と第２素子に対して確実な配線接続がされてなる半導体装置とすることができる。

上記半導体装置は、例えば請求項２に記載のように、前記第１素子が、センサ素子であり、前記第２素子が、前記センサ素子の制御回路を構成する素子である構成とすることができる。これによって、センサ素子とその制御回路を構成する素子が貼り合わせ基板の内部に密封され保護された、３次元的な小型のセンサ装置を構成することができる。

例えば請求項３に記載のように、前記第１半導体基板が、埋め込み酸化膜を有するＳＯＩ基板からなり、前記センサ素子が、前記埋め込み酸化膜の一部を犠牲層エッチングすることにより変位可能に形成された可動電極と、前記可動電極と対向する固定電極とを有し、前記可動電極と前記固定電極の対向面間における空間を誘電体層とする静電容量が形成され、前記可動電極が印加される力学量に応じて前記対向面に対して垂直方向に変位し、前記可動電極と固定電極の間の距離変化に伴う前記静電容量の変化を測定して前記印加される力学量を検出する、力学量センサ素子である構成とする。

力学量センサ素子を構成する場合、上記のように力学量に応じた静電容量の変化を検出する変位可能な可動電極と固定電極を形成するに伴い、可動電極と固定電極の対向面間に空間が構成される。該空間が必要な力学量センサ素子であっても、上記した半導体装置の構成とすることで、該力学量センサ素子とその制御回路を確実に密封して保護し、小型の力学量センサ装置とすることができる。

上記請求項２に記載の半導体装置とは逆に、請求項４に記載のように、前記第２素子が、センサ素子であり、前記第１素子が、前記センサ素子の制御回路を構成する素子である構成としてもよい。

この場合には、例えば請求項５に記載のように、前記第２半導体基板が、埋め込み酸化膜を有するＳＯＩ基板からなり、前記センサ素子が、前記埋め込み酸化膜の一部を犠牲層エッチングすることにより変位可能に形成された可動電極と、前記可動電極と対向する固定電極とを有し、前記可動電極と前記固定電極の対向面間における空間を誘電体層とする静電容量が形成され、前記可動電極が印加される力学量に応じて前記対向面に対して垂直方向に変位し、前記可動電極と固定電極の間の距離変化に伴う前記静電容量の変化を測定して前記印加される力学量を検出する、力学量センサ素子である構成とする。

また、例えば請求項６に記載のように、前記半導体装置が、赤外線の発光素子と受光素子とで構成されるセンサ装置であり、前記センサ素子が、前記発光素子と前記受光素子の少なくとも一方である構成としてもよい。

あるいは、請求項７に記載のように、前記センサ素子が、イメージセンサ素子である構成としてもよい。

上記半導体装置は、例えば請求項８に記載のように、前記第２半導体基板の主面側に、異なる深さの配線層が形成されてなる場合には、該異なる深さの配線層に対して、それぞれ、前記取り出し配線層が形成されてなる構成とすることができる。該取り出し配線層は、例えば基板表面に形成された電極からの引き出し配線としてだけでなく、表面保護膜に覆われた内部の配線層からの引き出し配線としても利用することができる。

また、同じく前記第２半導体基板の主面側に、異なる深さの配線層が形成されてなる場合には、請求項９に記載のように、前記主面側の浅い配線層に部分的に掛かるようにして、前記主面側の深い配線層に達する前記貫通穴が形成され、前記異なる深さの配線層に共通接続する前記取り出し配線層が形成されてなる構成とすることもできる。該取り出し配線層は、引き出し配線としてだけでなく、異なる深さの配線層間の接続導体にもなっている。

上記半導体装置は、例えば請求項１０に記載のように、前記第１半導体基板の主面側に、第２の配線層が形成されてなる場合には、前記第１半導体基板の裏面側から、該第１半導体基板を貫通して、前記第２の配線層に達する第２の貫通穴が形成され、側壁絶縁された前記第２の貫通穴に導電材が埋め込まれた第２の取り出し配線層が形成されてなる構成とすることも可能である。該第２の取り出し配線層は、第１半導体基板の主面側に形成された第２の配線層からの引き出し配線として利用することができる。

また、同じく前記第１半導体基板の主面側に、第２の配線層が形成されてなる場合には、請求項１１に記載のように、前記第２の配線層に部分的に掛かるようにして、前記配線層に達する前記貫通穴が形成され、前記第２の配線層と前記配線層に共通接続する前記取り出し配線層が形成されてなる構成とすることもできる。該取り出し配線層は、引き出し配線としてだけでなく、第１半導体基板に形成された第２の配線層と第２半導体基板に形成された配線層間の接続導体にもなっている。

上記半導体装置における前記導電材は、例えば請求項１２に記載のように、金属または多結晶シリコンとすることができる。

また、上記半導体装置は、例えば請求項１３に記載のように、前記導電材が、前記第１半導体基板の裏面側の表面に露出するように形成されてなり、該導電材に接続するバンプが形成されてなる構成としてもよいし、請求項１４に記載のように、前記導電材が、前記第１半導体基板の裏面側の表面に露出するように形成されてなり、該導電材に、ワイヤがボンディングされてなる構成としてもよい。

請求項１５〜１９に記載の発明は、上記した半導体装置の製造方法に関する発明である。

請求項１５に記載の発明は、主面側に第１素子が形成されてなる第１半導体基板と、主面側に第２素子が形成されてなる第２半導体基板とが、互いの前記主面側を対向するようにして、貼り合わされてなり、前記第１半導体基板の裏面側から、該第１半導体基板を貫通して、前記第２半導体基板の主面側に形成された配線層に達する貫通穴が形成され、側壁絶縁された前記貫通穴に導電材が埋め込まれた取り出し配線層が形成されてなる半導体装置の製造方法であって、前記第１半導体基板を準備する第１半導体基板準備工程と、前記第２半導体基板を準備する第２半導体基板準備工程と、前記第１半導体基板と前記第２半導体基板を貼り合わせる基板貼り合わせ工程と、前記基板貼り合わせ工程の後において、エッチングにより前記貫通穴を形成する貫通穴形成工程と、前記貫通穴を側壁絶縁した後、該貫通穴に導電材を埋め込んで取り出し配線層を形成する取り出し配線層形成工程とを有してなることを特徴としている。

これによって、上述した半導体装置を製造することができる。尚、上記製造方法により製造される半導体装置の効果については上述したとおりであり、その説明は省略する。

尚、特に請求項１６に記載のように、前記半導体装置が、前記第２半導体基板の主面側に、異なる深さの配線層が形成されてなる半導体装置である場合には、異なる深さの各配線層をそれぞれエッチングストッパとして機能させ、前記貫通穴形成工程において、前記異なる深さの配線層に達するそれぞれの前記貫通穴を、同時形成することが好ましい。

同様に、請求項１７に記載のように、前記半導体装置が、前記第１半導体基板の主面側に、第２の配線層が形成されてなり、前記第１半導体基板の裏面側から、該第１半導体基板を貫通して、前記第２の配線層に達する第２の貫通穴が形成されてなる半導体装置である場合には、第１半導体基板に形成された第２の配線層と第２半導体基板に形成された配線層をそれぞれエッチングストッパとして機能させ、前記貫通穴形成工程において、前記第２の貫通穴と前記貫通穴を、同時形成することが好ましい。

これら同時形成によって、貫通穴形成工程が簡略化され、製造コストを低減することができる。

請求項１８に記載のように、上記半導体装置の製造方法における前記導電材は、前述したように、金属または多結晶シリコンとすることができる。

また、請求項１９に記載のように、前記導電材は、前記第１半導体基板の裏面側の表面に露出するように形成することが好ましい。これによって、該導電材に直接接続するバンプを形成したり、該導電材にワイヤを直接ボンディングしたりすることが可能となる。

本発明の半導体装置の一例を示す図で、半導体装置１００の模式的な断面図である。（ａ）〜（ｃ）は、それぞれ、図１の取り出し配線層Ｖ３によって共通接続される配線層Ｌ１ａ，Ｌ２ａのパターン形状の例を示した模式的な平面図である。（ａ）〜（ｃ）は、図１に示した半導体装置１００の製造方法の一例を示す図で、半導体装置１００の製造工程別の断面図である。（ａ），（ｂ）は、図１に示した半導体装置１００の製造方法の一例を示す図で、半導体装置１００の製造工程別の断面図である。図１に示した半導体装置１００の変形例で、半導体装置１００ａの模式的な断面図である。図１に示した半導体装置１００の別の変形例で、半導体装置１００ｂの模式的な断面図である。本発明に係る半導体装置の別の例で、半導体装置１００ｃの模式的な断面図である。取り出し配線層Ｖ１２を示す模式的な断面図で、（ａ）は、取り出し配線層Ｖ１２にバンプを形成しており、（ｂ）は、取り出し配線層Ｖ１２にワイヤＷをボンディングしている。（ａ），（ｂ）は、特許文献１に開示された半導体装置（慣性力センサ）を示す図で、（ａ）は、慣性力センサの平面図であり、（ｂ）は、（ａ）に示すＡ−Ａでの断面図である。

以下、本発明を実施するための最良の形態を、図に基づいて説明する。

図１は、本発明の半導体装置の一例を示す図で、半導体装置１００の模式的な断面図である。

図１に示す半導体装置１００は、主面Ｓ１側に第１素子が形成された第１半導体基板２０と、主面Ｓ２側に第２素子が形成された第２半導体基板３０とが、互いの主面Ｓ１，Ｓ２側を対向するようにして、図中に破線で示した貼り合わせ面で貼り合わされた半導体装置である。

半導体装置１００の第１半導体基板２０は、熱処理による半導体基板貼り合わせ技術によって製造された埋め込み酸化膜２２を有するＳＯＩ基板で、埋め込み酸化膜２２を挟んで、主面Ｓ１側がＳＯＩ層２１であり、裏面側が支持基板２３である。第１半導体基板２０の主面Ｓ１側に形成されている第１素子は、図９で説明した慣性力センサと同様の力学量センサ素子である。より詳細に説明すると、第１半導体基板２０に形成されている力学量センサ素子は、埋め込み酸化膜２２の一部を犠牲層エッチングすることにより変位可能に形成された可動電極Ｅ１と、可動電極Ｅ１と対向する固定電極Ｅ２とを有している。そして、可動電極Ｅ１と固定電極Ｅ２の対向面間における空間Ｋを誘電体層とする静電容量が形成されている。可動電極Ｅ１は、印加される力学量に応じて対向面に対して垂直方向（紙面の左右方向）に変位し、可動電極Ｅ１と固定電極Ｅ２の間の距離変化に伴う静電容量の変化を測定して、印加される力学量を検出するようになっている。

半導体装置１００の第２半導体基板３０も、熱処理による半導体基板貼り合わせ技術によって製造された埋め込み酸化膜３２を有するＳＯＩ基板で、埋め込み酸化膜３２を挟んで、主面Ｓ２側がＳＯＩ層３１であり、裏面側が支持基板３３である。第２半導体基板３０の主面Ｓ２側に形成されている第２素子は、第１半導体基板２０の主面Ｓ１側に形成されている力学量センサ素子の制御回路を構成する素子である。

図１に示す半導体装置１００においては、第１半導体基板２０の裏面側から、該第１半導体基板２０を貫通して、第２半導体基板３０の主面Ｓ２側に形成された配線層Ｌ１，Ｌ２に達する貫通穴Ｔ１〜Ｔ４が形成され、側壁絶縁された貫通穴Ｔ１〜Ｔ４内に導電材４０が埋め込まれた取り出し配線層Ｖ１〜Ｖ４が形成されている。該取り出し配線層Ｖ１〜Ｖ４は、第２半導体基板３０の主面Ｓ２側に形成されている配線層Ｌ１，Ｌ２からの引き出し配線となっている。

また、半導体装置１００においては、第１半導体基板２０の主面Ｓ１側にも、第２の配線層Ｌ３が形成されている。そして、貫通穴Ｔ１〜Ｔ４と同様に、第１半導体基板２０の裏面側から、該第１半導体基板２０を貫通して、第２の配線層Ｌ３に達する第２の貫通穴Ｔ５が形成され、側壁絶縁された第２の貫通穴Ｔ５内に導電材４０が埋め込まれた第２の取り出し配線層Ｖ５が形成されている。該第２の取り出し配線層Ｖ５は、第１半導体基板２０の主面側に形成された第２の配線層Ｌ３からの引き出し配線となっている。

尚、貫通穴Ｔ１〜Ｔ５に埋め込む導電材４０には、例えば、金属や多結晶シリコンを用いることができる。

図１に示す半導体装置１００は、主面Ｓ１側に第１素子（力学量センサ素子）が形成されてなる第１半導体基板２０と主面Ｓ２側に第２素子（力学量センサ素子の制御回路を構成する素子）が形成されてなる第２半導体基板３０とが互いの主面側Ｓ１，Ｓ２を対向するようにして貼り合わされた、３次元構成の半導体装置である。このように、半導体装置１００においては、第１半導体基板２０および第２半導体基板３０共に、それぞれ第１素子と第２素子が形成されており、半導体基板２０,３０が有効利用されている。また、半導体装置１００においては、第１素子と第２素子が形成されたそれぞれの主面Ｓ１，Ｓ２側を対向するようにして第１半導体基板２０と第２半導体基板３０が貼り合わされているため、第１素子と第２素子は貼り合わされた半導体基板２０,３０の内部に密封されて保護された構造になっている。

さらに、図１に示す半導体装置１００においては、密封される上記第１素子と第２素子に電気接続する手段として、第１半導体基板２０の裏面側から該第１半導体基板２０を貫通して第２半導体基板３０の主面側に形成された配線層Ｌ１，Ｌ２に達する貫通穴Ｔ１〜Ｔ４が形成され、側壁絶縁された該貫通穴Ｔ１〜Ｔ４内に導電材が埋め込まれた取り出し配線層Ｖ１〜Ｖ４が形成されている。これによって、電気的な引き出し線として例えばワイヤボンディング等を利用する方法に較べて、より確実で安定的な電気接続が実現される。また、上記取り出し配線層Ｖ１〜Ｖ４による電気的な引き出し線構造は、上記第１素子と第２素子からなる密封された種々の複雑な３次元の配線構造に対しても後述する種々の対応が可能であり、配線設計の自由度が高く、配線設計が容易である。

以上のようにして、図１に示す半導体装置１００は、主面Ｓ１側に第１素子が形成されてなる第１半導体基板２０と、主面Ｓ２側に第２素子が形成されてなる第２半導体基板３０とが、互いの主面Ｓ１，Ｓ２側を対向するようにして、貼り合わされてなる半導体装置であって、前記貼り合わせによって第１素子と第２素子が密封されると共に、３次元的に配置される第１素子と第２素子に対して確実な配線接続がされてなる半導体装置となっている。

次に、半導体装置１００における取り出し配線層Ｖ１〜Ｖ４について、より詳細に説明する。

図１の左側に示した取り出し配線層Ｖ１，Ｖ２は、第２半導体基板３０の主面Ｓ２側に形成されている深さの異なる配線層Ｌ１，Ｌ２に対して、それぞれ、接続されている。この取り出し配線層Ｖ１，Ｖ２のように、第１半導体基板２０の裏面側から該第１半導体基板２０を貫通して形成する取り出し配線層は、表面保護膜３４に覆われた内部の配線層Ｌ１，Ｌ２からの引き出し配線として利用することができる。尚、該取り出し配線層は、例えば半導体基板３０表面に形成された電極からの引き出し配線としても利用できることは言うまでもない。

また、図１の右側に示した取り出し配線層Ｖ３は、主面側の浅い配線層Ｌ２ａに部分的に掛かるようにして、主面側の深い配線層Ｌ１ａに達する貫通穴Ｔ３が形成され、異なる深さの配線層Ｌ１ａ，Ｌ２ａに共通接続するように形成されている。該取り出し配線層Ｖ３は、引き出し配線としてだけでなく、異なる深さの配線層Ｌ１ａ，Ｌ２ａ間の接続導体にもなっている。

図２（ａ）〜（ｃ）は、それぞれ、図１の取り出し配線層Ｖ３によって共通接続される配線層Ｌ１ａ，Ｌ２ａのパターン形状の例を示した模式的な平面図である。図２（ａ）〜（ｃ）においては、深い配線層Ｌ１ａのパターン形状を破線で示し、浅い配線層Ｌ２ａの平面パターン形状を実線で示している。

図２（ａ）の浅い配線層Ｌ２ａは、円形のリング状パターンである。図２（ｂ）の浅い配線層Ｌ２ａは、四角形のリング状パターンである。図２（ｃ）の浅い配線層Ｌ２ａは、田の字形状のパターンである。図２（ａ）〜（ｃ）に示す浅い配線層Ｌ２ａは、いずれも中央に穴Ｈを有しており、後述するように、浅い配線層Ｌ２ａに部分的に掛かるようにして該穴Ｈを貫通する貫通穴を形成して、異なる深さの配線層Ｌ１ａ，Ｌ２ａに共通接続する取り出し配線層Ｖ３を形成する。

また、図１の右側に示した取り出し配線層Ｖ３と同様に、その隣にある取り出し配線層Ｖ４は、第１半導体基板２０に形成されている第２の配線層Ｌ３ａに部分的に掛かるようにして、第２半導体基板３０に形成されている配線層Ｌ２ｂに達する貫通穴Ｔ４が形成され、第２の配線層Ｌ３ａと配線層Ｌ２ｂに共通接続するように形成されている。該取り出し配線層Ｖ４は、引き出し配線としてだけでなく、第１半導体基板２０に形成された第２の配線層Ｌ３ａと第２半導体基板に形成された配線層Ｌ２ｂ間の接続導体にもなっている。

次に、図１の半導体装置１００の製造方法について、簡単に説明する。

図３（ａ）〜（ｃ）と図４（ａ），（ｂ）は、図１に示した半導体装置１００の製造方法の一例を示す図で、半導体装置１００の製造工程別の断面図である。

最初に、図３（ａ）に示す第１半導体基板準備工程において、主面Ｓ１側に第１素子（力学量センサ素子）が形成されてなる第１半導体基板２０を準備する。

また、図３（ｂ）に示す第２半導体基板準備工程において、主面Ｓ２側に第２素子（力学量センサ素子の制御回路を構成する素子）が形成されてなる第２半導体基板３０を準備する。

次に、第２半導体基板３０を反転させ、図３（ｃ）に示す基板貼り合わせ工程において、互いの主面Ｓ１，Ｓ２側を対向するようにして、第１半導体基板２０と第２半導体基板３０を貼り合わせる。該貼り合わせは、例えば熱処理による半導体基板貼り合わせ技術であってもよいし、接着剤による貼り合わせであってもよい。

次に、図３（ｃ）で貼り合わせた基板全体を反転させて第１半導体基板２０の裏面側を上面にして配置する。次に、図４（ａ）に示す貫通穴形成工程おいて、第１半導体基板２０の裏面側から、該第１半導体基板２０を貫通して、第２半導体基板３０の主面側に形成された配線層Ｌ１，Ｌ２，Ｌ２ａ，Ｌ２ｂに達する貫通穴Ｔ１〜Ｔ４、および第１半導体基板２０の主面側に形成された第２の配線層Ｌ３に達する第２の貫通穴Ｔ５を、エッチングにより形成する。

図４（ａ）に示す貫通穴形成工程おいては、異なる深さにある各配線層Ｌ１〜Ｌ３をそれぞれエッチングストッパとして機能させ、貫通穴Ｔ１〜Ｔ５を、同時形成している。例えば異なる深さの配線層Ｌ１，Ｌ２に達する貫通穴Ｔ１，Ｔ２を別工程で形成しても良いが、上記のように同時形成することで、貫通穴形成工程が簡略化され、製造コストを低減することができる。尚、シリコン（Ｓｉ）部分のエッチングには、エッチングガスとしてＳＦ_６を用い、酸化シリコン（ＳｉＯ_２）部分のエッチングには、エッチングガスとしてＣＦ_４を用いて、これらエッチングガスを順次切り替えてエッチングする。また、エッチングガスとして、ＳＦ_６とＣＦ_４の混合ガスを用いるようにしてもよい。

次に、図４（ｂ）に示す取り出し配線層形成工程おいて、貫通穴Ｔ１〜Ｔ５を側壁絶縁した後、基板上に導電材４０を堆積し、貫通穴Ｔ１〜Ｔ５内に導電材４０を埋め込んで取り出し配線層Ｖ１〜Ｖ５を形成する。尚、貫通穴Ｔ１〜Ｔ５の側壁絶縁は、例えば基板を熱酸化してもよいし、貫通穴Ｔ１〜Ｔ５の側壁に絶縁膜を堆積するようにしてもよい。

最後に、基板上に堆積している導電材４０を研磨によって除去し、基板全体を反転させると、図１に示した半導体装置１００を得ることができる。

以上示したように、図１〜図４に例示した半導体装置１００およびその製造方法は、主面Ｓ１側に第１素子が形成されてなる第１半導体基板２０と、主面Ｓ２側に第２素子が形成されてなる第２半導体基板３０とが、互いの主面Ｓ１，Ｓ２側を対向するようにして、貼り合わされてなる半導体装置およびその製造方法であって、前記貼り合わせによって第１素子と第２素子が密封されると共に、３次元的に配置される前記第１素子と第２素子に対して確実な配線接続がされてなる半導体装置およびその製造方法となっている。

図５は、図１に示した半導体装置１００の変形例で、半導体装置１００ａの模式的な断面図である。

図１の半導体装置１００は、主面Ｓ１側に第１素子である力学量センサ素子が形成された第１半導体基板２０と、主面Ｓ２側に第２素子である力学量センサ素子の制御回路を構成する素子が形成された第２半導体基板３０とが、互いの主面Ｓ１，Ｓ２側を対向するようにして貼り合わされた半導体装置であった。そして、第１半導体基板２０の裏面側から該第１半導体基板２０を貫通して第２半導体基板３０の主面側に形成された配線層Ｌ１，Ｌ２に達する貫通穴Ｔ１〜Ｔ４が形成され、側壁絶縁された該貫通穴Ｔ１〜Ｔ４内に導電材が埋め込まれた取り出し配線層Ｖ１〜Ｖ４が形成されていた。

一方、図１の半導体装置１００とは逆に、図５に示す半導体装置１００ａは、主面Ｓ１側に第１素子である力学量センサ素子の制御回路を構成する素子が形成された第１半導体基板２０ａと、主面Ｓ２側に第２素子である力学量センサ素子が形成された第２半導体基板３０ａとが、互いの主面Ｓ１，Ｓ２側を対向するようにして貼り合わされた半導体装置である。そして、第１半導体基板２０ａの裏面側から該第１半導体基板２０ａを貫通して第２半導体基板３０ａの主面側に形成された配線層Ｌ４に達する貫通穴Ｔ６，Ｔ７が形成され、側壁絶縁された該貫通穴Ｔ６，Ｔ７内に導電材が埋め込まれた取り出し配線層Ｖ６，Ｖ７が形成されている。

図６は、図１に示した半導体装置１００の別の変形例で、半導体装置１００ｂの模式的な断面図である。

図１の半導体装置１００において、第１半導体基板２０の主面Ｓ１側に形成されている力学量センサ素子は、変位可能に形成された可動電極Ｅ１と、可動電極Ｅ１と対向する固定電極Ｅ２とを有していた。そして、可動電極Ｅ１と固定電極Ｅ２の対向面間における空間Ｋを誘電体層とする静電容量が形成され、可動電極Ｅ１が印加される力学量に応じて対向面に対して垂直方向（紙面の左右方向）に変位し、可動電極Ｅ１と固定電極Ｅ２の間の距離変化に伴う静電容量の変化を測定して、印加される力学量を検出するようになっていた。

図６に示す半導体装置１００ｂも、図１に示した半導体装置１００と同様に、主面Ｓ１側に第１素子である力学量センサ素子が形成された第１半導体基板２０ｂと、主面Ｓ２側に第２素子である力学量センサ素子の制御回路を構成する素子が形成された第２半導体基板３０ｂとが、互いの主面Ｓ１，Ｓ２側を対向するようにして貼り合わされた半導体装置である。また、第１半導体基板２０ｂの主面Ｓ１側に形成されている力学量センサ素子は、変位可能に形成された可動電極Ｅ１と、可動電極Ｅ１と対向する固定電極Ｅ２とを有している。一方、図６の半導体装置１００ｂにおいては、可動電極Ｅ１を間に挟んで、第１半導体基板２０ｂに大きな電極を構成する配線層Ｌ５が形成され、第２半導体基板３０ｂに大きな電極を構成する配線層Ｌ６が形成されている。そして、第１半導体基板２０ｂの裏面側から該第１半導体基板２０ｂを貫通して配線層Ｌ５，Ｌ６に達する貫通穴Ｔ８，Ｔ９が形成され、側壁絶縁された該貫通穴Ｔ８，Ｔ９内に導電材が埋め込まれた取り出し配線層Ｖ８，Ｖ９が形成されている。

図６に示す半導体装置１００ｂは、図１に示した半導体装置１００のように紙面の左右方向に印加される力学量を検出するだけでなく、配線層Ｌ５，Ｌ６と可動電極Ｅ１の組み合わせによって、紙面の上下方向に印加される力学量も検出することができる。

図５と図６に示す半導体装置１００ａ，１００ｂについても、図１に示した半導体装置１００と同様に、主面Ｓ１側に第１素子が形成されてなる第１半導体基板２０ａ，２０ｂと、主面Ｓ２側に第２素子が形成されてなる第２半導体基板３０ａ，３０ｂとが、互いの主面Ｓ１，Ｓ２側を対向するようにして、貼り合わされてなる半導体装置であって、前記貼り合わせによって第１素子と第２素子が密封されると共に、３次元的に配置される第１素子と第２素子に対して確実な配線接続がされてなる半導体装置となっている。

尚、以上に例示した半導体装置１００，１００ａ，１００ｂは、第１半導体基板または第２半導体基板のいずれか一方に力学量センサ素子が形成されており、もう一方に該力学量センサ素子の制御回路を構成する素子が形成されていた。しかしながら、上記した本発明の半導体装置およびその製造方法はこれに限らず、任意のセンサ素子とその制御回路を構成する素子の組み合わせであってよい。例えば、前記半導体装置が、赤外線の発光素子と受光素子とで構成されるセンサ装置であり、前記センサ素子が、前記発光素子と前記受光素子の少なくとも一方である構成としてもよい。さらには、センサ素子とその制御回路を構成する素子の組み合わせに限らず、第１半導体基板に形成される第１素子と第２半導体基板に形成される第２素子の任意の組み合わせであってもよい。

図７は、本発明に係る半導体装置の別の例で、半導体装置１００ｃの模式的な断面図である。

図７に示す半導体装置１００ｃは、主面Ｓ１側に第１素子であるイメージセンサ素子ＩＳが形成された第１半導体基板２０ｃと、主面Ｓ２側に第２素子である該イメージセンサ素子ＩＳの制御回路を構成する素子が形成された第２半導体基板３０ｃとが、互いの主面Ｓ１，Ｓ２側を対向するようにして貼り合わされた半導体装置である。第１半導体基板２０ｃには、イメージセンサ素子ＩＳに接続する電極を構成する配線層Ｌ７が形成されている。そして、第１半導体基板２０ｃの裏面側から該第１半導体基板２０ｃを貫通して配線層Ｌ７に達する貫通穴Ｔ１０と貫通穴Ｔ１１が形成され、側壁絶縁された該貫通穴Ｔ１０，Ｔ１１内に導電材が埋め込まれた取り出し配線層Ｖ１０，Ｖ１１が形成されている。尚、第２半導体基板３０ｃにおいて、イメージセンサ素子ＩＳの上方には貫通穴ＨＷが形成され、裏面の表面に貼り合わされたガラス基板からなる入射窓ＩＷを介して、光がイメージセンサ素子ＩＳに入射される。

図７に示す半導体装置１００ｃについても、図１に示した半導体装置１００と同様に、主面Ｓ１側に第１素子が形成されてなる第１半導体基板２０ｃと、主面Ｓ２側に第２素子が形成されてなる第２半導体基板３０ｃとが、互いの主面Ｓ１，Ｓ２側を対向するようにして、貼り合わされてなる半導体装置であって、前記貼り合わせによって第１素子と第２素子が密封されると共に、３次元的に配置される第１素子と第２素子に対して確実な配線接続がされてなる半導体装置となっている。

以上のように、本発明の半導体装置およびその製造方法は、任意のセンサ素子とその制御回路を構成する素子の組み合わせであってもよい。しかしながら、前述した力学量センサ素子を構成する場合には、特に好適である。力学量センサ素子を構成する場合には、力学量に応じた静電容量の変化を検出する変位可能な可動電極と固定電極を形成するに伴い、可動電極と固定電極の対向面間に空間Ｋが構成される。本発明の半導体装置およびその製造方法によれば、このように空間Ｋが必要な力学量センサ素子であっても、該力学量センサ素子とその制御回路を確実に密封して保護し、小型の力学量センサ装置とすることができる。

次に、上記した取り出し配線層Ｖ１〜Ｖ１１の細部についての具体例を説明する。

図８は、上記した取り出し配線層Ｖ１〜Ｖ１１と同様の取り出し配線層Ｖ１２を示す模式的な断面図である。図８（ａ）は、取り出し配線層Ｖ１２にバンプＢを形成しており、図８（ｂ）は、取り出し配線層Ｖ１２にワイヤＷをボンディングしている。尚、図８においては、上述した半導体装置１００，１００ａ〜１００ｃに対して、第１半導体基板２０ｄと第２半導体基板３０ｄを反転して示している。

図８に示す取り出し配線層Ｖ１２では、第１半導体基板２０ｄの裏面側から該第１半導体基板２０ｄを貫通して第２半導体基板３０ｄの主面側に形成された配線層Ｌ８に達する貫通穴Ｔ１２が形成され、第１半導体基板２０ｄを熱酸化して形成された側壁絶縁膜２４を介して、該貫通穴Ｔ１２内に導電材４０が埋め込まれている。尚、図６の配線層Ｌ８は、第１半導体基板２０ｄに形成されていてもよい。

図８の取り出し配線層Ｖ１において、導電材４０は、第１半導体基板２０ｄの裏面側の表面に露出するように形成されており、図８（ａ）では、該導電材４０に接続するバンプＢが形成されており、図８（ｂ）では、該導電材４０に、ワイヤＷがボンディングされている。このように、取り出し配線層となる導電材を第１半導体基板の裏面側の表面に露出するように形成されることで、該導電材に直接にバンプを形成したり、該導電材に直接ワイヤをボンディングしたりすることが可能となる。

以上示したように、上記した半導体装置およびその製造方法は、いずれも、主面側に第１素子が形成されてなる第１半導体基板と、主面側に第２素子が形成されてなる第２半導体基板とが、互いの前記主面側を対向するようにして、貼り合わされてなる半導体装置およびその製造方法であって、前記貼り合わせによって第１素子と第２素子が密封されると共に、３次元的に配置される前記第１素子と第２素子に対して確実な配線接続がされてなる半導体装置およびその製造方法となっている。

１００，１００ａ〜１００ｃ半導体装置
２０，２０ａ〜２０ｄ第１半導体基板
Ｓ１（第１半導体基板の）主面
３０，３０ａ〜３０ｄ第２半導体基板
Ｓ２（第２半導体基板の）主面
Ｌ１〜Ｌ８，Ｌ１ａ，Ｌ２ａ，Ｌ２ｂ，Ｌ３ａ配線層
Ｔ１〜Ｔ１２貫通穴
Ｖ１〜Ｖ１２取り出し配線層

Claims

主面側に第１素子が形成されてなる第１半導体基板と、主面側に第２素子が形成されてなる第２半導体基板とが、互いの前記主面側を対向するようにして、貼り合わされてなる半導体装置であって、
前記第１半導体基板の裏面側から、該第１半導体基板を貫通して、前記第２半導体基板の主面側に形成された配線層に達する貫通穴が形成され、
側壁絶縁された前記貫通穴に導電材が埋め込まれた取り出し配線層が形成されてなることを特徴とする半導体装置。
前記第１素子が、センサ素子であり、
前記第２素子が、前記センサ素子の制御回路を構成する素子であることを特徴とする請求項１に記載の半導体装置。
前記第１半導体基板が、埋め込み酸化膜を有するＳＯＩ基板からなり、
前記センサ素子が、
前記埋め込み酸化膜の一部を犠牲層エッチングすることにより変位可能に形成された可動電極と、前記可動電極と対向する固定電極とを有し、
前記可動電極と前記固定電極の対向面間における空間を誘電体層とする静電容量が形成され、
前記可動電極が印加される力学量に応じて前記対向面に対して垂直方向に変位し、
前記可動電極と固定電極の間の距離変化に伴う前記静電容量の変化を測定して前記印加される力学量を検出する、
力学量センサ素子であることを特徴とする請求項２に記載の半導体装置。
前記第２素子が、センサ素子であり、
前記第１素子が、前記センサ素子の制御回路を構成する素子であることを特徴とする請求項１に記載の半導体装置。
前記第２半導体基板が、埋め込み酸化膜を有するＳＯＩ基板からなり、
前記センサ素子が、
前記埋め込み酸化膜の一部を犠牲層エッチングすることにより変位可能に形成された可動電極と、前記可動電極と対向する固定電極とを有し、
前記可動電極と前記固定電極の対向面間における空間を誘電体層とする静電容量が形成され、
前記可動電極が印加される力学量に応じて前記対向面に対して垂直方向に変位し、
前記可動電極と固定電極の間の距離変化に伴う前記静電容量の変化を測定して前記印加される力学量を検出する、
力学量センサ素子であることを特徴とする請求項４に記載の半導体装置。
前記半導体装置が、赤外線の発光素子と受光素子とで構成されるセンサ装置であり、
前記センサ素子が、前記発光素子と前記受光素子の少なくとも一方であることを特徴とする請求項２または４に記載の半導体装置。
前記センサ素子が、イメージセンサ素子であることを特徴とする請求項２または４に記載の半導体装置。
前記第２半導体基板の主面側に、異なる深さの配線層が形成されてなり、
該異なる深さの配線層に対して、それぞれ、前記取り出し配線層が形成されてなることを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置。
前記第２半導体基板の主面側に、異なる深さの配線層が形成されてなり、
前記主面側の浅い配線層に部分的に掛かるようにして、前記主面側の深い配線層に達する前記貫通穴が形成され、
前記異なる深さの配線層に共通接続する前記取り出し配線層が形成されてなることを特徴とする請求項１乃至８のいずれか一項に記載の半導体装置。
前記第１半導体基板の主面側に、第２の配線層が形成されてなり、
前記第１半導体基板の裏面側から、該第１半導体基板を貫通して、前記第２の配線層に達する第２の貫通穴が形成され、
側壁絶縁された前記第２の貫通穴に導電材が埋め込まれた第２の取り出し配線層が形成されてなることを特徴とする請求項１乃至９のいずれか一項に記載の半導体装置。
前記第１半導体基板の主面側に、第２の配線層が形成されてなり、
前記第２の配線層に部分的に掛かるようにして、前記配線層に達する前記貫通穴が形成され、
前記第２の配線層と前記配線層に共通接続する前記取り出し配線層が形成されてなることを特徴とする請求項１乃至１０のいずれか一項に記載の半導体装置。
前記導電材が、金属または多結晶シリコンであることを特徴とする請求項１乃至１１のいずれか一項に記載の半導体装置。
前記導電材が、前記第１半導体基板の裏面側の表面に露出するように形成されてなり、
該導電材に接続するバンプが形成されてなることを特徴とする請求項１乃至１２のいずれか一項に記載の半導体装置。
前記導電材が、前記第１半導体基板の裏面側の表面に露出するように形成されてなり、
該導電材に、ワイヤがボンディングされてなることを特徴とする請求項１乃至１２のいずれか一項に記載の半導体装置。
主面側に第１素子が形成されてなる第１半導体基板と、主面側に第２素子が形成されてなる第２半導体基板とが、互いの前記主面側を対向するようにして、貼り合わされてなり、
前記第１半導体基板の裏面側から、該第１半導体基板を貫通して、前記第２半導体基板の主面側に形成された配線層に達する貫通穴が形成され、
側壁絶縁された前記貫通穴に導電材が埋め込まれた取り出し配線層が形成されてなる半導体装置の製造方法であって、
前記第１半導体基板を準備する第１半導体基板準備工程と、
前記第２半導体基板を準備する第２半導体基板準備工程と、
前記第１半導体基板と前記第２半導体基板を貼り合わせる基板貼り合わせ工程と、
前記基板貼り合わせ工程の後において、エッチングにより前記貫通穴を形成する貫通穴形成工程と、
前記貫通穴を側壁絶縁した後、該貫通穴に導電材を埋め込んで取り出し配線層を形成する取り出し配線層形成工程とを有してなることを特徴とする半導体装置の製造方法。
前記半導体装置が、
前記第２半導体基板の主面側に、異なる深さの配線層が形成されてなる半導体装置であって、
前記貫通穴形成工程において、
前記異なる深さの配線層に達するそれぞれの前記貫通穴を、同時形成することを特徴とする請求項１５に記載の半導体装置の製造方法。
前記半導体装置が、
前記第１半導体基板の主面側に、第２の配線層が形成されてなり、
前記第１半導体基板の裏面側から、該第１半導体基板を貫通して、前記第２の配線層に達する第２の貫通穴が形成されてなる半導体装置であって、
前記貫通穴形成工程において、
前記第２の貫通穴と前記貫通穴を、同時形成することを特徴とする請求項１５または１６に記載の半導体装置の製造方法。
前記導電材が、金属または多結晶シリコンであることを特徴とする請求項１５乃至１７のいずれか一項に記載の半導体装置の製造方法。
前記導電材を、前記第１半導体基板の裏面側の表面に露出するように形成することを特徴とする請求項１５乃至１８のいずれか一項に記載の半導体装置の製造方法。