CN102336389B - 微机电元件与电路芯片的整合装置及其制造方法 - Google Patents

Abstract

本发明公开一种微机电元件与电路芯片的整合装置及其制造方法。微机电元件与电路芯片的整合装置包含电路芯片、微机电感测元件、密封环及盖体。电路芯片包含基材及多个金属接合区，基材具有一设有电路区域的有源面，又多个金属接合区设于有源面上并电连接至该电路区域。微机电感测元件包含多个底座及至少一感测单元，多个底座与至少一该金属接合区相连接，至少一感测单元与多个底座弹性相连。该密封环围绕于该多个底座的外围，并与至少一金属接合区相连接。该盖体和该电路芯片的有源面相对，并与密封环相连接而形成一气密空间，以密闭该至少一感测单元及电路区域。

Description

微机电元件与电路芯片的整合装置及其制造方法

技术领域

本发明涉及微机电(Microelectromechanical Systems；MEMS)感测装置，且特别是涉及一种将微机电感测元件与集成电路芯片垂直堆叠的整合装置及其制作方法。

背景技术

近年来，由于微机电感测装置(MEMS Sensor)大量应用于消费性电子产品(例如MEMS麦克风应用于手机或MEMS加速度计应用于互动输入式游戏产品)，使得微机电感测装置需具备优势的竞争力(例如小的产品体积或低的制造成本)，才能顺利进入消费性电子产品的市场。此外，一些微机电惯性感测元件(例如加速度计、角速度计、振荡器等)需要一气密空间，才能维持感测的灵敏度。因此，微机电感测装置的尺寸大小及是否具备良好的气密性，已成为产品竞争力的重要指标。

在传统上，微机电感测装置需分别制作微机电元件与集成电路芯片，然后以焊线(wire bond)的方式将两者整合成的感测系统，设置在一个封装体内而形成SIP(System-in Package)。但这样的整合方式的成本较高且整体封装体的使用面积也较大，为了降低制作成本与整体封装体的使用面积，业界开始寻求将微机电元件与集成电路整合于同一芯片的方法。

将微机电元件与集成电路整合的方法，可分成平面整合及垂直整合二大类。举例而言，平面整合的方式，可将微机电元件与集成电路整合在同一硅基板上。例如利用半导体CMOS的制作工艺技术在同一芯片的硅基板上同时制作出微机电元件与集成电路。另一方面，为减少整体感测装置的面积，可利用垂直整合的方式，将微机电元件垂直堆叠在集成电路上，并形成一气密空间，以确保MEMS惯性感测元件(例如加速度计、角速度计、振荡器等)在操作时，能维持感测的灵敏度。

请参照图1，显示了US 7,104,129号的美国专利案中所揭示的一种垂直整合微机电装置10。如第1图所示，该垂直整合微机电装置10主要包含由上盖12、外框架13以及集成电路芯片11所构成的气密空间14。微机电感测元件16设置于该气密空间14内且连接到外该外框架13。其微机电感测元件16所感测到的电性信号，通过位于外围的外框架13下的电性接触垫17，再传达至集成电路芯片11。

虽然此种垂直整合微机电装置10利用垂直堆叠的方式，故减少整体装置的面积，但因其微机电感测元件16只能连接到位于外围的外框架13上，而无法连接到其它位置，从而限制了该垂直整合微机电装置10的应用范围。另一方面，此种垂直整合微机电装置10在其外框架13及其上盖12之间，设置一层绝缘层15。因此，该垂直整合微机电装置10并无电磁防护的功能，造成该垂直整合微机电装置10内的感测信号易受到外界电磁波的干扰。此外，此种垂直整合微机电装置10虽然揭露了从微机电感测元件16到集成电路芯片11的电性连结方式(first level interconnection)，但并无揭露从集成电路芯片11到外部的电性连结(second level interconnection)方式，因此该装置只能减少有限的面积。

在制作工艺中(详请参见US 7,104,129的说明书)，要形成上盖12的晶片与要形成微机电感测元件16的晶片结合及/或贴附时，若上述该两晶片结合时未能精确的对准，则将会造成形成上盖12的晶片、形成微机电感测元件16的晶片与集成电路芯片11的晶片内的构件之间产生累积的对准误差。因此可能造成微机电感测元件16的晶片与集成电路芯片11的晶片上的构件的受力不平均问题，并降低最终垂直整合微机电装置10的制造良率。

综上，需要有更佳的垂直整合微机电装置结构及制作工艺以彻底解决上述应用范围小、易受电磁波的干扰、整体装置面积过大及良率不佳等问题。

发明内容

为解决上述问题，本发明一实施例揭示一种微机电元件与电路芯片的整合装置，其包含一电路芯片、一微机电感测元件、一密封环及一盖体。该电路芯片包含一基材及多个金属接合区，该基材具有一设有电路区域的有源面，又该多个金属接合区设于该有源面上并电连接至该电路区域。该微机电感测元件包含多个底座及至少一感测单元，该多个底座与至少一该金属接合区相连接，该至少一感测单元与该多个底座弹性相连。该密封环围绕于该多个底座的外围，并与至少一该金属接合区相连接。该盖体和该电路芯片的有源面相对，并与该密封环相连接而形成一气密空间，以密闭该至少一感测单元及该电路区域。

本发明一实施例揭示一种微机电元件与电路芯片的整合装置的制造方法，包含步骤如下：

提供一绝缘层覆硅晶片，其中该绝缘层覆硅晶片包含依序堆叠的一元件层、一绝缘层及一处理层；

蚀刻该元件层至该绝缘层以形成一围绕于四周的外环部、至少一感测单元、多个底座及多个支撑座；

在该外环部形成穿过该绝缘层的至少一个孔洞，并填入导电材料，以形成导电通柱；

将上述具有蚀刻图案的元件层与一电路芯片结合，其中该外环部、多个底座及多个支撑座与该电路芯片的多个金属接合区相连接；

将位于该外环部内侧的该绝缘层及该处理层去除；以及

固定一导电盖体至该外环部上方的处理层的端面，以形成密闭该至少一感测单元及该电路芯片的有源面的一空间。

本发明另一实施例揭示一种微机电元件与电路芯片的整合装置的制造方法，包含步骤如下：

提供一绝缘层覆硅晶片，其中该绝缘层覆硅晶片包含依序堆叠的一元件层、一绝缘层及一处理层；

自该元件层蚀刻且穿过该绝缘层以形成多个环状沟槽及位于该多个环状沟槽中间的多个柱体；

在各该柱体中间及该多个柱体的外围的该元件层形成穿过绝缘层的多个第一孔洞，并填入导电材料；

蚀刻该元件层至该绝缘层以形成一围绕于四周的外环部、至少一感测单元、多个底座及多个支撑座，其中该多个柱体的部分分别位于该多个支撑座内；

将上述具有蚀刻图案的元件层与一电路芯片结合，其中该外环部及多个支撑座与该电路芯片的多个金属接合区相连接；

在该处理层形成多个第二孔洞，并通过该多个第二孔洞将该多个支撑座中间的该绝缘层去除；

覆盖一隔绝层于该处理层的表面以形成密闭该至少一感测单元及该电路芯片的有源面的一气密空间。

上文已经概略地叙述本揭露的技术特征，以使下文的本揭露详细描述得以获得较佳了解。构成本揭露的权利要求标的的其它技术特征将描述于下文。本揭露所属技术领域中具有通常知识者应可了解，下文揭示的概念与特定实施例可作为基础而相当轻易地予以修改或设计其它结构或制作工艺而实现与本揭露相同的目的。本揭露所属技术领域中具有通常知识者也应可了解，这类等效的建构并无法脱离后附的权利要求所提出的本揭露的精神和范围。

附图说明

图1是美国专利案US 7,104,129号的剖面示意图；

图2为本发明一实施例的微机电元件与电路芯片的整合装置的剖视图；

图3为本发明一实施例的微机电元件与电路芯片的整合装置的剖视图；

图4A为本发明一实施例的微机电元件与电路芯片的整合装置的剖视图；

图4B为图4A中沿A-A剖面线的剖视图；

图4C为图4A中沿B-B剖面线的剖视图；

图5为本发明一实施例的微机电元件与电路芯片的整合装置的剖视图；

图6为本发明一实施例的微机电元件与电路芯片的整合装置的剖视图；

图7A为本发明一实施例的微机电元件与电路芯片的整合装置的剖视图；

图7B为图7A中沿C-C剖面线的剖视图；

图8为本发明一实施例的微机电元件与电路芯片的整合装置的剖视图；

图9至图23是本发明一实施例的整合装置的制造步骤的示意图；

图24至图27是本发明一实施例的整合装置的制造步骤的示意图；以及

图28是本发明一实施例的整合装置的制造步骤的流程图。

主要元件符号说明

10垂直整合微机电装置

11集成电路芯片

12上盖

13外框架

14气密空间

15绝缘层

16微机电感测元件

17电性接触垫

20、30、40、50、60、70、80整合装置

21、31、41、51、61、81、91电路芯片

22、42、密封环

23、43、53、73盖体

24导电接合材料

26锡球

27、47、57、77、87、97微机电感测元件

28、48气密空间

35金属导线

101绝缘层覆硅晶片

210基材

211电路区域

212金属接合区

213第一垂直金属柱

214第二垂直金属柱

215连接线路

216焊垫

217绝缘材料

218有源面

221、434导电通柱

222、435绝缘层

223、423绝缘材料

224、225硅材料层

271、471感测单元

272弹簧

273、473底座

316焊垫

425第一硅材料层

431、531、隔绝层

432焊垫

433第二硅材料层

434导电通柱

436孔隙

439间隙

474、574、774、874支撑座

738第二环状绝缘墙

1011、1011′处理层

1012绝缘层

1013元件层

1014沟槽

1015柱体

1016绝缘材料

1017孔洞

101a沟槽

101b、101d凹部

101c开口

4331基部

4332岛状部

4741、5741、7741、8741第一硅材料层

4742、8742绝缘材料

7743、8743第一环状绝缘墙

具体实施方式

本发明众实施例揭示一种微机电元件与电路芯片的整合装置，其是利用绝缘层覆硅芯片(silicon on insulator；SOI)及晶片至晶片(wafer to wafer)制作工艺，如此可以简化制作工艺并垂直结合微机电元件与电路芯片，而形成多接点整合装置。亦即，微机电元件与电路芯片间电连接的接点因结构改良不仅较多，且可以弹性布置，同时也解决现有技术中接点对准要求过高而造成良率不佳的问题。此外，实施例中整合装置的上盖可以阻绝电磁波的干扰，故能避免微机电元件与电路芯片的信号被影响而产生失真，亦即增加整合装置的信号稳定度。

图2例示本发明一实施例的微机电元件与电路芯片的整合装置的剖视图。一种微机电元件与电路芯片的整合装置20包含一电路芯片21、一微机电感测元件27、一密封环22及一盖体23。该电路芯片21包含一基材210及多个金属接合区212，该基材210具有一设有电路区域211的有源面218，又该多个金属接合区212设于该有源面218上并电连接至该电路区域211。该多个金属接合区212通过多个第一垂直金属柱213，分别与至少一连接线路215电性相连。又部分该连接线路215分别通过一第二垂直金属柱214，与至少一焊垫216电性相连。又该焊垫216表面设置一锡球26，该锡球26作为该整合装置20外部接点，亦即与另一电路板(图未示)或外部系统电路进行信号传输。此外，各该垂直金属柱214和该基材210间以一绝缘材料217隔离。

该微机电感测元件27包含多个底座273及至少一个感测单元271，又该多个底座273分别与至少一该金属接合区212相连接。该至少一个感测单元271分别与该多个底座273弹性相连，本实施例以多个弹簧272弹性相连一该至少一感测单元271与该多个底座273，然本发明的弹性连接方式并不受实施例中弹簧的限制，也可以通过其他弹性元件而形成弹性连接。

该密封环22围绕于该多个底座273的外围，并与至少一该金属接合区212相连接。该多个底座273可依设计需求设置于电路芯片21的有源面218的中央或四周，并与至少一该金属接合区212相连接。该盖体23和该电路芯片21的有源面218相对，并与该密封环22相连接而形成一气密空间28，以密闭该至少一感测单元271及该电路区域211，从而密封保护该多个精细的电路区域或感测结构。

该密封环22由一绝缘层覆硅芯片(SOI)蚀刻形成，其包括一绝缘层222、夹设该绝缘层222的两硅材料层(224、225)及多个贯穿该绝缘层222的导电通柱221。又在已填入该导电通柱221的盲孔内，可以再填入一绝缘材料223至开口处，然也可以将在已填入该导电通柱221的盲孔完全填满。通过该导电通柱221，该两硅材料层(224、225)就电性相连，亦即金属或导电材料的该盖体23通过该密封环22、该导电通柱221及该导电接合材料24电连接至一该金属接合区212，又该金属接合区212可以和该电路区域211中接地线路相连接(图未示)。由于该盖体23是导电材料，因此与该接地线路连接后，会形成良好的抗电磁干扰的遮蔽。故能避免该微机电元件27与该电路芯片21的信号被影响而产生失真，亦即增加该整合装置20的信号稳定度。

图3例示本发明一实施例的微机电元件与电路芯片的整合装置的剖视图。与图2相比较，图3中整合装置30的该电路芯片31的有源面218外围另设置多个焊垫316。该电路区域可通过该连接线路215、该多个垂直金属柱213与该多个焊垫316电连接。通过多个金属导线35，该多个焊垫316可以电连接至另一电路板(图未示)或外部系统电路以进行信号传输。此外，该多个焊垫316也可通过该多个垂直金属柱213及该连接线路215，和该盖体23电性相连，且可经由该金属导线35共同连接至外部的接地。

图4A例示本发明一实施例的微机电元件与电路芯片的整合装置的剖视图。一种微机电元件与电路芯片的整合装置40包含一电路芯片41、一微机电感测元件47、一密封环42及一盖体43。

该微机电感测元件47包含多个底座473、多个支撑座474及一感测单元471，又该多个底座473及该多个支撑座474分别与至少一该金属接合区212相连接。该感测单元471分别与该多个底座473或该多个支撑座474弹性相连，本实施例以多个弹簧272弹性相连一该感测单元471与该多个底座473。该多个支撑座474其包含一第一硅材料层4741，各该支撑座474中有填充绝缘材料4742的孔隙。

该盖体43包含一绝缘层435、一第二硅材料层433、一隔绝层431及多个贯穿该绝缘层435的导电通柱434。该导电通柱434电连接该一第一硅材料层4741及该一第二硅材料层433，又该第一硅材料层4741及该第二硅材料层433夹设该绝缘层435。该隔绝层431设于该第二硅材料层433的上表面，从而形成一绝缘保护层，并可封闭该第二硅材料层433中的孔隙436及间隙439的开口。该隔绝层431中有设有多个焊垫432，又作为与外部的接点的多个锡球26固定于该多个焊垫432。此外，该导电通柱434也可贯穿该绝缘层435、该第一硅材料层4741及该第二硅材料层433且与该多个焊垫432及该多个金属接合区212连接。

当该导电通柱434贯穿该绝缘层435、该第一硅材料层4741及该第二硅材料层433后，可以将多个弹簧272弹性相连一该感测单元471与该多个支撑座474，以形成更佳的电性连结。

该密封环42围绕于该电路芯片41的边缘，并与至少一该金属接合区212相连接。该盖体43和该电路芯片21的有源面218相对，并与该密封环42相连接而形成一气密空间48，以密闭该感测单元471及该电路区域211，从而密封保护该多个精细的电路或感测结构。该密封环42包括一第一硅材料层425及填充于该第一硅材料层425中孔隙的绝缘材料423。又该盖体43的导电通柱434贯穿该绝缘层435且电连接该第二硅材料层433及该密封环42的第一硅材料层425，因此该盖体43的该第二硅材料层433就能和该密封环42下方的该金属接合区212电性相连。当该金属接合区212与接地线路相连接，则该盖体43的该第二硅材料层433就能形成防电磁干扰的遮蔽。

图4B例示图4A中沿A-A剖面线的剖视图。该盖体43的该第二硅材料层433包含一基部4331及多个岛状部4332，且该多个岛状部4332与该基部4331间有间隙439而电性绝缘。该基部4331中间有多个孔隙436，其用于蚀刻制作工艺中提供蚀刻液流动的管道。再参见图4A，可清楚得知图左边的锡球26可通过该岛状部4332、该导电通柱434及该支撑座474(详细电导通路径见图中标号)，和该电路芯片41内的一该电路区域211相连接。又图右边的锡球26可通过该岛状部4332、该导电通柱434及该支撑座474(详细电导通路径见图中标号)，和该电路芯片41内的线路连接至该盖体43的该第二硅材料层433。

图4C例示图4A中沿B-B剖面线的剖视图。该第一硅材料层425围绕于该电路芯片41的边缘，四角隅中有孔隙填充该绝缘材料423。又中央为该微机电感测元件47(图简化为一方块)，可以是加速度计、角速度计、振荡器等。该微机电感测元件47设有多个该支撑座474，各该支撑座474中央也有绝缘材料4742填充孔隙。

图5例示本发明一实施例的微机电元件与电路芯片的整合装置的剖视图。一种微机电元件与电路芯片的整合装置50包含一电路芯片51、一微机电感测元件57、一密封环42及一盖体53。

该微机电感测元件57包含多个底座473、多个支撑座574及一感测单元471，又该多个底座473及该多个支撑座574分别与至少一该金属接合区212相连接。在本实施例中，该多个支撑座574包含一第一硅材料层5741。相比较于图4A，该多个支撑座574和上方该盖体53的该岛状部4332之间，因该绝缘层435而无法电性导通，且也未通过下方的该金属接合区212，而能和该电路芯片51内的电路区域211相互电连接。

该盖体53包含一绝缘层435、一第二硅材料层433、一隔绝层531及多个贯穿该绝缘层435的导电通柱434。该导电通柱434电连接该一第一硅材料层425及该一第二硅材料层433，又该第一硅材料层425及该第二硅材料层433夹设该绝缘层435。该隔绝层531设于该第二硅材料层433的上表面，从而形成一绝缘保护层，并可封闭该第二硅材料层433中的孔隙436及间隙439的开口，以形成一气密结构层。与图2类似，该电路芯片51内的电路区域211或与该盖体53电性相连的接地线路，均通过该多个锡球26和外部的电路板或系统电路相互电连接。

图6例示本发明一实施例的微机电元件与电路芯片的整合装置的剖视图。一种微机电元件与电路芯片的整合装置60包含一电路芯片61、一微机电感测元件57、一密封环42及一盖体53。与图5相较，图6中整合装置60的该电路芯片61的有源面218外围另设置多个焊垫316。通过多个金属导线35，该多个焊垫316可以电连接至另一电路板或外部系统电路以进行信号传输。该多个焊垫316通过该多个垂直金属柱213及该连接线路215，和该盖体53电性相连，且可经由该金属导线35共同连接至外部的接地。

图7A例示本发明一实施例的微机电元件与电路芯片的整合装置的剖视图。一种微机电元件与电路芯片的整合装置70包含一电路芯片41、一微机电感测元件77、一密封环42及一盖体73。

该微机电感测元件77包含多个底座473、多个支撑座774及一感测单元471，又该多个底座473及该多个支撑座774分别与至少一该金属接合区212相连接。该感测单元471分别与该多个底座473弹性相连，本实施例以多个弹簧272弹性相连一该感测单元471与该多个底座473。该多个支撑座774包含一第一硅材料层7741，各该支撑座774中有填充绝缘材料4742的孔隙。又各该支撑座774的第一硅材料层7741内有一环状的第一环状绝缘墙7743，该环状绝缘墙7743围绕中央的该绝缘材料4742或该导电通柱434。

该盖体73包含一绝缘层435、一第二硅材料层433、一隔绝层431、多个环状的第二环状绝缘墙738及多个贯穿该绝缘层435的导电通柱434。该导电通柱434电连接该一第一硅材料层7741及该一第二硅材料层433，又该第一硅材料层7741及该第二硅材料层433夹设该绝缘层435。该隔绝层431设于该第二硅材料层433的上表面，从而形成一绝缘保护层，并可封闭该第二硅材料层433中的孔隙436的开口，以形成一气密结构层。该环状的第二环状绝缘墙738与下方环状的第一环状绝缘墙7743相对应，但中间以该绝缘层435间隔。该隔绝层431中有设有多个焊垫432，又作为与外部的接点的多个锡球26固定于该多个焊垫432。此外，该导电通柱434也可贯穿该绝缘层435、该第一硅材料层7741及该第二硅材料层433且与该多个焊垫432及该多个金属接合区212连接，以达成更佳的电性连结。

当该导电通柱434贯穿该绝缘层435、该第一硅材料层7741及该第二硅材料层433后，可以将多个弹簧272弹性相连该感测单元471与该多个支撑座774，以形成更佳的电性连结(图未示)。

该密封环42围绕于该电路芯片41的边缘，并与至少一该金属接合区212相连接。该盖体43和该电路芯片21的有源面218相对，并与该密封环42相连接而形成一气密空间48，以密闭该感测单元471及该电路区域211，从而密封保护该多个精细的电路或该感测结构。该密封环42包括一第一硅材料层425及填充于该第一硅材料层425中孔隙的绝缘材料423。又该盖体43的导电通柱434贯穿该绝缘层435且电连接该第二硅材料层433及该密封环42的第一硅材料层425，因此该盖体43的该第二硅材料层433就能和该密封环42下方的该金属接合区212电性相连。当该金属接合区212与接地线路相连接(图未示)，则该盖体43的该第二硅材料层433就能形成防电磁干扰的遮蔽。

图7B例示图7A中沿C-C剖面线的剖视图。该盖体43的该第二硅材料层433包含一基部4331及多个岛状部4332，且该多个岛状部4332与该基部4331间有环状的第二环状绝缘墙738而电性绝缘。该基部4331中间有多个孔隙436，其用于蚀刻制作工艺中提供蚀刻液流动的管道。再参见图7A，可清楚得知图左边的锡球26可通过该岛状部4332、该导电通柱434及该支撑座474(详细电导通路径见图中标号)，和该电路芯片41内的一该电路区域211电性相连接。又图右边的锡球26可通过该岛状部4332、该导电通柱434及该支撑座774(详细电导通路径见图中标号)，和该电路芯片41内的线路连接至该盖体43的该第二硅材料层433。相比较于图4B中空隙439，图7B中实施例以该第二环状绝缘墙738将该该岛状部4332与该基部4331隔绝。

图8例示本发明一实施例的微机电元件与电路芯片的整合装置的剖视图。一种微机电元件与电路芯片的整合装置80包含一电路芯片81、一微机电感测元件87、一密封环42及一盖体73。

该微机电感测元件87包含多个底座473、多个支撑座874及一感测单元471，又该多个底座473及该多个支撑座874分别与至少一该金属接合区212相连接。该多个支撑座874包含一第一硅材料层8741，各该支撑座874中有填充绝缘材料8742的孔隙。又各该支撑座874的第一硅材料层8741有一环状的第一环状绝缘墙8743，该环状绝缘墙8743围绕中央的该绝缘材料8742或该导电通柱434。该第一环状绝缘墙8743和该密封环42的该第一硅材料层425相连接。相较于图7A，该密封环42和该支撑座774间以一空间隔开。

该盖体73包含一绝缘层435、一第二硅材料层433、一隔绝层431、多个环状的第二环状绝缘墙738及多个贯穿该绝缘层435的导电通柱434。该导电通柱434电连接该一第一硅材料层8741及该一第二硅材料层433，又该第一硅材料层8741及该第二硅材料层433夹设该绝缘层435。该隔绝层431设于该第二硅材料层433的上表面，从而形成一绝缘保护层，并可封闭该第二硅材料层433中的孔隙436的开口，以形成一气密结构层。该环状的第二环状绝缘墙738与下方环状的第一环状绝缘墙8743相对应，但中间以该绝缘层435间隔。该隔绝层431中有设有多个焊垫432，又作为与外部的接点的多个锡球26固定于该多个焊垫432。此外，该导电通柱434也可贯穿该绝缘层435、该第一硅材料层8741及该第二硅材料层433且与该多个焊垫432及该多个金属接合区212连接，以达成更佳的电性连结。

图9至图24是本发明一实施例的整合装置的制造步骤的示意图。如图9所示，提供一绝缘层覆硅晶片(SOI Wafer)101，其中该绝缘层覆硅晶片101包含依序堆叠的一元件层1013、一绝缘层1012及一处理层1011。在该元件层1013的表面形成或蚀刻多个呈环状的沟槽1014，在各该沟槽1014中有一柱体1015，如图10所示。

如图11所示，在该多个呈环状的沟槽1014内填入绝缘材料1016，例如：二氧化硅粉末。然后在该多个柱体1015中及预定形成密封环的位置处形成或蚀刻多个孔洞1017，如图12所示。如图13所示，在各该孔洞1017中形成一导电通柱434，该导电通柱434的材料可以是多晶硅(poly-silicon)，其高度超过该绝缘层1012。如图14所示，在于各该孔洞1017内填入绝缘材料423，并与洞口齐平，例如：二氧化硅粉末。

如图15所示，在各该柱体1015的顶部的外侧形成沟槽101a，该沟槽101a中间的凸出部分预定作为支撑座的底部。又该元件层1013的中央有一凹部101b，预定继续形成微机电感测元件，此步骤可以蚀刻步骤完成。

如图16所示，该凹部101b及该沟槽101a继续蚀刻就形成一微机电感测元件77，其包含多个底座473、多个支撑座774及一感测单元471。该沟槽101a继续蚀刻同时也形成密封环42。

如图17所示，将图16中已形成该微机电感测元件77及该密封环42的绝缘层覆硅晶片固定于一电路芯片41的有源面218上，本实施例利用导电接合材料24将该电路芯片41上的金属接合区212和该底座473或该支撑座774结合。本实施例采晶片至晶片(wafer-to-wafer)的制作工艺，因此相当适合量产。再将处理层1011的厚度薄化以利后续制作工艺，如图18所示。

如图19所示，蚀刻或图案化该薄化的处理层1011′，如此可得到图7中第二硅材料层433。该第二硅材料层433包含一基部4331及多个岛状部4332，且该多个岛状部4332与该基部4331间有环状的第二环状绝缘墙738而电性绝缘。该第二环状绝缘墙738即为前述该绝缘材料1016存在于该第二硅材料层433中的部分，又该第一环状绝缘墙7743为前述该绝缘材料1016存在于该第一硅材料层7741中的部分。

参见图20，该基部4331中间有多个孔隙436，该孔隙436可用于蚀刻制作工艺中提供蚀刻液流动的管道。亦即蚀刻液可由上方的开口进入该多个孔隙436内内，并将孔隙436底部的绝缘层1012(参见图19)去除，以及该多个底座473及该感测单元471上方的绝缘层1012也一并去除。

如图21所示，在该第二硅材料层433的上表面形成一电性绝缘的隔绝层431，以封闭该第二硅材料层433中的孔隙436的外侧开口，如此该密封环42内就能形成一气密空间48。

如图22及图23所示，形成多个开口101c于隔绝层431，并于该多个开口101c内分别形成或沉积金属的一焊垫432，如此就已完成图7A中整合装置70的结构(除锡球26外)。

图24至图26是本发明一实施例的整合装置的制造步骤的示意图，该多个附图是对应类似图2中整合装置20的相关制造步骤。相较图17及图18，图24也是采用采晶片至晶片的制作工艺，但不同的是结构中无预先形成的第一环状绝缘墙7743第二环状绝缘墙738。该本图中已形成该微机电感测元件97及部分该密封环的绝缘层覆硅晶片固定于一电路芯片91的有源面218上，本实施例是利用导电接合材料24将该底座273及硅材料层225的底部与该电路芯片41上金属接合区212接合。

如图24所示，蚀刻该薄化的处理层1011′以形成如图25所示中央的凹部101d，该绝缘层1012外露于该凹部101d的底面。再蚀刻或去除大部分的该绝缘层1012，但该密封环92内该绝缘层1012的部分仍保留，参见图26。

如图27所示，将一盖体23固定于该密封环92上的硅材料层224上，该盖体23也采类似晶片至晶片的制作工艺与该硅材料层224结合。

图28是本发明一实施例的整合装置的制造步骤的流程图。为能了解该流程图中所载的元件或结构，故以标号对应前述实施例中相关元件或结构，但并不以标号限制本发明的内容，故仅是利于对照前述说明而能参考了解。此外，此流程图是归纳及整合前述各步骤而绘制，但并不限制本发明的各种制作工艺步骤的变化。

如步骤100所示，决定整合装置中是否要有环状绝缘墙738、7743。若决定不要有环状绝缘墙738、7743则跳至步骤111，执行蚀刻SOI晶片形成孔洞1017并填入导电通柱434的步骤内容。并在孔洞1017内再填入绝缘材料423，如步骤112所示。

若决定要有环状绝缘墙738、7743则跳至步骤121，执行蚀刻SOI晶片形成环状沟槽1014的步骤内容。并在环状沟槽1014内再填入绝缘材料1016，如步骤122所示。又步骤123和124和前述步骤111及112相同，兹不在此赘述。

完成步骤112或124后，再执行步骤131，接着蚀刻SOI晶片的元件层表面以形成支撑座774或底座473的底部。再蚀刻SOI晶片的元件层形成感测元件471、支撑座774或底座473，如步骤132所示。采晶片至晶片的制作工艺，将上述具有蚀刻图案的SOI晶片和一电路芯片41结合。执行薄化SOI晶片的处理层，如步骤134。以蚀刻去除SOI晶片的薄化后的部分处理层，如步骤135所示。然后以蚀刻移除SOI晶片的部分绝缘层，如步骤135所示。

至此要决定是否结合一金属盖体23，如步骤140所示。若选择要结合一金属盖体23，则跳至步骤151。若选择不要结合一金属盖体23，则跳至步骤141，执行沉积隔绝层431于SOI晶片的处理层表面。然后在隔绝层431上形成开口101c，并沉积多个金属焊垫432于开口101c内。

本揭露的技术内容及技术特点已揭示如上，然而熟悉本项技术的人士仍可能基于本揭露的教示及揭示而作种种不背离本揭露精神的替换及修饰。因此，本揭露的保护范围应不限于实施例所揭示者，而应包括各种不背离本揭露的替换及修饰，并为以下的权利要求所涵盖。

Claims (30)

1.一种微机电元件与电路芯片的整合装置，包含：

电路芯片，包含：

基材，具有一设有电路区域的有源面；及

多个金属接合区，设于该有源面上，并电连接至该电路区域；

微机电感测元件，包含：

多个底座，与至少一该金属接合区相连接；

多个支撑座，包含第一硅材料层；

至少一感测单元，与该多个底座弹性相连；及

密封环，围绕于该多个底座的外围，并与至少一该金属接合区相连接；以及

盖体，和该电路芯片的有源面相对，并与该密封环相连接而形成一气密空间，以密闭该至少一感测单元及该电路区域，

其中该盖体包含绝缘层、第二硅材料层、及多个贯穿该绝缘层的导电通柱，该导电通柱电连接该第一硅材料层及该第二硅材料层，又该第一硅材料层及该第二硅材料层夹设该绝缘层。

2.根据权利要求1所述的微机电元件与电路芯片的整合装置，其中该多个支撑座与至少一该金属接合区相连接。

3.根据权利要求2所述的微机电元件与电路芯片的整合装置，其中该多个支撑座、该多个底座或该密封环通过一导电接合材料与该多个金属接合区相连接。

4.根据权利要求1所述的微机电元件与电路芯片的整合装置，其中该电路芯片另包含多个连接线路及多个焊垫，又该多个连接线路分别连接一该金属接合区及一该焊垫。

5.根据权利要求4所述的微机电元件与电路芯片的整合装置，其中该多个焊垫位于该有源面上及该密封环的外侧。

6.根据权利要求4所述的微机电元件与电路芯片的整合装置，其中该多个焊垫位于该基材上相对于该有源面的一无源面上。

7.根据权利要求1所述的微机电元件与电路芯片的整合装置，其中该密封环包括第一硅材料层。

8.根据权利要求7所述的微机电元件与电路芯片的整合装置，其中该盖体另包含一隔绝层覆盖于该第二硅材料层上相对于该绝缘层的表面。

9.根据权利要求2所述的微机电元件与电路芯片的整合装置，其中该第二硅材料层包含基部及多个岛状部，该多个岛状部与该基部电性绝缘，且该多个岛状部通过该绝缘层分别与该多个支撑座相连接。

10.根据权利要求9所述的微机电元件与电路芯片的整合装置，其另包含该多个岛状部与该基部之间的多个环状间隙或多个第一环状绝缘墙。

11.根据权利要求9所述的微机电元件与电路芯片的整合装置，其中该第二硅材料层另包含多个通孔及气密隔绝层，又该气密隔绝层遮住各该通孔的一端开口。

12.根据权利要求11所述的微机电元件与电路芯片的整合装置，其另包含分别设于该气密隔绝层开口内及该岛状部之上的多个焊垫，该多个焊垫分别通过一该岛状部、一该导电通柱及一该支撑座连接至该电路区域。

13.根据权利要求10所述的微机电元件与电路芯片的整合装置，其中该多个支撑座及该密封环间以间隙或绝缘材料隔开。

14.根据权利要求13所述的微机电元件与电路芯片的整合装置，其中该绝缘材料环绕各该支撑座形成一第二环状绝缘墙，又各该第二环状绝缘墙贯穿该第一硅材料层。

15.根据权利要求13所述的微机电元件与电路芯片的整合装置，其中该多个支撑座及该密封环间以间隙隔开，且各该支撑座内埋设有一第二环状绝缘墙，又各该第二环状绝缘墙贯穿该第一硅材料层。

16.根据权利要求14或15所述的微机电元件与电路芯片的整合装置，其中各该支撑座与一该岛状部对准，且该第一环状绝缘墙及该第二环状绝缘墙也对准。

17.根据权利要求12所述的微机电元件与电路芯片的整合装置，其中该导电通柱贯穿该绝缘层、该第一硅材料层及该第二硅材料层且与该多个焊垫及该多个金属接合区电连接。

18.根据权利要求17所述的微机电元件与电路芯片的整合装置，其中该至少一感测单元与该多个支撑座弹性相连。

19.一种微机电元件与电路芯片的整合装置的制造方法，包含：

提供一绝缘层覆硅晶片，其中该绝缘层覆硅晶片包含依序堆叠的元件层、绝缘层及处理层；

蚀刻该元件层至该绝缘层以形成一围绕于四周的外环部、至少一感测单元、多个底座及多个支撑座；

在该外环部形成穿过该绝缘层的至少一个孔洞，并填入导电材料，以形成导电通柱；

将上述具有蚀刻图案的元件层与一电路芯片结合，其中该外环部、多个底座及多个支撑座与该电路芯片的多个金属接合区相连接；

将位于该外环部内侧的该绝缘层及该处理层去除；以及

固定一导电盖体至该外环部上方的处理层的端面，以形成密闭该至少一感测单元及该电路芯片的有源面的一空间。

20.根据权利要求19所述的制造方法，其中该多个支撑座或该外环部通过一导电接合材料与该多个金属接合区相结合。

21.根据权利要求19所述的制造方法，其另包含于该外环部的该孔洞内填入导电材料后，再填入绝缘材料的步骤。

22.根据权利要求20所述的制造方法，其另包含于该外环部内侧的该绝缘层及该处理层去除前，薄化该处理层厚度的步骤。

23.根据权利要求20所述的制造方法，其另包含蚀刻该元件层表面以形成支撑座或底座的底部的步骤。

24.一种微机电元件与电路芯片的整合装置的制造方法，包含：

提供一绝缘层覆硅晶片，其中该绝缘层覆硅晶片包含依序堆叠的一元件层、一绝缘层及一处理层；

自该元件层蚀刻且穿过该绝缘层以形成多个环状沟槽及位于该多个环状沟槽中间的多个柱体；

在各该柱体中间及该多个柱体的外围的该元件层形成穿过绝缘层的多个第一孔洞，并填入导电材料；

蚀刻该元件层至该绝缘层以形成一围绕于四周的外环部、至少一感测单元、多个底座及多个支撑座，其中该多个柱体的部分分别位于该多个支撑座内；

将上述具有蚀刻图案的元件层与一电路芯片结合，其中该外环部、该多个底座及多个支撑座与该电路芯片的多个金属接合区相连接；

在该处理层形成多个第二孔洞，并通过该多个第二孔洞将支撑座、多个底座及该至少一感测单元上方的该绝缘层去除；

覆盖一隔绝层于该处理层的表面以形成密闭该至少一感测单元及该电路芯片的有源面的一气密空间。

25.根据权利要求24所述的制造方法，其另包含于该隔绝层对准该多个支撑座之处形成多个通孔，并在该多个通孔内形成多个焊垫的步骤。

26.根据权利要求24所述的制造方法，其另包含于该多个环状沟槽填入绝缘材料的步骤。

27.根据权利要求26所述的制造方法，其中各该支撑座内部包含填入该绝缘材料的一该环状沟槽。

28.根据权利要求24所述的制造方法，其另包含于该处理层形成该多个第二孔洞前，薄化该处理层厚度的步骤。

29.根据权利要求24所述的制造方法，其另包含蚀刻该元件层表面以形成支撑座的底部或底座的底部的步骤。

30.根据权利要求24所述的制造方法，其另包含于该第一孔洞内填入导电材料后，再填入绝缘材料的步骤。

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