JP2010080729A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】占有面積の増大を抑制したＮＡＮＤ型フラッシュメモリの不揮発性半導体記憶装置を提供する。
【解決手段】メモリストリングＭＳは、各々のメモリブロックＭＢ毎に、カラム方向にｍ列配列されている。ワード線導電層３１ａ〜３１ｄは、ｎ層積層されている。ワード接続層５１は、カラム方向に配列され、ワード線導電層３１ａ〜３１ｄのロウ方向の一端近傍へと片側から延びるように形成され、ワード線導電層３１ａ〜３１ｄにコンタクトプラグ５１１を介して接続され，（数式１）の関係を満たす。ｍ≧ｎ・・・（数式１）
【選択図】図１１

Description

本発明は、電気的にデータの書き換えが可能な不揮発性半導体記憶装置に関する。

ＮＡＮＤ型フラッシュメモリのビット密度向上にあっては、微細化技術が限界に近づいてきたことから、メモリセルの積層化が期待されている。そのひとつとして、縦型トランジスタを用いてメモリセルを構成した積層型のＮＡＮＤ型フラッシュメモリが提案されている（例えば、特許文献１参照）。ここで、特許文献１に記載の技術を用いた場合、積層するほどコンタクトゲート（ＣＧ）の数や、選択ゲート（ＳＧ）の数が増え、周辺回路面積は増大してしまう。

そこで、異なるメモリストリングのコンタクトゲートを同電位にすることで、独立に駆動しなければならないコンタクトゲートの数を実質的に減らす技術が開示されている（例えば、特許文献２）。よって、特許文献１及び特許文献２に開示の技術を組み合わせれば、メモリセルを積層型に構成したとしても、駆動すべきコンタクトゲート数の増大を抑制することが可能である。しかしながら、駆動すべき選択ゲートが増大する問題には、対応することができない。
特開２００７−２６６１４３号公報 特許第３１０７６９３号公報

本発明は、占有面積を縮小した不揮発性半導体記憶装置を提供する。

本発明の一態様に係る不揮発性半導体記憶装置は、直列接続された複数のメモリセルを含む複数のメモリストリングを有し且つ基板に平行な第１領域毎に設けられた複数のメモリブロック、及び同層に形成され且つ前記基板に平行な第１方向に延びる複数の配線層を備える不揮発性半導体記憶装置であって、各々の前記メモリブロックは、前記第１領域に亘って前記基板に対して平行に広がると共に積層方向にｎ層形成され且つ複数の前記メモリストリングで共有される第１導電層と、積層方向に延びると共に前記第１導電層を貫通するように形成され且つ各々の前記メモリストリング毎に設けられる第１半導体層と、前記第１導電層と前記第１半導体層との間に形成され且つ電荷を蓄積可能に構成された電荷蓄積層とを備え、前記メモリストリングは、前記第１半導体層、前記第１導電層の一部、及び前記電荷蓄積層にて構成され、且つ各々の前記メモリブロック毎に、前記積層方向及び前記第１方向に直交する第２方向にｍ列配列され、前記配線層は、前記第２方向に配列され、前記第１導電層の前記第１方向の一端近傍へと片側から延びるように形成され、且つ前記第１導電層にコンタクトプラグを介して接続され、以下に示す（式１）の関係を満たすことを特徴とする。

また、本発明の一態様に係る不揮発性半導体記憶装置は、直列接続された複数のメモリセルを含む複数のメモリストリングを有し且つ基板に平行な第１領域毎に設けられた複数のメモリブロック、及び同層に形成され且つ前記基板に平行な第１方向に延びる複数の配線層を備える不揮発性半導体記憶装置であって、各々の前記メモリブロックは、前記第１領域に亘って前記基板に対して平行に広がると共に積層方向にｎ層形成され且つ複数の前記メモリストリングで共有される第１導電層と、積層方向に延びると共に前記第１導電層を貫通するように形成され且つ各々の前記メモリストリング毎に設けられる第１半導体層と、前記第１導電層と前記第１半導体層との間に形成され且つ電荷を蓄積可能に構成された電荷蓄積層とを備え、前記メモリストリングは、前記第１半導体層、前記第１導電層の一部、及び前記電荷蓄積層にて構成され、且つ各々の前記メモリブロック毎に、前記積層方向及び前記第１方向に直交する第２方向にｍ列配列され、前記配線層は、前記第２方向に配列され、前記第１導電層の前記第１方向の両端近傍へと両側から延びるように形成され、且つ前記第１導電層にコンタクトプラグを介して接続され、以下に示す（式２）の関係を満たすことを特徴とする。

また、本発明の一態様に係る不揮発性半導体記憶装置は、直列接続された複数のメモリセルを含む複数のメモリストリングを有し且つ基板に平行な第１領域毎に設けられた複数のメモリブロック、及び同層に形成され且つ前記基板に平行な第１方向に延びる複数の配線層を備える不揮発性半導体記憶装置であって、各々の前記メモリブロックは、前記第１領域にて前記第１方向に延びる複数の突出部を有して櫛歯状に形成されると共に積層方向にｎ層形成され且つ複数の前記メモリストリングで共有される第１導電層と、前記第１領域にて前記第１方向に延びる複数の突出部を有して櫛歯状に形成されると共に積層方向にｎ層形成され且つ複数の前記メモリストリングで共有され、当該突出部を前記第１導電層の突出部の間に位置するように形成された第２導電層と、前記第１導電層を貫通するように形成され且つ前記メモリストリング毎に設けられた第１半導体層と、前記第２導電層を貫通するように形成され且つ前記メモリストリング毎に設けられた第２半導体層と、前記第１半導体層の底部及び前記第２半導体層の底部を連結するように形成された第３半導体層と、前記第１導電層と前記第１半導体層との間及び前記第２導電層と前記第２半導体層との間に形成され且つ電荷を蓄積可能に構成された電荷蓄積層とを備え、前記メモリストリングは、前記第１導電層、前記第２導電層、前記第１半導体層、前記第２半導体層、前記第３半導体層、及び前記電荷蓄積層にて構成され、且つ各々の前記メモリブロック毎に、前記積層方向及び前記第１方向に直交する第２方向にｍ列配列され、前記配線層は、前記第２方向に配列され、前記第１導電層及び前記第２導電層の両端近傍へと両側から延びるように形成され、且つ前記第１導電層又は前記第２導電層にコンタクトプラグを介して接続され、以下に示す（式３）の関係を満たすことを特徴とする。

本発明は、占有面積を縮小した不揮発性半導体記憶装置を提供することが可能となる。

以下、図面を参照して、本発明に係る不揮発性半導体記憶装置の実施形態について説明する。

［第１実施形態］
（第１実施形態に係る不揮発性半導体記憶装置１０の概略構成）
先ず、図１を参照して、第１実施形態に係る不揮発性半導体記憶装置１０の概略構成について説明する。図１は、第１実施形態に係る不揮発性半導体記憶装置１０の回路図である。

図１に示すように、第１実施形態に係る不揮発性半導体記憶装置１０は、メモリトランジスタ領域ＡＲ１、及びその周辺に設けられた周辺領域ＡＲ２を有する。メモリトランジスタ領域ＡＲ１は、電気的に書き換え可能なメモリトランジスタＭＴｒ１〜ＭＴｒ４（メモリセル）を有する領域である。周辺領域ＡＲ２は、メモリトランジスタＭＴｒ１〜ＭＴｒ４等へ与える電圧を制御する各種制御回路を有する領域である。

メモリトランジスタ領域ＡＲ１は、ｎ行、４列のメモリストリングＭＳを有する複数のメモリブロックＭＢを備える。メモリストリングＭＳは、図２に示すように、４つの電気的に書き換え可能なメモリトランジスタＭＴｒ１〜ＭＴｒ４が直列接続された構成を有する。メモリストリングＭＳの一端、及び他端には、ソース側選択トランジスタＳＳＴｒ、及びドレイン側選択トランジスタＳＤＴｒが設けられている。ソース側選択トランジスタＳＳＴｒ、及びドレイン側選択トランジスタＳＤＴｒは、メモリストリングＭＳの導通を制御する。メモリトランジスタＭＴｒ１〜ＭＴｒ４の制御ゲートは、ワード線ＷＬ１〜ＷＬ４に接続されている。ソース側選択トランジスタＳＳＴｒの制御ゲートは、ソース側選択ゲート線ＳＧＳに接続されている。ドレイン側選択トランジスタＳＤＴｒの制御ゲートは、ドレイン側選択ゲート線ＳＧＤに接続されている。

メモリトランジスタ領域ＡＲ１は、図３に示すように、複数のメモリブロックＭＢにて構成されている。メモリブロックＭＢは、所定方向に一列にｎ個並ぶように配列されている。１つのメモリブロックＭＢに対応して、１つのローデコーダ回路１７０ａ、１７０ｂが設けられている。ローデコーダ回路１７０ａ、１７０ｂの詳しい構成については、後述する。

また、第１実施形態において、図３に示すように、ワード線ＷＬ１〜ＷＬ４は、１つのメモリブロックＭＢにおいてカラム方向（後述）に隣接する４つのメモリストリングＭＳにて共有されている。換言すると、ワード線ＷＬ１〜ＷＬ４は、１つのメモリブロックＭＢにおいてカラム方向に隣接する４つのメモリストリングＭＳをまとめている。なお、ワード線ＷＬ１〜ＷＬ４は、各メモリブロックＭＢに対応するローデコーダ回路１７０ａ、１７０ｂへ接続されている。

ここで、図４を参照して、メモリトランジスタ領域ＡＲ１の積層構造の概略を説明する。図４は、メモリトランジスタ領域ＡＲ１の積層構造を示す概略図である。

図４に示すように、メモリトランジスタ領域ＡＲ１において、基板Ｂａ上に複数のメモリブロックＭＢが配列されている。換言すると、メモリブロックＭＢは、所定領域毎に形成されている。なお、メモリブロックＭＢの上層には、メモリブロックＭＢへと繋がる配線が形成されている（図示略）。配線に係る詳細は、後述する。

図４に示すように、メモリブロックＭＢは、積層方向に延びる複数のメモリストリングＭＳを有する。

メモリストリングＭＳは、各メモリブロックＭＢにおいて、ロウ及びカラム方向にマトリクス状に配列されている。メモリストリングＭＳは、ロウ方向（カラム方向）からみて、「Ｉ字」状に形成されている。第１実施形態に係るメモリストリングＭＳは、１つのメモリブロックＭＢにつき、ロウ方向に「ｎ行」、カラム方向に「４列」設けられている。ここで、ロウ方向は、後述するドレイン側選択ゲート線ＳＧＤ１〜ＳＧＤ４が延びる方向（積層方向に直交する方向）であり、カラム方向は、ビット線ＢＬ１〜ＢＬｎ（積層方向及びロウ方向に直交する方向）が延びる方向である。

メモリブロックＭＢは、複数のメモリストリングＭＳで共有される４層のワード線ＷＬ１〜ＷＬ４、各メモリストリングＭＳ毎に設けられる柱状半導体ＣＬ０、及び電荷蓄積層を有する。

ワード線ＷＬ１〜ＷＬ４は、基板Ｂａに対して平行に２次元的に所定領域に広がる。即ち、該所定領域中の各メモリストリングＭＳのメモリトランジスタＭＴｒ１のゲートの全てがワード線ＷＬ１に共通接続されている。また、各メモリストリングＭＳのメモリトランジスタＭＴｒ２のゲートの全てがワード線ＷＬ２に共通接続されている。また、各メモリストリングＭＳのメモリトランジスタＭＴｒ３のゲートの全てがワード線ＷＬ３に共通接続されている。また、各メモリストリングＭＳのメモリトランジスタＭＴｒ４のゲートの全てがワード線ＷＬ４に共通接続されている。

柱状半導体ＣＬ０は、積層方向に延びるように形成されている。柱状半導体ＣＬ０は、ワード線ＷＬ１〜ＷＬ４を貫通するように形成されている。柱状半導体ＣＬ０は、基板ＢａのＰ−ｗｅｌｌ領域Ｂａ１に形成されたｎ＋領域の上に形成されている。

電荷蓄積層は、ワード線ＷＬ１〜ＷＬ４と柱状半導体ＣＬ０との間に形成されている。電荷蓄積層は、電荷を蓄積可能に構成されている。

メモリトランジスタＭＴｒ１〜ＭＴｒ４は、ワード線ＷＬ１〜ＷＬ４、柱状半導体ＣＬ０、及び電荷蓄積層にて構成されている。

また、メモリブロックＭＢは、メモリストリングＭＳの一端に直列接続された複数のソース側選択トランジスタＳＳＴｒを有する。メモリブロックＭＢは、基板Ｂａに対して平行に広がるソース側選択ゲート線ＳＧＳ、及びソース側選択トランジスタＳＳＴｒ毎に設けられた柱状半導体ＣＬ１を有する。

ソース側選択ゲート線ＳＧＳは、基板Ｂａに対して平行に２次元的に所定領域に形成されている、柱状半導体ＣＬ１は、柱状半導体ＣＬ０から下方へと延びるように形成されている。柱状半導体ＣＬ１は、ロウ方向及びカラム方向にマトリクス状に形成されている。柱状半導体ＣＬ１は、ソース側選択ゲート線ＳＧＳを貫通するように形成されている。

ソース側選択トランジスタＳＳＴｒは、ソース側選択ゲート線ＳＧＳ、柱状半導体ＣＬ１、及びそれらの間に形成されたソース側ゲート絶縁層にて構成されている。

さらに、メモリブロックＭＢは、メモリストリングＭＳの他端に直列接続された複数のドレイン側選択トランジスタＳＤＴｒを有する。メモリブロックＭＢは、ドレイン側選択ゲート線ＳＧＤ１〜ＳＧＤ４、及び柱状半導体ＣＬ２を有する。

ドレイン側選択ゲート線ＳＧＤ１〜ＳＧＤ４は、カラム方向に並びロウ方向に延びるように形成されている。柱状半導体ＣＬ２は、柱状半導体ＣＬ０から上方へと延びるように形成されている。柱状半導体ＣＬ２は、ロウ方向及びカラム方向にマトリクス状に形成されている。柱状半導体ＣＬ２は、ドレイン側選択ゲート線ＳＧＤ１〜ＳＧＤ４を貫通するように形成されている。

ドレイン側選択トランジスタＳＤＴｒは、ドレイン側選択ゲート線ＳＧＤ１〜ＳＧＤ４、柱状半導体ＣＬ２、及びそれらの間に形成されたドレイン側ゲート絶縁層にて構成されている。

再び、図１を参照して、周辺領域ＡＲ２について説明する。周辺領域ＡＲ２は、ワード線駆動回路１１０、選択ゲート線駆動回路１２０、アドレスデコーダ回路１３０、昇圧回路１４０Ａ〜１４０Ｃ、センスアンプ回路１５０、ソース線駆動回路１６０、第１ロウデコーダ回路１７０ａ、第２ロウデコーダ回路１７０ｂ、及びシーケンサ２００を有する。

ワード線駆動回路１１０は、ワード線ＷＬ１〜ＷＬ４を駆動するための電圧Ｖ_ＣＧ１〜Ｖ_ＣＧ４を転送する。選択ゲート線駆動回路１２０は、ソース側選択ゲート線ＳＧＳを駆動するための電圧Ｖ_ＳＧＳを転送する。また、選択ゲート線駆動回路１２０は、ドレイン側選択ゲート線ＳＧＤ１〜ＳＧＤ４を駆動するための電圧Ｖ_ＳＧＤ１〜Ｖ_ＳＧＤ４を転送する。また、選択ゲート線駆動回路１２０は、ドレイン側選択ゲート線ＳＧＤ１〜ＳＧＤ４及びソース側選択ゲート線ＳＧＳを非駆動するための電圧Ｖ_{ＳＧＯＦＦ}を転送する。アドレスデコーダ１３０は、ブロックアドレスを指定するための電圧Ｖ_ＢＡＤを出力する。

昇圧回路１４０Ａは、基準電圧から昇圧させた電圧を、ワード線駆動回路１１０に転送する。昇圧回路１４０Ｂは、基準電圧から昇圧させた電圧Ｖ_ＲＤＥＣを、第１及び第２ロウデコーダ回路１７０ａ、１７０ｂに転送する。昇圧回路１４０Ｃは、基準電圧から昇圧させた電圧Ｖ_ＥＲＡを、ソース線駆動回路１６０に転送する。

センスアンプ回路１５０は、ビット線ＢＬ１〜ＢＬ＜ｊ＞〜ＢＬ＜ｎ＞の電圧Ｖ_{ＢＬ＜１＞}〜Ｖ_{ＢＬ＜ｊ＞}〜Ｖ_{ＢＬ＜ｎ＞}に基づき、データを読み出す。ソース線駆動回路１６０は、ソース線ＳＬを駆動するための電圧Ｖ_ＳＬを転送する。

第１、第２ロウデコーダ回路１７０ａ、１７０ｂは、一つのメモリブロックＭＢに対して、各々一つ設けられている。第１ロウデコーダ回路１７０ａは、メモリブロックＭＢのロウ方向一端側に設けられている。第２ロウデコーダ回路１７０ｂは、メモリブロックＭＢのロウ方向他端側に設けられている。第１ロウデコーダ回路１７０ａは、電圧Ｖ_ＢＡＤに基づき、選択的にメモリトランジスタＭＴｒ１〜ＭＴｒ４のゲートに電圧Ｖ_{ＣＧ１＜ｉ＞}〜Ｖ_{ＣＧ４＜ｉ＞}を印加する。第２ロウデコーダ回路１７０ｂは、電圧Ｖ_ＢＡＤに基づき、選択的にソース側選択トランジスタＳＳＴｒのゲートに電圧Ｖ_{ＳＧＳ＜ｉ＞}を印加する。また、第２ロウデコーダ回路１７０ｂは、電圧Ｖ_ＢＡＤに基づき、選択的にドレイン側選択ゲート線ＳＧＤ１〜ＳＧＤ４に接続されたドレイン側選択トランジスタＳＤＴｒのゲートに電圧Ｖ_{ＳＧＤ１＜ｉ＞〜}Ｖ_{ＳＧＤ４＜ｉ＞}を印加する。

第１ロウデコーダ回路１７０ａは、電圧変換回路１７１ａ、及び第１転送トランジスタ１７２ａ〜１７５ａを有する。電圧変換回路１７１ａは、受け付けた電圧Ｖ_ＲＤＥＣを変換して電圧Ｖ_{ＳＥＬＬ＜ｉ＞}を生成し、第１転送トランジスタ１７２ａ〜１７５ａのゲートに出力する。第１転送トランジスタ１７２ａ〜１７５ａは、ワード線駆動回路１１０と各ワード線ＷＬ１〜ＷＬ４との間に接続されている。第１転送トランジスタ１７２ａ〜１７５ａは、電圧Ｖ_ＣＧ１〜Ｖ_ＣＧ４、Ｖ_{ＳＥＬＬ＜ｉ＞}に基づき、ワード線ＷＬ１〜ＷＬ４に電圧Ｖ_{ＣＧ１＜１＞}〜Ｖ_{ＣＧ４＜ｉ＞}を転送する。

第２ロウデコーダ回路１７０ｂは、電圧変換回路１７１ｂ、第２転送トランジスタ転送トランジスタ１７２ｂ〜１７６ｂ、及び第３転送トランジスタ１７２ｂ’〜１７６ｂ’を有する。電圧変換回路１７１ｂは、受け付けた電圧Ｖ_ＲＥＤＣを変換して電圧Ｖ_{ＳＥＬＲ＜ｉ＞}を生成し、第２転送トランジスタ１７２ｂ〜１７６ｂのゲートに出力する。第２、第３転送トランジスタ１７２ｂ、１７２ｂ’は、選択ゲート線駆動回路１２０とソース側選択ゲート線ＳＧＳとの間に接続されている。第２、第３転送トランジスタ１７３ｂ〜１７６ｂ、１７３ｂ’〜１７６ｂ’は、選択ゲート線駆動回路１２０と各ドレイン側選択ゲート線ＳＧＤ１〜４との間に接続されている。第２、第３転送トランジスタ転送トランジスタ１７２ｂ、１７２ｂ’は、電圧Ｖ_ＳＧＳ、Ｖ_{ＳＧＯＦＦ}、Ｖ_{ＳＥＬＲ＜ｉ＞}に基づき、ソース側選択ゲート線ＳＧＳに電圧Ｖ_{ＳＧＳ＜ｉ＞}を転送する。第２、第３転送トランジスタ転送トランジスタ１７３ｂ〜１７６ｂ、１７３ｂ’〜１７６ｂ’は、電圧Ｖ_ＳＧＤ１〜Ｖ_ＳＧＤ４、Ｖ_{ＳＧＯＦＦ}、Ｖ_{ＳＥＬＲ＜ｉ＞}に基づき、ドレイン側選択ゲート線ＳＧＤ１〜ＳＧＤ４に電圧Ｖ_{ＳＧＤ１＜ｉ＞}〜Ｖ_{ＳＧＤ４＜ｉ＞}を転送する。

シーケンサ２００は、ワード線駆動回路１１０、選択ゲート線駆動回路１２０、及びソース線駆動回路１６０に制御信号を入力する。

ワード線駆動回路１１０は、図５Ａに示すように、第１〜第４ワード線駆動回路１１０Ａ〜１１０Ｄにて構成されている。第１ワード線駆動回路１１０Ａは、電圧Ｖ_ＣＧ１を出力する。第２ワード線駆動回路１１０Ｂは、電圧Ｖ_ＣＧ２を出力する。第３ワード線駆動回路１１０Ｃは、電圧Ｖ_ＣＧ３を出力する。第４ワード線駆動回路１１０Ｄは、電圧Ｖ_ＣＧ４を出力する。

第１ワード線駆動回路１１０Ａは、電圧変換回路１１１Ａ〜１１１Ｃ、及び転送トランジスタ１１２Ａ〜１１２Ｃを有する。電圧変換回路１１１Ａ〜１１１Ｃの入力端子は、シーケンサ２００から制御信号の入力を受け付ける。電圧変換回路１１１Ａの出力端子は、転送トランジスタ１１２Ａのゲートに接続されている。電圧変換回路１１１Ｂの出力端子は、転送トランジスタ１１２Ｂのゲートに接続されている。電圧変換回路１１１Ｃの出力端子は、転送トランジスタ１１２Ｃのゲートに接続されている。転送トランジスタ１１２Ａ〜１１２Ｃの出力端子は、共通接続されている。転送トランジスタ１１２Ａの入力端子は、昇圧回路１４０Ａの出力端子に接続されている。転送トランジスタ１１２Ｂの入力端子は、接地電圧Ｖｓｓに接続されている。転送トランジスタ１１２Ｃの入力端子は、電源電圧Ｖｄｄに接続されている。なお、第２〜第４ワード線駆動回路１１０Ｂ〜１１０Ｄは、第１ワード線駆動回路１１０Ａと同様の構成を有する。

選択ゲート線駆動回路１２０は、図５Ｂに示すように、第１〜第６選択ゲート線駆動回路１２０Ａ〜１２０Ｆにて構成されている。第１選択ゲート線駆動回路１２０Ａは、電圧Ｖ_{ＳＧＯＦＦ}を出力する。第２選択ゲート線駆動回路１２０Ｂは、電圧Ｖ_ＳＧＤ１を出力する。第３選択ゲート線駆動回路１２０Ｃは、電圧Ｖ_ＳＧＤ２を出力する。第４選択ゲート線駆動回路１２０Ｄは、電圧Ｖ_ＳＧＤ３を出力する。第５選択ゲート線駆動回路１２０Ｅは、電圧Ｖ_ＳＧＤ４を出力する。第６選択ゲート線駆動回路１２０Ｆは、電圧Ｖ_ＳＧＳを出力する。

第１選択ゲート線駆動回路１２０Ａは、電圧変換回路１２１Ａ、１２１Ｂ、及び転送トランジスタ１２２Ａ、１２２Ｂを有する。電圧変換回路１２１Ａ、１２１Ｂの入力端子は、シーケンサ２００から制御信号の入力を受け付ける。電圧変換回路１２１Ａの出力端子は、転送トランジスタ１２２Ａのゲートに接続されている。電圧変換回路１２１Ｂの出力端子は、転送トランジスタ１２２Ｂのゲートに接続されている。転送トランジスタ１２２Ａ、１２２Ｂの出力端子は、共通接続されている。転送トランジスタ１２２Ａの入力端子は、接地電圧Ｖｓｓに接続されている。転送トランジスタ１２２Ｂの入力端子は、電源電圧Ｖｄｄに接続されている。なお、第２〜第６選択ゲート線駆動回路１２０Ｂ〜１２０Ｆは、第１選択ゲート線駆動回路１２０Ａと同様の構成を有する。

ソース線駆動回路１６０は、図５Ｃに示すように、電圧変換回路１６１Ａ〜１６１Ｃ、及び転送トランジスタ１６２Ａ〜１６２Ｃを有する。電圧変換回路１６１Ａ〜１６１Ｃ、及び転送トランジスタ１６２Ａ〜１６２Ｃは、第１ワード線駆動回路１１０Ａと同様に接続されている。電圧変換回路１６１Ａ〜１６１Ｃの入力端子は、シーケンサ２００から制御信号の入力を受け付ける。転送トランジスタ１６２Ａの入力端子は、昇圧回路１４０Ｃの出力端子に接続されている。転送トランジスタ１６２Ｂの入力端子は、接地電圧Ｖｓｓに接続されている。転送トランジスタ１６２Ｃの入力端子は、電源電圧Ｖｄｄに接続されている。

昇圧回路１４０Ａ〜１４０Ｃは、コンデンサの充放電を利用して電源電圧Ｖｄｄよりも高い電圧を生成する。昇圧回路１４０Ａ〜１４０Ｃは、図６に示すように、ダイオード１４３ａ〜１４３ｎ、及び充放電回路１４４ａ〜１４４ｌを有する。なお、昇圧回路１４０Ａ〜１４０Ｃは、さらに、ダイオード、充放電回路を有するものであってもよい。

ダイオード１４３ａ〜１４３ｅは、直列に接続されている。ダイオード１４３ｆ〜１４３ｎは、直列に接続されている。ダイオード１４３ａの一端は、ダイオード１４３ｆの一端に接続されている。ダイオード１４３ｅの一端は、ダイオード１４３ｎの一端に接続されている。

充放電回路１４４ａ〜１４４ｄは、ダイオード１４３ａ〜１４３ｅの間にその出力端子を接続している。充放電回路１４４ｅ〜１４４ｌは、ダイオード１４３ｆ〜１４３ｎの間にその出力端子を接続している。充放電回路１４４ａ〜１４４ｌは、ＡＮＤ回路１４４Ａとインバータ１４４Ｂとキャパシタ１４４Ｃを直列接続したものである。

充放電回路１４４ａ〜１４４ｄにおいて、ＡＮＤ回路１４４Ａの一方の入力端子は、交互に信号φ１又は信号φ２を受け付けている。充放電回路１４４ａ〜１４４ｄにおいて、ＡＮＤ回路１４４Ａの他方の入力端子は、信号Ｖ_ＰＡＳＳを受け付ける。

充放電回路１４４ｅ〜１４４ｌにおいて、ＡＮＤ回路１４４Ａの一方の入力端子は、交互に信号φ１又は信号φ２を受け付けている。充放電回路１４４ｅ〜１４４ｌにおいて、ＡＮＤ回路１４４Ａの他方の入力端子は、信号Ｖ_ＰＲＧを受け付ける。

ここで、図７Ａ及び図７Ｂを参照して、昇圧回路１４０Ａ〜１４０Ｃの動作を説明する。図７Ａ及び図７Ｂは、昇圧回路１４０Ａ〜１４０Ｃの動作を示すタイミングチャートである。図７Ａ及び図７Ｂに示すように、昇圧回路１４０Ａ〜１４０Ｃは、生成する信号に応じて、信号Ｖ_ＰＡＳＳ、又は信号Ｖ_ＰＲＧを、電源電圧Ｖｄｄ、又は接地電圧Ｖｓｓに設定する。

上記のように構成された第１実施形態に係る不揮発性半導体記憶装置１０は、読み出し動作を行なう際、図８Ａ〜図８Ｃに示すように動作する。読み出し動作は、ｉ番目のメモリブロックＭＢ＜ｉ＞におけるドレイン側選択ゲート線ＳＧＤ２に接続されたメモリストリングＭＳを対象とする。さらに、読み出し動作は、それらメモリストリングＭＳに含まれ、ワード線ＷＬ２がゲートに接続されたメモリトランジスタＭＴｒ２を対象とする。なお、上記電圧Ｖ_{ＳＧＤ１＜ｉ＞}〜Ｖ_{ＳＧＤ４＜ｉ＞}、Ｖ_{ＳＧＳ＜ｉ＞}、Ｖ_{ＣＧ１＜ｉ＞}〜Ｖ_{ＣＧ４＜ｉ＞}は、選択された選択ブロックＭＢ＜ｉ＞を対象とした電圧であり、電圧Ｖ_{ＳＧＤ１＜ｘ＞}〜Ｖ_{ＳＧＤ４＜ｘ＞}、Ｖ_{ＳＧＳ＜ｘ＞}、Ｖ_{ＣＧ１＜ｘ＞}〜Ｖ_{ＣＧ４＜ｘ＞}は、非選択の非選択ブロックＭＢ＜ｘ＞（ｘ≠ｉ）を対象とした電圧である。

また、第１実施形態に係る不揮発性半導体記憶装置１０は、プログラム動作（書き込み動作）を行なう際、図９Ａ〜図９Ｃに示すように動作する。プログラム動作は、上記読み出し動作と同様のメモリトランジスタＭＴｒ２を対象とする。さらに、プログラム動作は、ビット線ＢＬ＜ｊ＞に接続されたメモリトランジスタＭＴｒ２に「０」書き込みを行い、ビット線ＢＬ＜ｊ＋１＞に接続されたメモリトランジスタＭＴｒ２に「１」書き込みを行うものとする。

また、第１実施形態に係る不揮発性半導体記憶装置１０は、消去動作を行なう際、図１０Ａ〜図１０Ｃに示すように動作する。消去動作は、ｉ番目のメモリブロックＭＢ＜ｉ＞全体を対象とする。

（第１実施形態に係る不揮発性半導体記憶装置１０の積層構造）
次に、上記図４にて概略を説明した第１実施形態に係る不揮発性半導体記憶装置１０の積層構造について、図１１〜図１６を用いてさらに詳細に説明する。図１１は、第１実施形態に係る不揮発性半導体記憶装置１０のロウ方向断面図を示す。図１２は、第１実施形態に係る不揮発性半導体記憶装置１０のカラム方向断面図を示す。図１３は、第１実施形態に係る不揮発性半導体記憶装置１０の上面図を示す。図１４及び図１５は、図１１の一部拡大図である。図１１〜図１３においては、層間絶縁層を省略して記載している。

メモリトランジスタ領域ＡＲ１は、図１１に示すように、半導体基板Ｂａに設けられたｎ＋拡散層Ｂａ１を有する。また、メモリトブロックＭＢ（メモリトランジスタ領域ＡＲ１）は、半導体基板Ｂａ上に順次、ソース側選択トランジスタ層２０、メモリトランジスタ層３０、及びドレイン側選択トランジスタ層４０を有する。ソース側選択トランジスタ層２０は、ソース側選択トランジスタＳＳＴｒとして機能する。メモリトランジスタ層３０は、メモリトランジスタＭＴｒ１〜ＭＴｒ４として機能する。ドレイン側選択トランジスタ層４０は、ドレイン側選択トランジスタＳＳＴｒとして機能する。

ソース側選択トランジスタ層２０は、図１１に示すように、ソース側導電層２１、ソース側柱状半導体層２２を有する。ソース側導電層２１は、図１２及び図１３に示すように、半導体基板Ｂａと平行な所定領域に亘って延び、メモリブロックＭＢ毎に分断されている。ソース側柱状半導体層２２は、ソース側導電層２１を貫通して半導体基板Ｂａに達するように柱状に形成されている。ソース側柱状半導体層２２は、図１３に示すように、上方からみてマトリクス状に形成されている。ソース側柱状半導体層２２は、カラム方向に並ぶように形成されている。ソース側柱状半導体層２２は、一つのメモリブロックＭＢに、ｎ行、４列形成されている。ソース側導電層２１及びソース側柱状半導体層２２は、ポリシリコン（ｐ−Ｓｉ）にて構成されている。

また、ソース側選択トランジスタ層２０は、図１４に示すように、ソース側ゲート絶縁層２３を有する。ソース側ゲート絶縁層２３は、ソース側導電層２１とソース側柱状半導体層２２との間に形成されている。ソース側ゲート絶縁層２３は、酸化シリコン（ＳｉＯ_２）にて構成されている。

上記ソース側選択トランジスタ層２０の構成において、ソース側選択トランジスタＳＳＴｒは、ソース側柱状半導体層２２を中心に構成される。ソース側導電層２１は、ソース側選択トランジスタＳＳＴｒの制御ゲートとして機能する。また、ソース側導電層２１は、ソース側選択ゲート線ＳＧＳの一部として機能する。

また、ソース側選択トランジスタ層２０に係る構成を換言すると、ソース側導電層２１は、ロウ方向にｎ行配列され、カラム方向に４列配列された３２個のソース側柱状半導体層２２を取り囲むように形成されている。ソース側柱状半導体層２２は、後述するメモリ柱状半導体層３２から下方に延びるように形成されている。すなわち、ソース側導電層２１を３２本のソース側柱状半導体層２２が貫通する。

メモリトランスジスタ層３０は、図１１に示すように、４層に積層されたワード線導電層３１（３１ａ〜３１ｄ）、メモリ柱状半導体層３２を有する。ワード線導電層３１ａ〜３１ｄは、図１２及び図１３に示すように、半導体基板Ｂａと平行な所定領域に亘って延び、メモリブロックＭＢ毎に分断されている。ワード線導電層３１ａ〜３１ｄは、図１１では図示しない層間絶縁層を挟んで積層されている。ワード線導電層３１ａ〜３１ｄは、ロウ方向の両端で階段状に形成されている。メモリ柱状半導体層３２は、積層方向に延び且つワード線導電層３１ａ〜３１ｄを貫通するように形成されている。メモリ柱状半導体層３２は、図１３に示すように、上方からみてマトリクス状に形成されている。メモリ柱状半導体層３２は、カラム方向に並ぶように形成されている。メモリ柱状半導体層３２は、一つのメモリブロックＭＢに、ｎ行、４列形成されている。ワード線導電層３１ａ〜３１ｄ、及びメモリ柱状半導体層３２は、ポリシリコン（ｐ−Ｓｉ）にて構成されている。

また、メモリトランジスタ層４０は、図１５に示すように、トンネル絶縁層３３、電荷蓄積層３４、及びブロック絶縁層３５を有する。トンネル絶縁層３３、電荷蓄積層３４、及びブロック絶縁層３５は、ワード線導電層３１とメモリ柱状半導体層３２との間に形成されている。メモリ柱状半導体層３２側からワード線導電層３１側へと順に、トンネル絶縁層３３、電荷蓄積層３４、及びブロック絶縁層３５が形成されている。トンネル絶縁層３３及びブロック絶縁層３５は、酸化シリコン（ＳｉＯ_２）にて構成されている。電荷蓄積層３４は、窒化シリコン（ＳｉＮ）にて構成されている。

上記メモリトランジスタ層３０の構成において、メモリストリングＭＳ（メモリトランジスタＭＴｒ１〜ＭＴｒ４）は、メモリ柱状半導体層３２を中心に構成される。ワード線導電層３１ａ〜３１ｄは、メモリトランジスタＭＴｒ１〜ＭＴｒ４の制御ゲートとして機能する。また、ワード線導電層３１ａ〜３１ｄは、ワード線ＷＬ１〜ＷＬ４として機能する。

また、メモリトランジスタ層３０に係る構成を換言すると、ワード線導電層３１ａ〜３１ｄは、１つのメモリブロックＭＢにおいて、「ロウ方向にｎ行配列され、カラム方向に４列配列されたメモリ柱状半導体層３２」を取り囲むように（ｎ×４＝４ｎ個のメモリ柱状半導体層３２を共通接続するように）形成されている。すなわち、ワード線導電層３１ａ〜３１ｄを３２本のメモリ柱状半導体層３２が貫通する。

ドレイン側選択トランジスタ層４０は、図１１に示すように、ドレイン側導電層４１ａ、ドレイン側柱状半導体層４２を有する。ドレイン側導電層４１は、図１２及び図１３に示すように、ロウ方向に延び、カラム方向に並ぶように形成されている。また、ドレイン側導電層４１は、メモリブロックＭＢ毎に、分断されている。ドレイン側導電層４１は、１つのメモリブロックＭＢあたり、４列並んで設けられている。各々のドレイン側柱状半導体層４２は、ドレイン側導電層４１を貫通するように柱状に形成されている。ドレイン側柱状半導体層４２は、図１３に示すように、上方からみてマトリクス状に形成されている。ドレイン側柱状半導体層４２は、カラム方向に並ぶように形成されている。ドレイン側柱状半導体層４２は、一つのメモリブロックＭＢあたり、ｎ行、４列形成されている。ドレイン側導電層４１及びドレイン側柱状半導体層４２は、ポリシリコン（ｐ−Ｓｉ）にて構成されている。

また、ドレイン側選択トランジスタ層４０は、図１４に示すように、ドレイン側ゲート絶縁層４３を有する。ドレイン側ゲート絶縁層４３は、ドレイン側導電層４１とドレイン側柱状半導体層４２との間に形成されている。ドレイン側ゲート絶縁層４３は、酸化シリコン（ＳｉＯ_２）にて構成されている。

上記ドレイン側選択トランジスタ層４０の構成において、ドレイン側選択トランジスタＳＤＴｒは、ドレイン側柱状半導体層４２を中心に構成される。各ドレイン側導電層４１は、ドレイン側トランジスタＳＤＴｒの制御ゲートとして機能する。また、ドレイン側導電層４１は、ドレイン側選択ゲート線ＳＧＤの一部として機能する。

また、ドレイン側選択トランジスタ層４０に係る構成を換言すると、４つのドレイン側導電層４１は、１つのメモリブロックＭＢにおいて、「ロウ方向にｎ行配列され、カラム方向に４列配列されたドレイン側柱状半導体層４２」を取り囲むように（各々ｎ×１＝ｎ個のドレイン側柱状半導体層４２を共通接続するように）形成されている。ドレイン側柱状半導体層４２は、メモリ柱状半導体層３２から上方に延びるように形成されている。すなわち、各ドレイン側導電層４１をｎ本のドレイン側柱状半導体層４２が貫通する。

また、上記メモリトランジスタ領域ＡＲ１に係る構成において、メモリストリングＭＳは、図１３に示すように、メモリブロックＭＢあたり、カラム方向に４列配列されている。

また、第１実施形態に係る不揮発性半導体記憶装置１０は、図１１に示すように、メモリトランジスタ領域ＡＲ１、及び周辺領域ＡＲ２に延びる配線層５０、及びビット線層６０を備える。配線層５０、及びビット線層６０は、ドレイン側選択トランジスタ層４０の上層に形成されている。配線層５０、及びビット線層６０は、同層に形成されている。なお、ビット線層６０は、ビット線ＢＬとして機能する。

配線層５０は、ワード接続層５１、ソース側接続層５２、及びドレイン側接続層５３を備える。

ワード接続層５１は、図１３に示すように、ロウ方向に延びる矩形状に形成されている。ワード接続層５１は、１つのメモリブロックＭＢあたり、カラム方向に「４列」並んで設けられている。ワード接続層５１は、図１１、図１３に示すように、ワード線導電層３１ａ〜３１ｄのロウ方向一端側において、各々ワード線導電層３１ａ〜３１ｄにコンタクトプラグ層５１１を介して電気的に接続されている。

ソース側接続層５２は、図１３に示すように、ロウ方向に延びる矩形状に形成されている。ソース側接続層５２は、１つのメモリブロックＭＢあたり、「１列」設けられている。ソース側接続層５２は、図１１、図１３に示すように、ワード線導電層３１ａ〜３１ｄのロウ方向他端側（ワード接続層５１が接続されるワード線導電層３１ａ〜３１ｄとは反対側）において、ソース側導電層２１にコンタクトプラグ層５２１を介して電気的に接続されている。

ドレイン側接続層５３は、図１３に示すように、ロウ方向に延びる矩形状に形成されている。ドレイン側接続層５３は、１つのメモリブロックＭＢあたり、カラム方向に「４列」並んで設けられている。ドレイン側接続層５３は、図１１、図１３に示すように、ワード線導電層３１ａ〜３１ｄのロウ方向他端側において、ドレイン側導電層４２にコンタクトプラグ層５３１を介して電気的に接続されている。

ビット線層６０は、図１３に示すように、カラム方向に延びる矩形状に形成されている。ビット線層６０は、１つのメモリブロックＭＢあたりロウ方向にｎ行並んで形成されている。各々のビット線層６０は、各々のドレイン側柱状半導体層４２の上端に接続されている。

すなわち、第１実施形態に係る不揮発性半導体記憶装置１０は、以下の（構成１）、（構成２）をもって構成されている。

（構成１）ワード接続層５１について
・ワード線導電層３１のロウ方向の一端近傍へと片側から延びている
（構成２）メモリトストリングスＭＳについて
・１つのメモリブロックＭＢ毎のカラム方向の
メモリストリングＭＳの配列数「ｍ」 ・・・ ４
・ワード線導電層３１の積層数「ｎ」 ・・・ ４
（構成１）、（構成２）を踏まえると、第１実施形態に係る不揮発性半導体記憶装置１０は、以下の（数式１）の関係を満たすように構成されている。

（第１実施形態に係る不揮発性半導体記憶装置１０の効果）
次に、第１実施形態に係る不揮発性半導体記憶装置１０の効果について説明する。上記に示したように、第１実施形態に係る不揮発性半導体記憶装置１０は、（数式１）に示す関係を満たすように構成されている。したがって、第１実施形態に係る不揮発性半導体記憶装置１０は、ワード接続層５１の占有面積の増大を抑制し、不揮発性半導体記憶装置１０全体の占有面積を縮小することができる。

なお、カラム方向のメモリストリングＭＳをさらに複数列囲むようにワード線導電層３１ａ〜３１ｄを形成したとしても、第１転送トランジスタ１７２ａ〜１７５ａの駆動力をメモリストリグスＭＳの数に比例させて高める必要はない。なぜなら、ワード線導電層３１ａ〜３１ｄのＣＲ時定数は、非常に大きい。そのため、例えば、カラム方向に第１実施形態の２倍の数のメモリストリングＭＳを囲むようにワード線導電層３１ａ〜３１ｄを形成した場合、ワード線駆動回路１１０の駆動力を２倍にしても、その立ち上がりや立ち下がりの速度は、ほとんど改善しない。つまり、第１転送トランジスタ１７２ａ〜１７５ａの数が減れば、その分だけ単純に、ワード線駆動回路１１０の面積が減る。

［第２実施形態］
（第２実施形態に係る不揮発性半導体記憶装置１０Ａの積層構造）
次に、図１６〜図１８を参照して、第２実施形態に係る不揮発性半導体記憶装置１０Ａの積層構造について説明する。図１６は、第２実施形態に係る不揮発性半導体記憶装置１０Ａのロウ方向断面図である。また、図１７は、そのカラム方向断面図であり、図１８は、その上面図である。図１６〜図１８は、層間絶縁層を省略して記載している。なお、第２実施形態において、第１実施形態と同様の構成については、同一符号を付し、その説明を省略する。

図１６〜図１８に示すように、第２実施形態に係る不揮発性半導体記憶装置１０Ａは、第１実施形態と異なるソース側選択トランジスタ層２０ａ、メモリトランジスタ層３０ａ、ドレイン側選択トランジスタ層４０ａ、及び配線層５０ａを有する。

ソース側選択トランジスタ層２０ａは、第１実施形態と異なるソース側導電層２１ａを有する。ソース側導電層２１ａは、ロウ方向にｎ行配列され且つカラム方向に６列配列されたソース側柱状半導体層２２を取り囲むように（ｎ×６＝６ｎ個のソース側柱状半導体層２２を共通接続するように）形成されている。

メモリトランジスタ層３０ａは、第１実施形態のワード線導電層３１ａ〜３１ｄと異なるワード線導電層３１Ａ（３１Ａａ〜３１Ａｄ）を有する。ワード線導電層３１Ａａ〜３１Ａｄは、ロウ方向にｎ行配列され且つカラム方向に６列配列されたメモリ柱状半導体層３２を取り囲むように（ｎ×６＝６ｎ個のメモリ柱状半導体層３２を共通接続するように）形成されている。換言すると、ワード線導電層３１Ａａ〜３１Ａｄは、各メモリブロックＭＢ内のカラム方向に並ぶ６つのメモリストリングスＭＳをまとめている。第２実施形態において、１つのメモリブロックＭＢ毎のカラム方向のメモリストリングスＭＳの配列数「６」は、それらの積層数である「４」よりも大である。なお、ワード線導電層３１Ａａ〜３１Ａｄは、第１実施形態と同様に、ローデコーダ回路に接続され、対応する転送トランジスタにより駆動される（図示略）。

ドレイン側選択トランジスタ層４０ａは、第１実施形態と異なるドレイン側導電層４１ａを有する。ドレイン側導電層４１ａは、メモリブロックＭＢあたり、カラム方向に３列配列されている。ドレイン側導電層４１ａは、メモリブロックＭＢ毎にロウ方向において分断されている。ドレイン側導電層４１ａは、「ロウ方向にｎ行配列され且つカラム方向に１列配列されたドレイン側柱状半導体層４２」を取り囲むように形成されている。

配線層５０ａは、第１実施形態と異なるワード接続層５１ａ、ソース側接続層５２ａ及びドレイン側接続層５３ａを有する。

ワード接続層５１ａは、図１８に示すように、ワード線導電層３１Ａａ〜３１Ａｄのロウ方向両端において、各々ワード線導電層４１ａａ〜４１ａｄにコンタクトプラグ層５１１を介して電気的に接続されている。ワード接続層５１ａは、１つのメモリブロックＭＢあたり、ワード線導電層３１Ａａ〜３１Ａｄのロウ方向一端側に「２列」設けられている。また、ワード接続層５１ａは、１つのメモリブロックＭＢあたり、ワード線導電層３１Ａａ〜３１Ａｄのロウ方向他端側に「２列」設けられている。

ソース側接続層５２ａは、図１８に示すように、ワード線導電層３１Ａａ〜３１Ａｄのロウ方向一端側において、各々ソース側導電層２１ａにコンタクトプラグ５２１を介して電気的に接続されている。ソース側接続層５２ａは、１つのメモリブロックＭＢあたり、ロウ方向一端側に「１列」設けられている。

ドレイン側接続層５３ａは、図１８に示すように、ワード線導電層３１Ａａ〜３１Ａｄのロウ方向他端側において、各々ドレイン側導電層４１ａにコンタクトプラグ５３１を介して電気的に接続されている。ドレイン側接続層５３ａは、１つのメモリブロックＭＢあたり、ロウ方向一端側に「３列」設けられている。また、ドレイン側接続層５３ａは、１つのメモリブロックＭＢあたり、ロウ方向他端側に「３列」設けられている。

すなわち、第２実施形態に係る不揮発性半導体記憶装置１０Ａは、第１実施形態と異なる（構成１ａ）及び（構成２ａ）をもって形成されている。

（構成１ａ）ワード接続層５１ａについて
・ワード線導電層３１Ａのロウ方向の両端近傍へと両側から延びている
（構成２ａ）メモリストリングＭＳについて
・１つのメモリブロックＭＢ毎のカラム方向の
メモリストリングＭＳの配列数「ｍ」 ・・・ ３
・ワード線導電層３１Ａの積層数「ｎ」 ・・・ ４
（構成１ａ）、（構成２ａ）を踏まえると、第２実施形態に係る不揮発性半導体記憶装置１０Ａは、以下の（数式２）の関係を満たすように構成されている。

（第２実施形態に係る不揮発性半導体記憶装置１０Ａの効果）
次に、第２実施形態に係る不揮発性半導体記憶装置１０Ａの効果について説明する。第２実施形態に係る不揮発性半導体記憶装置１０Ａは、上記（数式２）の関係を満たすように構成されているので、第１実施形態と同様の効果を奏する。

［第３実施形態］
（第３実施形態に係る不揮発性半導体記憶装置１０Ｃの概略構成）
次に、図１９を参照して、第３実施形態に係る不揮発性半導体記憶装置１０Ｂの概略構成について説明する。図１９は、第３実施形態に係る不揮発性半導体記憶装置１０Ｂの回路図である。なお、第３実施形態において、第１及び第２実施形態と同様の構成については、同一符号を付し、その説明を省略する。

図１９に示すように、第３実施形態に係る不揮発性半導体記憶装置１０Ｂは、メモリトランジスタ領域ＡＲａ１、及びその周辺に設けられた周辺領域ＡＲａ２を有する。メモリトランジスタ領域ＡＲａ１は、電気的に書き換え可能なメモリトランジスタＭＴｒａ１〜ＭＴｒａ８（メモリセル）を有する領域である。周辺領域ＡＲａ２は、メモリトランジスタＭＴｒａ１〜ＭＴｒａ８等へ与える電圧を制御する各種制御回路を有する領域である。

メモリトランジスタ領域ＡＲａ１は、ｎ行、２列のメモリストリングＭＳａを有する複数のメモリブロックＭＢａを備える。メモリストリングＭＳａは、基板と平行な方向からみて「Ｕ字状」に形成されている。メモリストリングＭＳａは、図２０に示すように、８つの電気的に書き換え可能なメモリトランジスタＭＴｒａ１〜ＭＴｒａ８が直列接続された構成を有する。メモリストリングＭＳａの一端、及び他端には、ソース側選択トランジスタＳＳＴｒａ、及びドレイン側選択トランジスタＳＤＴｒａが設けられている。ソース側選択トランジスタＳＳＴｒａ、及びドレイン側選択トランジスタＳＤＴｒａは、メモリストリングＭＳａの導通を制御する。メモリトランジスタＭＴｒａ１〜ＭＴｒａ８の制御ゲートは、ワード線ＷＬａ１〜ＷＬａ８に接続されている。ソース側選択トランジスタＳＳＴｒａの制御ゲートは、ソース側選択ゲート線ＳＧＳａに接続されている。ドレイン側選択トランジスタＳＤＴｒａの制御ゲートは、ドレイン側選択ゲート線ＳＧＤａに接続されている。

また、第３実施形態において、ワード線ＷＬａ１〜ＷＬａ８は、１つのメモリブロックＭＢａにおいてカラム方向に隣接する２つのメモリストリングＭＳａにて共有されている。換言すると、ワード線ＷＬａ１〜ＷＬａ８は、１つのメモリブロックＭＢａにおいてカラム方向に隣接する２つのメモリストリングＭＳａをまとめている。また、詳細は後述するが、ワード線ＷＬａ１とワード線ＷＬａ８は、同層に形成されている。ワード線ＷＬａ２とワード線ＷＬａ７は、同層に形成されている。ワード線ＷＬａ３とワード線ＷＬａ６は、同層に形成されている。ワード線ＷＬａ４とワード線ＷＬａ５は、同層に形成されている。すなわち、ワード線ＷＬａ１〜ＷＬａ８は、４層にて構成されている。なお、ワード線ＷＬａ１〜ＷＬａ８は、各メモリブロックＭＢａに対応するローデコーダ回路へ接続されている（図示略）。

ここで、図２１を参照して、メモリトランジスタ領域ＡＲａ１の積層構造の概略を説明する。図２２は、メモリトランジスタ領域ＡＲａ１の積層構造を示す概略図である。

メモリトランジスタ領域ＡＲａ１は、第１実施形態と異なる半導体基板Ｂａａ上に形成されている。基板Ｂａａは、第１実施形態のようにｎ＋拡散層Ｂａ１を有していない。

メモリスブロックＭＢａ（メモリトランジスタ領域ＡＲａ１）は、メモリストリングＭＳａ毎に設けられたＵ字状半導体ＳＣ、ワード線ＷＬａ１〜ＷＬａ８、バックゲート線ＢＧａを有する。

Ｕ字状半導体ＳＣは、ロウ方向からみてＵ字状に形成されている。すなわち、Ｕ字状半導体ＳＣは、半導体基板Ｂａａに対して略垂直方向に延びる一対の柱状部ＣＬａ、及び一対の柱状部ＣＬａの下端を連結させるように形成された連結部ＪＰａを有する。なお、柱状部ＣＬａは、円柱状であっても、角柱状であってもよい。また、柱状部ＣＬａは、段々形状を有する柱状であってもよい。ここで、ロウ方向は、積層方向に直交する方向であり、後述するカラム方向は、積層方向及びロウ方向に直交する方向である。

Ｕ字状半導体ＳＣは、一対の柱状部ＣＬａの中心軸を結ぶ直線がカラム方向に平行になるように配置されている。また、Ｕ字状半導体ＳＣは、ロウ方向及びカラム方向から構成される面内にマトリクス状となるように配置されている。

各層のワード線ＷＬａ１〜ＷＬａ８は、ロウ方向に平行に延びる形状を有している。各層のワード線ＷＬａ１〜ＷＬａ８は、カラム方向に並び、互いに絶縁分離して形成されている。ワード線ＷＬａ１は、ワード線ＷＬａ８と同層に形成されている。同様に、ワード線ＷＬａ２は、ワード線ＷＬａ７と同層に形成され、ワード線ＷＬａ３は、ワード線ＷＬａ６と同層に形成され、ワード線ＷＬａ４は、ワード線ＷＬａ５と同層に形成されている。

カラム方向の同位置に設けられロウ方向に並ぶメモリトランジスタＭＴｒａ１〜ＭＴｒａ８のゲートは、同一のワード線ＷＬａ１〜ＷＬａ８に接続されている。各ワード線ＷＬａ１〜ＷＬａ８のロウ方向の端部は、階段状に形成されている。各ワード線ＷＬａ１〜ＷＬａ８は、ロウ方向に複数並ぶ柱状部ＣＬａを取り囲むように形成されている。

図２２に示すように、ワード線ＷＬａ１〜ＷＬａ８と柱状部ＣＬａとの間には、ＯＮＯ（Oxide-Nitride-Oxide）層ＮＬが形成されている。ＯＮＯ層ＮＬは、柱状部ＣＬａに接するトンネル絶縁層ＴＩ、トンネル絶縁層ＴＩに接する電荷蓄積層ＥＣ、及び電荷蓄積層ＥＣに接するブロック絶縁層ＢＩを有する。電荷蓄積層ＥＣは、電荷を蓄積する機能を有する。上記構成を換言すると、電荷蓄積層ＥＣは、柱状部ＣＬａの側面を取り囲むように形成されている。各ワード線ＷＬａ１〜ＷＬａ８は、電荷蓄積層ＥＣを取り囲むように形成されている。

ドレイン側選択トランジスタＳＤＴｒａは、柱状半導体ＳＣａ、ドレイン側選択ゲート線ＳＧＤａを有する。柱状半導体ＳＣａは、一方の柱状部ＣＬａの上面から上方に基板Ｂａに対して垂直方向に延びるように形成されている。ドレイン側選択ゲート線ＳＧＤａは、最上部のワード線ＷＬａ１の上部に設けられている。ドレイン側選択ゲート線ＳＧＤａは、ロウ方向に平行に延びる形状を有している。ドレイン側選択ゲート線ＳＧＤａは、カラム方向に並び、後述するソース側選択ゲート線ＳＧＳａを挟むように、ライン状に繰り返し形成されている。ドレイン側選択ゲート線ＳＧＤａは、ロウ方向に複数並ぶ柱状半導体ＳＣａを取り囲むように形成されている。図２２に示すように、ドレイン側選択ゲート線ＳＧＤａと柱状半導体ＳＣａとの間には、ゲート絶縁層ＤＧＩが形成されている。上記構成を換言すると、各ドレイン側選択ゲート線ＳＧＤは、ゲート絶縁層ＤＧＩを取り囲むように形成されている。

ソース側選択トランジスタＳＳＴｒａは、柱状半導体ＳＣｂ、ソース側選択ゲート線ＳＧＳａを有する。柱状半導体ＳＣｂは、他方の柱状部ＣＬａの上面から上方に延びるように形成されている。ソース側選択ゲート線ＳＧＳａは、最上部のワード線ＷＬａ８の上部に設けられている。ソース側選択ゲート線ＳＧＳａは、ロウ方向に平行に延びる形状を有している。ソース側選択ゲート線ＳＧＳａは、カラム方向に並び、上述したドレイン側選択ゲート線ＳＧＤａを間に挟んで、ライン状に繰り返し形成されている。ソース側選択ゲート線ＳＧＳａは、ロウ方向に複数行並ぶ柱状半導体ＳＣｂを取り囲むように形成されている。図２２に示すように、ソース側選択ゲート線ＳＧＳａと柱状半導体ＳＣｂとの間には、ゲート絶縁層ＳＧＩが形成されている。上記構成を換言すると、各ドレイン側選択ゲート線ＳＧＳａは、ゲート絶縁層ＳＧＩを取り囲むように形成されている。

バックゲート線ＢＧａは、複数の連結部ＪＰａの下部を覆うように、ロウ方向及びカラム方向に２次元的に所定範囲に亘って延びるように形成されている。図２２に示すように、バックゲート線ＢＧａと連結部ＪＰａとの間には、上述したＯＮＯ層ＮＬが形成されている。

図２１に戻って説明を続ける。柱状半導体ＳＣｂは、カラム方向に隣接して形成されている。一対の柱状半導体ＳＣｂの上端には、ソース線ＳＬａが接続されている。ソース線ＳＬａは、一対の柱状半導体ＳＣｂに対して共通に設けられている。

ドレイン側選択ゲート線ＳＧＤａにて取り囲まれた柱状半導体ＳＣａの上端には、プラグ線ＰＬを介してビット線ＢＬａが形成されている。各ビット線ＢＬａは、ソース線ＳＬａよりも上方に位置するように形成されている。各ビット線ＢＬａは、ロウ方向に所定間隔を設けてカラム方向に延びるライン状に繰り返し形成されている。

再び、図１９を参照して、周辺領域ＡＲａ２について説明する。周辺領域ＡＲａ２は、ワード線駆動回路１１０ａ、１１０ｂ、選択ゲート線駆動回路１２０ａ、１２０ｂ、アドレスデコーダ回路１３０、昇圧回路１４０Ａ〜１４０Ｃ、センスアンプ回路１５０、ソース線駆動回路１６０、第１ロウデコーダ回路１８０ａ、第２ロウデコーダ回路１８０ｂ、及びバックゲート線駆動回路１９０を有する。

ワード線駆動回路１１０ａは、ワード線ＷＬａ１〜ＷＬａ４を駆動するための電圧Ｖ_ＣＧ１ａ〜Ｖ_ＣＧ４ａを転送する。ワード線駆動回路１１０ｂは、ワード線ＷＬａ５〜ＷＬａ８を駆動するための電圧Ｖ_ＣＧ１ｂ〜Ｖ_ＣＧ４ｂを転送する。選択ゲート線駆動回路１２０ａは、ソース側選択ゲート線ＳＧＳａ１を駆動するための電圧Ｖ_ＳＧＳ１を転送する。選択ゲート線駆動回路１２０ｂは、ソース側選択ゲート線ＳＧＳａ２を駆動するための電圧Ｖ_ＳＧＳ２を転送する。アドレスデコーダ１３０は、第１実施形態と同様に、ブロックアドレスを指定するための電圧Ｖ_ＢＡＤを出力する。

昇圧回路１４０Ａは、基準電圧から昇圧させた電圧を、ワード線駆動回路１１０ａ、１１０ｂに転送する。昇圧回路１４０Ｂは、基準電圧から昇圧させた電圧Ｖ_ＲＤＥＣを、第１、第２ロウデコーダ回路１８０ａ、１８０ｂに転送する。

第１、第２ロウデコーダ回路１８０ａ、１８０ｂは、一つのメモリブロックＭＢａに対して、各々一つ設けられている。第１ロウデコーダ回路１８０ａは、電圧Ｖ_ＢＡＤに基づき、選択的にメモリトランジスタＭＴｒａ１〜ＭＴｒａ４のゲートに電圧Ｖ_{ＣＧ１ａ＜ｉ＞}〜Ｖ_{ＣＧ４ａ＜ｉ＞}を転送する。また、第１ロウデコーダ回路１８０ａは、電圧Ｖ_ＢＡＤに基づき、選択的にソース側選択ゲート線ＳＧＳａ１に接続されたソース側選択トランジスタＳＳＴｒａのゲートに電圧Ｖ_{ＳＧＳ１＜ｉ＞}を転送する。また、第１ロウデコーダ回路１８０ａは、電圧Ｖ_ＢＡＤに基づき、選択的に度連側選択ゲート線ＳＧＤａ２に接続されたドレイン側選択トランジスタＳＤＴｒａのゲートに電圧Ｖ_{ＳＧＤ２＜ｉ＞}を転送する。第２ロウデコーダ回路１８０ｂは、電圧Ｖ_ＢＡＤに基づき、選択的にメモリトランジスタＭＴｒａ５〜ＭＴｒａ８のゲートに電圧Ｖ_{ＣＧ１ｂ＜ｉ＞}〜Ｖ_{ＣＧ４ｂ＜ｉ＞}を転送する。また、第２ロウデコーダ回路１８０ｂは、電圧Ｖ_ＢＡＤに基づき、選択的にソース側選択ゲート線ＳＧＳａ２に接続されたソース側選択トランジスタＳＳＴｒａのゲートに電圧Ｖ_{ＳＧＳ２＜ｉ＞}を転送する。また、第２ロウデコーダ回路１８０ｂは、電圧Ｖ_ＢＡＤに基づき、選択的にドレイン側選択ゲート線ＳＧＤａ１に接続されたドレイン側選択トランジスタＳＤＴｒａのゲートに電圧Ｖ_{ＳＧＤ１＜ｉ＞}を転送する。

第１ロウデコーダ回路１８０ａは、電圧変換回路１８１ａ、第１転送トランジスタ１８２ａ〜１８５ａ、第２転送トランジスタ１８６ａ、１８７ａ、及び第３転送トランジスタ１８８ａ、１８９ａを有する。電圧変換回路１８１ａは、受け付けた電圧Ｖ_ＲＤＥＣを変換して電圧Ｖ_{ＳＥＬａ＜ｉ＞}を生成し、第１、第２転送トランジスタ１８２ａ〜１８７ａのゲートに出力する。第１転送トランジスタ１８２ａ〜１８５ａは、ワード線駆動回路１１０ａと各ワード線ＷＬａ１〜ＷＬａ４との間に接続されている。第１転送トランジスタ１８２ａ〜１８５ａは、電圧Ｖ_ＣＧ１ａ〜Ｖ_ＣＧ４ａ、Ｖ_{ＳＥＬａ＜ｉ＞}に基づき、ワード線ＷＬａ１〜ＷＬａ４に電圧Ｖ_{ＣＧ１ａ＜１＞}〜Ｖ_{ＣＧ４ａ＜ｉ＞}を転送する。第２転送トランジスタ１８６ａ、１８７ａは、電圧Ｖ_ＳＧＳ１、Ｖ_ＳＧＤ２、Ｖ_{ＳＧＯＦＦ}、Ｖ_{ＳＥＬａ＜ｉ＞}に基づき、ソース側選択ゲート線ＳＧＳａ１、ドレイン側選択ゲート線ＳＧＤａ２に、電圧Ｖ_{ＳＧＳ１＜ｉ＞}、Ｖ_{ＳＧＤ２＜ｉ＞}を転送する。

第２ロウデコーダ回路１８０ｂは、電圧変換回路１８１ｂ、第１転送トランジスタ１８２ｂ〜１８５ｂ、第２転送トランジスタ１８６ｂ、１８７ｂ、第３転送トランジスタ１８８ｂ、１８９ｂ、及び第４転送トランジスタ１８１ｃを有する。電圧変換回路１８１ｂは、受け付けた電圧Ｖ_ＲＤＥＣを変換して電圧Ｖ_{ＳＥＬｂ＜ｉ＞}を生成し、第１、第２、第４転送トランジスタ１８２ｂ〜１８７ｂ、１８１ｃのゲートに出力する。第１転送トランジスタ１８２ｂ〜１８５ｂは、ワード線駆動回路１１０ｂと各ワード線ＷＬａ５〜ＷＬａ８との間に接続されている。第１転送トランジスタ１８２ｂ〜１８５ｂは、電圧Ｖ_ＣＧ１ｂ〜Ｖ_ＣＧ４ｂ、Ｖ_{ＳＥＬｂ＜ｉ＞}に基づき、ワード線ＷＬａ５〜ＷＬａ８に電圧Ｖ_{ＣＧ１ｂ＜１＞}〜Ｖ_{ＣＧ４ｂ＜ｉ＞}を転送する。第２転送トランジスタ１８６ｂ、１８７ｂは、選択ゲート線駆動回路１２０ｂと、ソース側選択ゲート線ＳＧＳ２、ドレイン側選択ゲート線ＳＧＤ１との間に接続されている。第２転送トランジスタ１８６ｂ、１８７ｂは、電圧Ｖ_ＳＧＳ２、Ｖ_ＳＧＤ１、Ｖ_{ＳＧＯＦＦ}、Ｖ_{ＳＥＬｂ＜ｉ＞}に基づき、ソース側選択ゲート線ＳＧＳａ２、ドレイン側選択ゲート線ＳＧＤａ１に、電圧Ｖ_{ＳＧＳ２＜ｉ＞}、Ｖ_{ＳＧＤ１＜ｉ＞}を転送する。第４転送トランジスタ１８１ｃは、バックゲート線駆動回路１９０とバックゲート線ＢＧａとの間に接続されている。第４転送トランジスタ１８１ｃは、電圧Ｖ_ＢＧに基づき、バックゲート線ＢＧに、電圧Ｖ_{ＢＧ＜ｉ＞}を転送する。

上記のように構成された第３実施形態に係る不揮発性半導体記憶装置１０Ｂは、読み出し動作を行なう際、図２３Ａ〜図２３Ｃに示すように動作する。読み出し動作は、ｉ番目のメモリブロックＭＢａ＜ｉ＞におけるドレイン側選択ゲート線ＳＧＤａ２に接続されたメモリストリングＭＳａを対象とする。さらに、読み出し動作は、それらメモリストリングＭＳａに含まれ、ワード線ＷＬａ２がゲートに接続されたメモリトランジスタＭＴｒａ２を対象とする。

また、第３実施形態に係る不揮発性半導体記憶装置１０Ｂは、プログラム動作（書き込み動作）を行なう際、図２４Ａ〜図２４Ｃに示すように動作する。プログラム動作は、上記読み出し動作と同様のメモリトランジスタＭＴｒａ２を対象とする。さらに、プログラム動作は、ビット線ＢＬ＜ｊ＞に接続されたメモリトランジスタＭＴｒａ２に「０」書き込みを行い、ビット線ＢＬ＜ｊ＋１＞に接続されたメモリトランジスタＭＴｒａ２に「１」書き込みを行うものとする。

また、第３実施形態に係る不揮発性半導体記憶装置１０Ｂは、消去動作を行なう際、図２５Ａ〜図２５Ｃに示すように動作する。消去動作は、ｉ番目のメモリブロックＭＢａ＜ｉ＞全体を対象とする。

（第３実施形態に係る不揮発性半導体記憶装置１０Ｂの積層構造）
次に、図２６〜図２８、図２９Ａ〜図２９Ｅを参照して、第３実施形態に係る不揮発性半導体記憶装置１０Ｂの積層構造について説明する。図２６は、第３実施形態に係る不揮発性半導体記憶装置１０Ｂのロウ方向断面図である。図２７は、そのカラム方向断面図である。図２８は、その上面図である。図２９Ａ〜図２９Ｅは、図２８の各層を示す上面図である。なお、図２７〜図２９、図３０Ａ〜図３０Ｅにおいて、層間絶縁層は、省略して記載している。

第３実施形態に係る不揮発性半導体記憶装置１０Ｂにおいて、メモリブロックＭＢａ（メモリトランジスタ領域ＡＲａ１）は、図２６〜図２８に示すように、半導体基板Ｂａａ上に、順次、バックゲートトランジスタ層２０ｂ、メモリトランジスタ層３０ｂ、及び選択トランジスタ層４０ｂを有する。バックゲートトランジスタ層２０ｂは、バックゲートトランジスタＢＧＴｒａとして機能する。メモリトランジスタ層３０ｂは、メモリトランジスタＭＴｒａ１〜ＭＴｒａ８として機能する。選択トランジスタ層４０ｂは、ソース側選択トランジスタＳＳＴｒａ及びドレイン側選択トランジスタ層ＳＤＴｒａとして機能する。

バックゲートトランジスタ層２０ｂは、図２６及び図２７に示すように、バックゲート導電層２１ｂ、底部半導体層２２ｂを有する。バックゲート導電層２１ｂは、半導体基板Ｂａａと平行に所定領域に亘って広がる板状に構成されている。バックゲート導電層２１ｂは、図３０Ａに示すように、メモリブロックＭＢａ毎に分断されている。底部半導体層２２ｂは、バックゲート導電層２１ｂの上面から所定深さまで形成されている。底部半導体層２２ｂは、図２９及び図３０Ａに示すように、上方から見てカラム方向に延びるように形成されている。底部半導体層２２ｂは、上方からみてマトリクス状に形成されている。底部半導体層２２ｂは、１つのメモリブロックＭＢａにおいて、ロウ方向に「ｎ行」、カラム方向に「２列」配列されている。バックゲート導電層２１Ａ、及び底部半導体層２２Ａは、ポリシリコン（Ｓｉ）にて構成されている。

また、バックゲートトランジスタ層２０ｂは、トンネル絶縁層、電荷蓄積層、及びブロック絶縁層を有する。トンネル絶縁層、電荷蓄積層、及びブロック絶縁層は、バックゲート導電層２１Ａと底部半導体層２２Ａとの間に形成されている。トンネル絶縁層、電荷蓄積層、及びブロック絶縁層は、底部半導体層２２Ａ側からバックゲート導電層２１Ａ側へと順に形成されている。トンネル絶縁層及びブロック絶縁層は、酸化シリコン（ＳｉＯ_２）にて構成されている。電荷蓄積層は、窒化シリコン（ＳｉＮ）にて構成されている。

上記バックゲートトランジスタ層２０ｂの構成において、バックゲート導電層２２ｂは、バックゲートトランジスタＢＧＴｒａの制御ゲートとして機能する。また、バックゲート導電層２２ｂは、バックゲート線ＢＧａの一部として機能する。底部半導体層２２ｂは、メモリストリングＭＳａのＵ字状の底部を構成する。

メモリトランジスタ層３０ｂは、図２６及び図２７に示すように、第１ワード線導電層３１Ｂ（３１Ｂａ〜３１Ｂｄ）、第２ワード線導電層３１Ｃ（３１Ｃａ〜３１Ｃｄ）、第１メモリ柱状半導体層３２ｂ、及び第２メモリ柱状半導体層３２ｃを有する。第１、第２ワード線導電層３１Ｂａ〜３１Ｂｄ、３１Ｃａ〜３１Ｃｄは、１つのメモリブロックＭＢａ毎に、図２８及び図２９Ｂに示すように、カラム方向に並びロウ方向に延びる２つの突出部を有して櫛歯状に形成されている。第１ワード線導電層３１Ｂａ〜３１Ｂｄの突出部は、所定間隔を設けて第２ワード線導電層３１Ｃａ〜３１Ｃｄの突出部の間に位置するように形成されている。つまり、第１、第２ワード線導電層３１Ｂａ〜３１Ｂｄ、３１Ｃａ〜３１Ｃｄの突出部は、１つのメモリブロックＭＢａあたり、カラム方向に「４」列並ぶ。第１、第２メモリ柱状半導体層３２ｂ、３２ｂは、積層方向に延び且つ第１、第２ワード線導電層３１Ｂａ〜３１Ｂｄ、３１Ｃａ〜３１Ｃｄを貫通するように柱状に形成されている。第１、第２メモリ柱状半導体層３２ｂ、３２ｃは、図２８及び図２９Ｂに示すように、第１、第２ワード線導電層３１Ｂａ〜３１Ｂｄ、３１Ｃａ〜３１Ｃｄの突出部にてカラム方向に並ぶように形成されている（上方からみてマトリクス状に形成）。カラム方向に並ぶ一対の第１、第２メモリ柱状半導体層３２ｂ、３２ｃは、底部半導体層２２Ａのカラム方向の両端に各々接続するように形成されている。換言すると、底部半導体層２２Ａは、第１、第２メモリ柱状半導体層３２ｂ、３２ｃの底部を接続するように形成されている。第１、第２ワード線導電層３１Ｂａ〜３１Ｂｄ、３１Ｃａ〜３１Ｃｄ、第１、第２メモリ柱状半導体層３２ｂ、３２ｃは、ポリシリコン（ｐ−Ｓｉ）にて構成されている。

また、メモリトランジスタ層３０ｂは、トンネル絶縁層、電荷蓄積層、及びブロック絶縁層を有する。トンネル絶縁層、電荷蓄積層、及びブロック絶縁層は、第１ワード線導電層３１Ｂａ〜３１Ｂｄと第１メモリ柱状半導体層３２ｂとの間、及び第２ワード線導電層３１Ｃａ〜３１Ｃｄと第２メモリ柱状半導体層３２ｃとの間に形成されている。トンネル絶縁層、電荷蓄積層、及びブロック絶縁層は、第１メモリ柱状半導体層３２ｂ（第２メモリ柱状半導体層３２ｃ）側から第１ワード線導電層３１Ｂａ〜３１Ｂｄ（第２ワード線導電層３１Ｃａ〜３１Ｃｄ）側へと順に形成されている。トンネル絶縁層及びブロック絶縁層は、酸化シリコン（ＳｉＯ_２）にて構成されている。電荷蓄積層は、窒化シリコン（ＳｉＮ）にて構成されている。

上記メモリトランジスタ層３０ｂの構成において、第１、第２ワード線導電層３１Ｂａ〜３１Ｂｄ、３１Ｃａ〜３１Ｃｄは、メモリトランジスタＭＴｒａ１〜ＭＴｒａ８の制御ゲートとして機能する。また、第１、第２ワード線導電層３１Ｂａ〜３１Ｂｄ、３１Ｃａ〜３１Ｃｄは、ワード線ＷＬａ１〜ＷＬａ８の一部として機能する。第１、第２メモリ柱状半導体層３２ｂ、３２ｃは、メモリストリングＭＳａのＵ字状の一対の側部を構成する。

また、メモリトランジスタ層３０ｂに係る構成を換言すると、第１ワード線導電層３１Ｂａ〜３１Ｂｄは、「ロウ方向にｎ行配列され、カラム方向に２列配列された第１メモリ側柱状半導体層３２ｂ」を取り囲むように形成されている。第２ワード線導電層３１Ｃａ〜３１Ｃｄは、「ロウ方向にｎ行配列され、カラム方向に２列配列された第２メモリ側柱状半導体層３２ｃ」を取り囲むように形成されている。

選択トランジスタ層４０ｂは、図２６及び図２７に示すように、ソース側導電層４１ｂ、ドレイン側導電層４２ｂ、ソース側柱状半導体層４３ｂ、及びドレイン側柱状半導体層４４ｂを有する。ソース側導電層４１ｂは、図２８及び図２９Ｃに示すように、カラム方向に並びロウ方向に延びるストライプ状に形成されている。ソース側導電層４１ｂは、１つのメモリブロックＭＢａあたり、２つ設けられている。ソース側導電層４１ｂは、メモリブロックＭＢａ毎に分断されている。ドレイン側導電層４２ｂは、図３０Ｃに示すように、カラム方向に所定の周期でロウ方向に延びるストライプ状に形成されている。ドレイン側導電層４２ｂは、ソース側導電層４１ｂの間に設けられている。ドレイン側導電層４２ｂは、１つのメモリブロックＭＢａあたり、２つ設けられている。ドレイン側導電層４２ｂは、メモリブロックＭＢａ毎に分断されている。ソース側柱状半導体層４３ｂは、ソース側導電層４１ｂを貫通して、第１メモリ柱状半導体層３２ｂの上面に接するように形成されている。ソース側柱状半導体層４３ｂは、１つのメモリブロックＭＢａに対して、ｎ行、２列形成されている。ドレイン側柱状半導体層４４ｂは、ドレイン側導電層４２ｂを貫通して、第２メモリ柱状半導体層３２ｃの上面に接するように形成されている。ドレイン側柱状半導体層４４ｂは、１つのメモリブロックＭＢａに対して、ｎ行、２列形成されている。

また、選択トランジスタ層４０ｂは、ソース側ゲート絶縁層、及びドレイン側ゲート絶縁層を有する。ソース側ゲート絶縁層は、ソース側導電層４１ｂとソース側柱状半導体層４３ｂとの間に形成されている。ドレイン側ゲート絶縁層は、ドレイン側導電層４２ｂとドレイン側柱状半導体層４４ｂとの間に形成されている。ソース側ゲート絶縁層及びドレイン側ゲート絶縁層は、酸化シリコン（ＳｉＯ_２）にて構成されている。

上記選択トランジスタ層４０ｂの構成において、ソース側導電層４１ｂは、ソース側選択トランジスタＳＳＴｒａの制御ゲートとして機能する。また、ソース側導電層４１ｂは、ソース側選択ゲート線ＳＧＳａの一部として機能する。ドレイン側導電層４２ｂは、ドレイン側選択トランジスタＳＤＴｒａの制御ゲートとして機能する。また、ドレイン側導電層４２ｂは、ドレイン側選択ゲート線ＳＧＤａの一部として機能する。

また、選択トランジスタ層４０ｂに係る構成を換言すると、ソース側導電層４１ｂは、「ロウ方向にｎ行配列され、カラム方向に１列配列されたソース側柱状半導体層４３ｂ」を取り囲むように形成されている。ドレイン側導電層４２ｂは、「ロウ方向にｎ行配列され、カラム方向に１列配列されたドレイン側柱状半導体層４４ｂ」を取り囲むように形成されている。ソース側柱状半導体層４３ｂ及びドレイン側柱状半導体層４４ｂは、第１、第２メモリ柱状半導体層３２ｂ、３２ｃから上方に延びるように形成されている。

上記メモリトランジスタ領域ＡＲａ１に係る構成において、メモリストリングＭＳａは、メモリブロックＭＢａあたり、図２８に示すように、カラム方向に２列配列されている。

また、第３実施形態に係る不揮発性半導体記憶装置１０Ｂは、メモリトランジスタ領域ＡＲ１ａ、及び周辺領域ＡＲａ２に延びる配線層５０ｂ、ビット線層６０ｂ、及びソース線層７０を備える。配線層５０ｂとソース線層７０は、同層に形成され、ビット線層６０ｂは、それらの上層に形成されている。なお、ソース線層７０は、ソース線ＳＬａとして機能する。

配線層５０ｂは、ワード接続層５１ｂ、ソース側接続層５２ｂ、ドレイン側接続層５３ｂ、及びバックゲート接続層５４ｂを備える。

ワード接続層５１ｂは、図２８、及び図２９Ｄに示すように、ロウ方向に延びる矩形状に形成されている。ワード接続層５１ｂは、１つのメモリブロックＭＢａあたり、カラム方向に「４列」並んで設けられている。ワード接続層５１ｂは、第１ワード線導電層３１Ｂａ〜３１Ｂｄのロウ方向一端側において、各々コンタクトプラグ層５１１ｂを介して第１ワード線導電層３１Ｂａ〜３１Ｂｄに電気的に接続されている。また、ワード接続層５１ｂは、第２ワード線導電層３１Ｃａ〜３１Ｃｄのロウ方向他端側において、各々コンタクトプラグ層５１１ｂを介して第２ワード線導電層３１Ｃａ〜３１Ｃｄに電気的に接続されている。

ソース側接続層５２ｂは、図２８及び図２９Ｄに示すように、ロウ方向に延びる矩形状に形成されている。ソース側接続層５２ｂは、１つのメモリブロックＭＢａあたり、２つ設けられている。２つのソース側接続層５２ｂのうちの１つは、第１ワード線導電層３１Ｂａ〜３１Ｂｄのロウ方向一端側において、コンタクトプラグ層５２１ｂを介してソース側導電層４１ｂに電気的に接続されている。また、２つのソース側接続層５２ｂのうちの１つは、第２ワード線導電層３１Ｃａ〜３１Ｃｄのロウ方向他端側において、コンタクトプラグ層５２１ｂを介してソース側導電層４１ｂに電気的に接続されている。

ドレイン側接続層５３ｂは、図２８及び図２９Ｄに示すように、ロウ方向に延びる矩形状に形成されている。ドレイン側接続層５３ｂは、１つのメモリブロックＭＢａあたり、２つ設けられている。２つのドレイン側接続層５３ｂのうちの１つは、第１ワード線導電層３１Ｂａ〜３１Ｂｄのロウ方向一端側において、コンタクトプラグ層５３１ｂを介してドレイン側導電層４２ｂに電気的に接続されている。また、２つのドレイン側接続層５３ｂのうちの１つは、第２ワード線導電層３１Ｃａ〜３１Ｃｄのロウ方向他端側において、コンタクトプラグ層５３１ｂを介してドレイン側導電層４２ｂに電気的に接続されている。

バックゲート接続層５４ｂは、図２８及び図２９Ｄに示すように、ロウ方向に延びる矩形状に形成されている。バックゲート接続層５４ｂは、１つのメモリブロックＭＢａあたり、１つ設けられている。バックゲート接続層５４ｂは、第１、第２ワード線導電層３１Ｂａ〜３１Ｂｄ、３１Ｃａ〜３１Ｃｄのロウ方向一端側（他端側）において、コンタクトプラグ層５４１ｂを介してバックゲート導電層２１ｂに電気的に接続されている。

ビット線層６０ｂは、図２８及び図２９Ｅに示すように、カラム方向に延びる矩形状に形成されている。ビット線層６０ｂは、１つのメモリブロックＭＢａあたり、ロウ方向にｎ行並んで形成されている。各々のビット線層６０ｂは、ドレイン側柱状半導体層４４ｂの上面にコンタクトプラグ層６１を介して接続されている。なお、ビット線層６０ｂは、ビット線ＢＬａとして機能する。

ソース線層７０は、図２８及び図２９Ｄに示すように、カラム方向に延びる梯子状に形成されている。ソース線層７０のロウ方向に延びる部分は、１つのメモリブロックＭＢａにおいて、２つ形成されている。ソース線層７０は、それらロウ方向に延びる部分にてソース側柱状半導体層４３ｂの上面に接続されている。

すなわち、第３実施形態に係る不揮発性半導体記憶装置１０Ｂは、以下の（構成１ｃ）、（構成２ｃ）をもって構成されている。

（構成１ｂ）ワード接続層５１ｂについて
・第１、第２ワード線導電層３１Ｂ、３１Ｃのロウ方向の両端近傍へと両側から延びている
（構成２ｂ）メモリストリングＭＳａについて
・１つのメモリブロックＭＢａ毎のカラム方向の
メモリストリングＭＳａの配列数「ｍ」 ・・・ ２
・第１、第２ワード線導電層３１Ｂ、３１Ｃの積層数「ｎ」 ・・・ ４
（構成１ｂ）、（構成２ｂ）を踏まえると、第３実施形態に係る不揮発性半導体記憶装置１０Ｂは、上記（数式１）の関係を満たすように構成されている。

（第３実施形態に係る不揮発性半導体記憶装置１０Ｂの効果）
次に、第３実施形態に係る不揮発性半導体記憶装置１０Ｂの効果について説明する。第３実施形態に係る不揮発性半導体記憶装置１０Ｂは、上記（数式１）に示す関係を満たすように構成されている。したがって、第３実施形態に係る不揮発性半導体記憶装置１０Ｂは、ワード接続層５１ｂの占有面積の増大を抑制し、不揮発性半導体記憶装置１０Ｂ全体の占有面積を縮小することができる。

［第４実施形態］
（第４実施形態に係る不揮発性半導体記憶装置１０Ｃの概略構成）
次に、図３０を参照して、第４実施形態に係る不揮発性半導体記憶装置１０Ｃの概略構成について説明する。図３０は、第４実施形態に係る不揮発性半導体記憶装置１０ＣのメモリストリングＭＳｂを示す回路図である。なお、第４実施形態において、第１〜第３実施形態と同様の構成については、同一符号を付し、その説明を省略する。

図３０に示すように、第１〜第３実施形態と異なり、第４実施形態に係るメモリストリングＭＳｂは、半導体基板Ｂａａと平行な方向からみて「Ｗ字状」に形成されている。メモリストリングＭＳｂは、３組の直列接続されたメモリトランジスタＭＴｒｂ１〜ＭＴｒｂ４、ＭＴｒｂ５〜ＭＴｒｂ８、ＭＴｒｂ９〜ＭＴｒｂ１２、及び２つのバックゲートトランジスタＢＧＴｒｂ１、ＢＧＴｒｂ２を備える。メモリトランジスタＭＴｒｂ１の一端は、バックゲートトランジスタＢＧＴｒｂ１を介してメモリトランジスタＭＴｒｂ５の一端に接続されている。メモリトランジスタＭＴｒｂ５の一端は、バックゲートトランジスタＢＧＴｒｂ２を介してメモリトランジスタＭＴｒｂ９の一端に接続されている。メモリトランジスタＭＴｒｂ４、ＭＴｒｂ８、ＭＴｒｂ１２の一端は、選択トランジスタＳＴｒｂ１、ＳＴｒｂ２、ＳＴｒｂ３に接続されている。

次に、第４実施形態に係る不揮発性半導体記憶装置１０Ｃの概略構成について、図３１及び図３２を参照して説明する。図３１は、第４実施形態に係る不揮発性半導体記憶装置１０Ｃの積層構造を示す概略図であり、図３２は、その拡大図である。第４実施形態に係る不揮発性半導体記憶装置１０Ｃは、図３１に示すように、１つのメモリブロックＭＢｂにおいて、マトリクス状（ロウ方向にｎ行、カラム方向に４列）にメモリストリングＭＳｂを有する。

メモリブロックＭＢｂは、メモリストリングＭＳｂ毎に設けられたＷ字型半導体層ＳＣｂ、ワード線ＷＬｂ１〜ＷＬｂ４、選択ゲート線ＳＧｂ、及びバックゲート線ＢＧｂを有する。

Ｗ字型半導体層ＳＣｂは、図３２に示すように、ロウ方向からみてＷ字状（横倒しされたＥ字状、または櫛形状）に形成されている。Ｗ字状半導体層ＳＣｂは、半導体基板Ｂａａに対して略垂直方向に延びる複数本（この例では３本）の柱状部ＣＬｂ、及び複数の柱状部ＣＬｂの下端を連結させるように形成された連結部ＪＰｂを有する。連結部ＪＰｂは、図３２に示すカラム方向を長手方向として形成される。１つのメモリストリングＭＳを構成する３本の柱状部ＣＬｂも、カラム方向に沿って並ぶように形成されている。

複数の柱状部ＣＬｂの周囲には、図３２では図示を省略するが、メモリセルの一部を構成する電荷蓄積層がトンネル絶縁膜を介して形成され、さらに電荷蓄積層の周囲にはブロック絶縁膜が形成される。また、この複数の柱状部ＣＬｂの周囲には、このトンネル絶縁膜、電荷蓄積層及びブロック絶縁膜を介してワード線ＷＬｂ１〜ＷＬｂ４が形成されている。

ワード線ＷＬｂ１〜ＷＬｂ４は、図３２では図示を省略する層間絶縁膜を介して、基板Ｂａａ上に導電層膜を複数層積み上げることで形成されている。ワード線ＷＬｂ１〜ＷＬｂ４は、半導体基板Ｂａａ上に格子上に３×４個、２次元配置される複数のメモリストリングＭＳｂに共通に接続される板状電極として形成されている。１列に並ぶメモリストリングＭＳｂ毎にストライプ状（短冊状）に、細長く形成されているのではなく、マトリクス状に配列されたメモリストリングＭＳｂに共通に接続される板状形状を有していることにより、ワード線ＷＬｂ１〜ＷＬｂ４の配線抵抗は、ストライプ状に細く形成される場合に比べ小さくすることができる。

選択ゲート線ＳＧｂ（ＳＧｂ１〜ＳＧｂ４）は、複数の柱状部ＣＬｂの先端側において、カラム方向に並ぶ複数の柱状部ＣＬｂに共通に、カラム方向を長手方向としたストライプ形状を有するように接続されている。すなわち、ロウ方向に並ぶ複数のメモリストリングＭＳｂは、それぞれ異なる選択ゲート線ＳＧｂ１〜４に接続されている。

バックゲート線ＢＧｂは、図示しないゲート絶縁膜を介して連結部ＪＰｂと接している。連結部ＪＰｂには、このバックゲート線ＢＧｂをゲート電極としたバックゲートトランジスタＢＧＴｒｂが２個形成される。

また、ロウ方向に並ぶ柱状部ＣＬｂに沿って、ロウ方向を長手方向としてビット線ＢＬｂが形成されている。１つのメモリストリングＭＳｂを構成する３つの柱状部ＣＬｂには、それぞれ異なるビット線ＢＬｂ０〜２が接続されている。

また、連結部ＪＰｂには、３つの柱状部ＣＬｂの間の位置において２つのバックゲートトランジスタＢＧＴｒｂが、バックゲート層ＢＧｂをゲートとして形成されている。

また、複数の柱状部ＣＬｂの上端には、選択トランジスタＳＧＴｒｂがそれぞれ形成されている。選択トランジスタＳＧＴｒｂは、１つの選択ゲート線ＳＧｂに共通接続され、同時に導通する。このようなメモリストリングＭＳｂが、ワード線ＷＬｂ１〜４を共通接続されて、基板Ｂａａ上に２次元的にマトリクス配置されている。

（第４実施形態に係る不揮発性半導体記憶装置１０Ｃの積層構造）
図３３〜図３５を参照して、第４実施形態に係る不揮発性半導体記憶装置１０Ｃの積層構造について説明する。図３３は、第４実施形態に係る不揮発性半導体記憶装置１０Ｃのロウ方向断面図である。図３４は、そのカラム方向断面図であり、図３５は、その上面図である。

第４実施形態に係る不揮発性半導体記憶装置１０Ｃは、図３３に示すように、半導体基板Ｂａａ上に、順次、バックゲートトランジスタ層２０ｃ、メモリトランジスタ層３０ｃ、選択トランジスタ層４０ｃ、配線層５０ｃ、及びビット線層６０ｃを有する。バックゲートトランジスタ層２０ｃは、バックゲートトランジスタＢＧＴｒｂ１、ＢＧＴｒｂ２として機能する。メモリトランジスタ層３０ｃは、メモリトランジスタＭＴｒｂ１〜ＭＴｒｂ４、ＭＴｒｂ５〜ＭＴｒｂ８、及びＭＴｒｂ９〜ＭＴｒｂ１２として機能する。選択トランジスタ層４０ｃは、選択トランジスタＳＧＴｒｂとして機能する。

バックゲートトランジスタ層２０ｃは、図３３に示すように、バックゲート導電層２１ｃ、底部半導体層２２ｃを有する。バックゲート導電層２１ｃは、半導体基板Ｂａａと平行に所定領域に亘って広がる板状に構成されている。バックゲート導電層２１ｃは、メモリブロックＭＢｂ毎に分断されている。バックゲート導電層２１ｃは、１つのメモリブロックＭＢｂにおいて、１つ設けられている。底部半導体層２２ｃは、バックゲート導電層２１ｃの上面から所定深さまで形成されている。底部半導体層２２ｃは、上方から見てロウ方向に延びるように形成されている。底部半導体層２２ｃは、図３５に示すように、上方からみてマトリクス状（ロウ方向に「ｎ行」、カラム方向に「４列」）に形成されている。バックゲート導電層２１ｃ、及び底部半導体層２２ｃは、ポリシリコン（ｐ−Ｓｉ）にて構成されている。

また、バックゲートトランジスタ層２０ｃは、第３実施形態と同様に、トンネル絶縁層、電荷蓄積層、及びブロック絶縁層を有する。

上記バックゲートトランジスタ層２０ｃの構成において、バックゲート導電層２１ｃは、バックゲートトランジスタＢＧＴｒｂ１、ＢＧＴｒｂ２の制御ゲートとして機能する。また、バックゲート導電層２１ｃは、バックゲート線ＢＧｂの一部として機能する。底部半導体層２２ｃは、メモリストリングＭＳｂのＷ字状の底部を構成する。

また、バックゲートトランジスタ層２０ｃに係る構成を換言すると、バックゲート導電層２１ｃは、「ロウ方向にｎ行配列され且つカラム方向に４列配列された底部半導体層２２ｃ」を取り囲むように形成されている。

メモリトランジスタ層３０ｃは、図３３に示すように、ワード線導電層３１Ｄ（３１Ｄａ〜３１Ｄｄ）、及びメモリ柱状半導体層３２ｃを有する。ワード線導電層３１Ｄａ〜３１Ｄｄは、積層され、半導体基板Ｂａａと平行な方向に所定領域に亘って広がる板状に構成されている。ワード線導電層３１Ｄａ〜３１Ｄｄは、メモリブロックＭＢｂ毎に分断されている。メモリ柱状半導体層３２ｃは、積層方向に延び且つワード線導電層３１Ｄａ〜３１Ｄｄを貫通するように形成されている。ワード線導電層３１Ｄａ〜３１Ｄｄ及びメモリ柱状半導体層３２ｃは、ポリシリコン（ｐ−Ｓｉ）にて構成されている。

また、メモリトランジスタ層３０ｃは、第３実施形態と同様に、トンネル絶縁層、電荷蓄積層、及びブロック絶縁層を有する。

上記メモリトランジスタ層３０ｃの構成において、ワード線導電層３１Ｄａ〜３１Ｄｄは、メモリトランジスタＭＴｒｂ１〜ＭＴｒｂ４、ＭＴｒｂ５〜ＭＴｒｂ８、ＭＴｒｂ９〜ＭＴｒｂ１２の制御ゲートとして機能する。また、ワード線導電層３１Ｄａ〜３１Ｄｄは、ワード線ＷＬｂ１〜ＷＬｂ４の一部として機能する。メモリ柱状半導体層３２ｃは、メモリストリングＭＳｂのＷ字状の側部を構成する。

また、メモリトランジスタ層３０ｃに係る構成を換言すると、ワード線導電層３１Ｄａ〜３１Ｄｄは、ロウ方向に９行配列され且つカラム方向に４列配列されたメモリ柱状半導体層３２ｃを取り囲むように形成されている。

選択トランジスタ層４０ｃは、図３３に示すように、導電層４１ｃ、柱状半導体層４２ｃを有する。導電層４１ｃは、ロウ方向に延び、カラム方向に並ぶように形成されている。導電層４１ｃは、メモリブロックＭＢｂ毎に分断されている。柱状半導体層４２ｃは、導電層４１ｃを貫通して、メモリ柱状半導体層３２ｃの上面に接するように形成されている。

上記選択トランジスタ層４０ｃの構成において、導電層４１ｃは、選択トランジスタＳＧＴｒｂの制御ゲートとして機能する。また、導電層４１ｃは、選択ゲート線ＳＧｂの一部として機能する。

また、選択トランジスタ層４０ｃに係る構成を換言すると、４つの導電層４１ｃは、１つのメモリブロックＭＢｂにおいて、「ロウ方向に９行配列され且つカラム方向に４列配列された柱状半導体層４２ｃ」を取り囲むように形成されている。

また、上記構成において、メモリストリングＭＳｂは、図３５に示すように、１つのメモリブロックＭＢｂあたり、カラム方向に４列配列されている。

配線層５０ｃは、図３３に示すように、ワード接続層５１ｃ、選択ゲート接続層５２ｃ、及びバックゲート接続層５４ｃを備える。

ワード接続層５１ｃは、図３５に示すように、ロウ方向に延びる矩形状に形成されている。ワード接続層５１ｃは、１つのメモリブロックＭＢｂあたり、カラム方向に「４列」並んで設けられている。ワード接続層５１ｃは、ワード線導電層３１Ｄａ〜３１Ｄｄのロウ方向一端側において、各々コンタクトプラグ層５１１ｃを介してワード線導電層３１Ｄａ〜３１Ｄｄに電気的に接続されている。

選択ゲート接続層５２ｃは、図３５に示すように、ロウ方向に延びる矩形状に形成されている。選択ゲート接続層５２ｃは、ワード線導電層３１Ｄａ〜３１Ｄｄのロウ方向他端側において、コンタクトプラグ層５２１ｃを介して導電層４１ｃに電気的に接続されている。

バックゲート接続層５４ｃは、図３５に示すように、ロウ方向に延びる矩形状に形成されている。バックゲート接続層５４ｃは、ワード線導電層３１Ｄａ〜３１Ｄｄのロウ方向他端側（一端側）において、コンタクトプラグ層５４１ｃを介してバックゲート導電層２１ｃに電気的に接続されている。

ビット線層６０ｃは、図３３に示すように、配線層５０ｃと同層に形成されている。ビット線層６０ｃは、カラム方向に延びる矩形状に形成されている。ビット線層６０ｃは、図３５に示すように、１つのメモリブロックＭＢｂにおいて、ロウ方向にｎ行並んで形成されている。各々のビット線層６０ｃは、各々の柱状半導体層４２ｃの上面に接続されている。なお、ビット線層６０ｃは、ビット線ＢＬｂとして機能する。

すなわち、第４実施形態に係る不揮発性半導体記憶装置１０Ｃは、以下の（構成１ｄ）、（構成２ｄ）をもって構成されている。

（構成１ｄ）ワード接続層５１ｃについて
・ワード線導電層３１Ｄのロウ方向の一端側近傍へと片側から延びている
（構成２ｄ）メモリストリングＭＳｂについて
・１つのメモリブロックＭＢｂ毎のカラム方向の配列数「ｍ」 ・・・ ４
・ワード線導電層３１Ｄの積層数「ｎ」 ・・・ ４
（構成１ｄ）、（構成２ｄ）を踏まえると、第４実施形態に係る不揮発性半導体記憶装置１０Ｃは、上記（数式１）の関係を満たすように構成されている。

（第４実施形態に係る不揮発性半導体記憶装置１０Ｃの効果）
次に、第４実施形態に係る不揮発性半導体記憶装置１０Ｃの効果について説明する。第４実施形態に係る不揮発性半導体記憶装置１０Ｃは、上記（数式１）の関係を満たすように構成されているので、第１実施形態と同様の効果を奏する。

［その他実施形態］
以上、不揮発性半導体記憶装置の実施形態を説明してきたが、本発明は、上記実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、置換等が可能である。

本発明の第１実施形態に係る不揮発性半導体記憶装置１０の回路図である。 図１の拡大図である。 第１実施形態に係るメモリトランジスタ領域ＡＲ１の積層構造を示す概略図である。 図３の拡大図である。 ワード線駆動回路１１０を示す回路図である。 選択ゲート線駆動回路１２０を示す回路図である。 ソース線駆動回路１６０を示す回路図である。 昇圧回路１４０Ａ〜１４０Ｃを示す回路図である。 昇圧回路１４０Ａ〜１４０Ｃの動作を示すタイミングチャートである。 昇圧回路１４０Ａ〜１４０Ｃの動作を示すタイミングチャートである。 第１実施形態に係る不揮発性半導体記憶装置１０による読み出し動作を示すタイミングチャートである。 第１実施形態に係る不揮発性半導体記憶装置１０による読み出し動作を示すタイミングチャートである。 第１実施形態に係る不揮発性半導体記憶装置１０による読み出し動作を示すタイミングチャートである。 第１実施形態に係る不揮発性半導体記憶装置１０によるプログラム動作を示すタイミングチャートである。 第１実施形態に係る不揮発性半導体記憶装置１０によるプログラム動作を示すタイミングチャートである。 第１実施形態に係る不揮発性半導体記憶装置１０によるプログラム動作を示すタイミングチャートである。 第１実施形態に係る不揮発性半導体記憶装置１０による消去動作を示すタイミングチャートである。 第１実施形態に係る不揮発性半導体記憶装置１０による消去動作を示すタイミングチャートである。 第１実施形態に係る不揮発性半導体記憶装置１０による消去動作を示すタイミングチャートである。 第１実施形態に係る不揮発性半導体記憶装置１０のロウ方向断面図を示す。 第１実施形態に係る不揮発性半導体記憶装置１０のカラム方向断面図を示す。 第１実施形態に係る不揮発性半導体記憶装置１０の上面図を示す。 図１１の一部拡大図である。 図１１の一部拡大図である。 第２実施形態に係る不揮発性半導体記憶装置１０Ａのロウ方向断面図である。 第２実施形態に係る不揮発性半導体記憶装置１０Ａのカラム方向断面図である。 第２実施形態に係る不揮発性半導体記憶装置１０Ａの上面図である。 第３実施形態に係る不揮発性半導体記憶装置１０Ｂの回路図である。 図１９の拡大図である。 第３実施形態に係るメモリトランジスタ領域ＡＲａ１の積層構造を示す概略図である。 図２１の拡大断面図である。 第３実施形態に係る不揮発性半導体記憶装置１０Ｂによる読み出し動作を示すタイミングチャートである。 第３実施形態に係る不揮発性半導体記憶装置１０Ｂによる読み出し動作を示すタイミングチャートである。 第３実施形態に係る不揮発性半導体記憶装置１０Ｂによる読み出し動作を示すタイミングチャートである。 第３実施形態に係る不揮発性半導体記憶装置１０Ｂによるプログラム動作を示すタイミングチャートである。 第３実施形態に係る不揮発性半導体記憶装置１０Ｂによるプログラム動作を示すタイミングチャートである。 第３実施形態に係る不揮発性半導体記憶装置１０Ｂによるプログラム動作を示すタイミングチャートである。 第３実施形態に係る不揮発性半導体記憶装置１０Ｂによる消去動作を示すタイミングチャートである。 第３実施形態に係る不揮発性半導体記憶装置１０Ｂによる消去動作を示すタイミングチャートである。 第３実施形態に係る不揮発性半導体記憶装置１０Ｂによる消去動作を示すタイミングチャートである。 第４実施形態に係る不揮発性半導体記憶装置１０Ｂのロウ方向断面図である。 第４実施形態に係る不揮発性半導体記憶装置１０Ｂののカラム方向断面図である。 第４実施形態に係る不揮発性半導体記憶装置１０Ｂのの上面図である。 図２８の各層を示す上面図である。 図２８の各層を示す上面図である。 図２８の各層を示す上面図である。 図２８の各層を示す上面図である。 図２８の各層を示す上面図である。 第４実施形態に係る不揮発性半導体記憶装置１０ＣのメモリストリングＭＳｂを示す回路図である。 第４実施形態に係るメモリトランジスタ領域の積層構造を示す概略図である。 図３１の拡大図である。 第４実施形態に係る不揮発性半導体記憶装置１０Ｃのロウ方向断面図である。 第４実施形態に係る不揮発性半導体記憶装置１０Ｃのカラム方向断面図である。 第４実施形態に係る不揮発性半導体記憶装置１０Ｃの上面図である。

符号の説明

１０、１０Ａ〜１０Ｃ…不揮発性半導体記憶装置、 ＭＳ、ＭＳａ、ＭＳｂ…メモリストリング、 ＭＴｒ１〜ＭＴｒ４、ＭＴｒａ１〜ＭＴｒａ８、ＭＴｒｂ１〜ＭＴｒｂ１２…メモリトランジスタ、 ＳＳＴｒ、ＳＳＴｒａ、ＳＳＴｒｂ…ソース側選択トランジスタ、 ＳＤＴｒ、ＳＤＴｒａ…ドレイン側選択トランジスタ、 ＳＧＴｒｂ…選択トランジスタ、 ＢＧＴｒａ、ＢＧＴｒｂ１、ＢＧＴｒｂ２…バックゲートトランジスタ。

Claims (5)

1. 直列接続された複数のメモリセルを含む複数のメモリストリングを有し且つ基板に平行な第１領域毎に設けられた複数のメモリブロック、及び同層に形成され且つ前記基板に平行な第１方向に延びる複数の配線層を備える不揮発性半導体記憶装置であって、
   各々の前記メモリブロックは、
   前記第１領域に亘って前記基板に対して平行に広がると共に積層方向にｎ層形成され且つ複数の前記メモリストリングで共有される第１導電層と、
   積層方向に延びると共に前記第１導電層を貫通するように形成され且つ各々の前記メモリストリング毎に設けられる第１半導体層と、
   前記第１導電層と前記第１半導体層との間に形成され且つ電荷を蓄積可能に構成された電荷蓄積層とを備え、
   前記メモリストリングは、
   前記第１半導体層、前記第１導電層の一部、及び前記電荷蓄積層にて構成され、且つ各々の前記メモリブロック毎に、前記積層方向及び前記第１方向に直交する第２方向にｍ列配列され、
   前記配線層は、前記第２方向に配列され、前記第１導電層の前記第１方向の一端近傍へと片側から延びるように形成され、且つ前記第１導電層にコンタクトプラグを介して接続され、
   以下に示す（式１）の関係を満たすことを特徴とする不揮発性半導体記憶装置。
   

   
2. 前記メモリブロックは、
   前記第１導電層の下層に設けられ且つ前記第１領域に亘って前記基板に対して平行に広がる第２導電層と、
   積層方向に延びると共に前記第１半導体層の下面から延びるように形成され且つ前記第２導電層を貫通するように形成された第２半導体層と、
   前記第２導電層と前記第２半導体層との間に形成された第１ゲート絶縁層と
   を備え、
   前記第２半導体層、前記第２導電層の一部、及び前記第１ゲート絶縁層は、前記メモリストリングの一端に直列接続された複数の第１選択トランジスタを構成する
   ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
3. 前記メモリブロックは、
   前記第１導電層の上層に設けられ且つ前記第１領域にて、前記第２方向に並び前記第１方向に延びるように形成された第３導電層と、
   積層方向に延びると共に前記第１半導体層の上面から延びるように形成され且つ前記第３導電層を貫通するように形成された第３半導体層と、
   前記第３導電層と前記第３半導体層との間に形成された第２ゲート絶縁層と
   を備え、
   前記第３半導体層、前記第３導電層の一部、及び前記第３ゲート絶縁層は、前記メモリストリングの他端に直列接続された複数の第２選択トランジスタを構成する
   ことを特徴とする請求項１又は請求項２記載の不揮発性半導体記憶装置。
4. 直列接続された複数のメモリセルを含む複数のメモリストリングを有し且つ基板に平行な第１領域毎に設けられた複数のメモリブロック、及び同層に形成され且つ前記基板に平行な第１方向に延びる複数の配線層を備える不揮発性半導体記憶装置であって、
   各々の前記メモリブロックは、
   前記第１領域に亘って前記基板に対して平行に広がると共に積層方向にｎ層形成され且つ複数の前記メモリストリングで共有される第１導電層と、
   積層方向に延びると共に前記第１導電層を貫通するように形成され且つ各々の前記メモリストリング毎に設けられる第１半導体層と、
   前記第１導電層と前記第１半導体層との間に形成され且つ電荷を蓄積可能に構成された電荷蓄積層とを備え、
   前記メモリストリングは、
   前記第１半導体層、前記第１導電層の一部、及び前記電荷蓄積層にて構成され、且つ各々の前記メモリブロック毎に、前記積層方向及び前記第１方向に直交する第２方向にｍ列配列され、
   前記配線層は、前記第２方向に配列され、前記第１導電層の前記第１方向の両端近傍へと両側から延びるように形成され、且つ前記第１導電層にコンタクトプラグを介して接続され、
   以下に示す（式２）の関係を満たすことを特徴とする不揮発性半導体記憶装置。
   

   
5. 直列接続された複数のメモリセルを含む複数のメモリストリングを有し且つ基板に平行な第１領域毎に設けられた複数のメモリブロック、及び同層に形成され且つ前記基板に平行な第１方向に延びる複数の配線層を備える不揮発性半導体記憶装置であって、
   各々の前記メモリブロックは、
   前記第１領域にて前記第１方向に延びる複数の突出部を有して櫛歯状に形成されると共に積層方向にｎ層形成され且つ複数の前記メモリストリングで共有される第１導電層と、
   前記第１領域にて前記第１方向に延びる複数の突出部を有して櫛歯状に形成されると共に積層方向にｎ層形成され且つ複数の前記メモリストリングで共有され、当該突出部を前記第１導電層の突出部の間に位置するように形成された第２導電層と、
   前記第１導電層を貫通するように形成され且つ前記メモリストリング毎に設けられた第１半導体層と、
   前記第２導電層を貫通するように形成され且つ前記メモリストリング毎に設けられた第２半導体層と、
   前記第１半導体層の底部及び前記第２半導体層の底部を連結するように形成された第３半導体層と、
   前記第１導電層と前記第１半導体層との間及び前記第２導電層と前記第２半導体層との間に形成され且つ電荷を蓄積可能に構成された電荷蓄積層とを備え、
   前記メモリストリングは、前記第１導電層、前記第２導電層、前記第１半導体層、前記第２半導体層、前記第３半導体層、及び前記電荷蓄積層にて構成され、且つ各々の前記メモリブロック毎に、前記積層方向及び前記第１方向に直交する第２方向にｍ列配列され、
   前記配線層は、前記第２方向に配列され、前記第１導電層及び前記第２導電層の両端近傍へと両側から延びるように形成され、且つ前記第１導電層又は前記第２導電層にコンタクトプラグを介して接続され、
   以下に示す（式３）の関係を満たすことを特徴とする不揮発性半導体記憶装置。
   

   

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