JP2010057150A

JP2010057150A - 協動回路

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Publication number: JP2010057150A
Application number: JP2008234571A
Authority: JP
Inventors: Fu-Yang Shih; 富洋史; Ken-Tang Wu; 肯唐呉
Original assignee: Macroblock Inc
Current assignee: Macroblock Inc
Priority date: 2008-08-27
Filing date: 2008-09-12
Publication date: 2010-03-11
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Also published as: JP5489440B2; ES2398850T3; EP2163998B1; US20100052757A1; TWI371692B; EP2163998A1; KR101043571B1; US7816965B2; TW201009586A; PL2163998T3; KR20100025455A

Abstract

【課題】協動回路の高周波数での運転時の高パワー消耗、電磁干渉及び各ステージの回路のパルス幅変調周波数が異なる問題を解決する。
【解決手段】第１制御信号と第２制御信号を生成し、該第１制御信号のパルス幅は該第２制御信号のパルス幅により決定する第１制御モジュールと、該第１制御モジュールに接続されて該第１制御信号と第２制御信号を受け取り、並びに該第１制御信号と該第２制御信号に基づき第３制御信号を生成する第２制御モジュールと、を包含し、該第２制御モジュールが該第１制御信号と該第２制御信号に基づき該第３制御信号の周波数とデューティ−サイクルを該第２制御信号の周波数とデューティ−サイクルと同じとなすが、位相は第２制御信号の位相に較べて位相遅延を発生する。
【選択図】図１

Description

本発明は一種の協動回路に係り、特に現ステージの制御モジュールの生成する制御信号の位相が前ステージの生成する制御信号の位相に較べて位相遅延を発生するものに関する。

現在、大電流装置制御に応用されている協動回路は、一般には回路内部のスイッチにより制御され、例えば、ＳＰＩ（ＳｅｒｉａｌＰｅｒｉｐｈｅｒａｌＩｎｔｅｒｆａｃｅ）、Ｉ２Ｃ、ＳＭ（ＳｙｓｔｅｍＭａｎａｇｅｍｅｎｔ）バス或いはＰＭバスを通信インタフェースとしている。

ただし、ＳＰＩ、Ｉ２Ｃ、ＳＭバス或いはＰＭバスには以下のような欠点がある。
１．ＳＰＩ以外は、いずれも別にアドレスを必要とし、高周波数の切り換え時に、クロック周波数が低すぎ、７ビット解析度、５００ｋＨｚのパルス幅変調では、そのクロック周波数は６０ＭＨｚが必要である。
２．ＳＰＩは環状トポロジーを使用し、アドレス不要であるが、低周波数の状況では起動できず、高周波数時にはパワー消耗し且つ電磁干渉とノイズの問題を解決しなければならない。
３．マスタ制御回路が設定データ、例えば数量、解析度或いは位相シフト等をスレーブ回路に伝送する場合、これらのスレーブ回路はクロックを具備してデータ伝送する必要がある。もし、外部クロックを採用するとパワー消耗し電磁干渉の問題も発生する。もし、各スレーブ回路内にそれぞれクロックジェネレータをビルトインするとなると、コストアップしパワー消耗する。且つ各集積回路のクロックは同じでなく、このため各集積回路のパルス幅変調周波数の差異を形成する。

このため、アドレス不要で且つどのような周波数で操作されても、低パワー消耗、低電磁干渉で、各ステージの回路のパルス幅変調周波数が同じという効果を達成する一種の協動回路の研究開発が必要である。

ゆえに、本発明は一種の協動回路を提供し、その主要な目的は、協動回路の高周波数での運転時の高パワー消耗、電磁干渉及び各ステージの回路のパルス幅変調周波数が異なる問題を解決することにある。

請求項１の発明は、協動回路において、
第１制御モジュールであって、第１制御信号と第２制御信号を生成し、該第１制御信号の周波数とパルス幅は該第２制御信号の周波数とパルス幅により決定される、上記第１制御モジュールと、
第２制御モジュールであって、該第１制御モジュールに接続されて該第１制御信号と該第２制御信号を受け取り、並びに該第１制御信号と該第２制御信号に基づき第３制御信号を生成する、上記第２制御モジュールと、
を包含し、該第２制御モジュールが、該第１制御信号と該第２制御信号に基づき、該第３制御信号の位相に、該第２制御信号の位相に較べての位相遅延を発生させることを特徴とする、協動回路としている。
請求項２の発明は、請求項１記載の協動回路において、更に複数の第３制御モジュールを包含し、これら第３制御モジュールは、該第１制御信号を受け取り、これら第３制御モジュール中の第１ステージは該第２制御モジュールに接続され並びに該第１制御信号及び該第３制御信号を受け取り、これにより現ステージの制御モジュールの第３制御信号を生成し、その他の第３制御モジュールはいずれも前ステージの第３制御モジュールに接続され、並びに前ステージの第３制御信号及び該第１制御信号を受け取って現ステージの制御モジュールの第３制御信号を生成し、該第２制御モジュールは該第１制御信号と該第２制御信号に基づき、該第３制御信号の位相に、該第２制御信号の位相と較べての位相遅延を発生させ、これら第３制御モジュールは該第１制御信号及び前ステージの第３制御信号に基づき、現ステージの制御モジュールの第３制御信号の位相に、前ステージの第３制御信号の位相に較べての位相遅延を発生させることを特徴とする、協動回路としている。
請求項３の発明は、請求項１記載の協動回路において、更に複数の第３制御モジュールを包含し、これら第３制御モジュール中の第１ステージは該第２制御モジュールに接続され、その他の第３制御モジュールはいずれも前ステージの第３制御モジュールに接続され、該第２制御モジュールは、該第１制御信号に基づき該第１ステージの第３制御モジュールに発送する第１制御信号を生成し、その他の各ステージの第３制御モジュールは前ステージの第３制御モジュールの第１制御信号に基づき、後ステージの第３制御モジュールに発送する第１制御信号を生成し、各ステージの制御モジュールは前ステージの制御モジュールの生成する第１制御信号と該第３制御信号に基づき、現ステージの制御モジュールの制御信号を生成し、該第２制御モジュールは該第１制御信号と該第２制御信号に基づき、該第３制御信号の位相に、該第２制御信号の位相と較べての位相遅延を発生させ、これら第３制御モジュールは前ステージの制御モジュールの生成する第１制御信号及び前ステージの制御信号に基づき、現ステージの制御モジュールの制御信号の位相に、前ステージの制御信号の位相に較べての位相遅延を発生させることを特徴とする、協動回路としている。
請求項４の発明は、請求項１記載の協動回路において、該第３制御信号は該第１制御モジュールにフィードバックされ、該第１制御モジュールは第４制御信号を生成し、該第４制御信号がある状態の時、該第２制御モジュールは、該第１制御信号及び該第２制御信号に基づき、該第３制御信号の位相に、該第２制御信号の位相に較べての位相遅延を発生させ、該第４制御信号が別の状態の時、該第１制御信号、該第２制御信号及び該第３制御信号はそれぞれ各自の周波数、パルス、及び位相を有し、該第１制御モジュールが該第１制御信号及び該第２制御信号を該第２制御モジュールに伝送し、並びに、該第２制御モジュールが該第１制御モジュールにフィードバックする第３制御信号に基づき、該第２制御モジュールの数量を判定することを特徴とする、協動回路としている。
請求項５の発明は、請求項２記載の協動回路において、そのうち最後のステージの制御モジュールの制御信号が該第１制御モジュールにフィードバックされ、該第１制御モジュールが第４制御モジュールを生成し、このモード設定信号がある状態の時、該第２制御モジュールが該第１制御信号と該第２制御信号に基づき、該第３制御信号の位相に、該第２制御信号の位相に較べての位相遅延を発生させ、これら第３制御モジュールは該第１制御信号と前ステージの制御信号に基づき、現ステージの制御モジュールの制御信号の位相に、前ステージの制御信号の位相に較べての位相遅延を発生させ、該第４制御信号が別の状態の時、該第１制御信号、該第２制御信号及び該第３制御信号はそれぞれの周波数、パルス幅及び位相を有し、該第１制御モジュールが該第１制御信号を該第２制御モジュールに伝送し、並びに該第１制御信号が順にこれら第３制御モジュールを通過し、該第１制御モジュールにフィードバックされる最後のステージの制御モジュールの制御信号に基づき、該第２制御モジュール及びこれら第３制御モジュールの総数量を判定することを特徴とする、協動回路としている。
請求項６の発明は、請求項３記載の協動回路において、そのうち最後のステージの制御モジュールの第１制御信号及び第３制御信号が該第１制御モジュールにフィードバックされ、該第１制御モジュールが第４制御モジュールを生成し、該第４制御信号が別の状態の時、該第２制御モジュールが、該第１制御信号及び該第２制御信号に基づき、該第３制御信号の位相に、該第２制御信号の位相に較べての位相遅延を発生させ、これら第３制御モジュールは前ステージの制御モジュールを通過した第１制御信号及び前ステージの第３制御信号に基づき、前該前ステージの制御信号の位相に、前ステージの第３制御信号の位相に較べての位相遅延を生成させ、該第４制御信号が別の状態の時、該第１制御信号、該第２制御信号及び該第３制御信号はそれぞれの周波数、パルス幅及び位相を有し、該第１制御モジュールが該第１制御信号を該第２制御モジュールに伝送し、並びに該第１制御信号に順にこれら第３制御モジュールを通過させ、該第１制御モジュールにフィードバックされる最後のステージの制御モジュールの第３制御信号に基づき、該第２制御モジュール及びこれら第３制御モジュールの総数量を判定することを特徴とする、協動回路としている。
請求項７の発明は、請求項１記載の協動回路において、該第１制御信号の周波数は該第２制御信号の周波数に、これらイネーブルされた協動制御モジュールの数量の総和を乗じたものに等しく、且つ該第１制御信号のパルス幅は、該第２制御信号のパルス幅を該第１制御信号の周期で除算した余数とされることを特徴とする、協動回路としている。
請求項８の発明は、請求項１記載の協動回路において、該第２制御信号の上縁がトリガされた後、該第３制御信号は該第１制御信号の次の信号上縁にトリガされ高準位となり、該第２制御信号の下縁がトリガされた後、該第３制御信号は該第１制御信号の次の信号下縁にトリガされて高準位となることを特徴とする、協動回路としている。
請求項９の発明は、請求項２記載の協動回路において、該第２制御信号の上縁がトリガされた後、各該第３制御信号は該第１制御信号の次の信号上縁にトリガされ高準位となり、該第２制御信号の下縁がトリガされた後、該第３制御信号は該第１制御信号の次の信号下縁にトリガされて高準位とされることを特徴とする、協動回路としている。
請求項１０の発明は、請求項３記載の協動回路において、該第２制御信号の上縁がトリガされた後、各該第３制御信号は該第１制御信号の次の信号上縁にトリガされ高準位となり、該第２制御信号の下縁がトリガされた後、該第３制御信号は該第１制御信号の次の信号下縁にトリガされて高準位とされることを特徴とする、協動回路としている。
請求項１１の発明は、請求項１記載の協動回路において、該第１制御信号の下縁がトリガされ且つ該第２制御信号が高準位とされる時、該第３制御信号は該第１制御信号の次の信号上縁にトリガされ高準位となり、該第１制御信号の上縁がトリガされ且つ該第２制御信号が低準位とされる時、該第３制御信号は該第１制御信号の次の信号下縁にトリガされて低準位とされることを特徴とする、協動回路としている。
請求項１２の発明は、請求項２記載の協動回路において、該第１制御信号の下縁がトリガされ且つ前ステージの制御信号が高準位とされる時、現ステージの制御モジュールの第３制御信号が該第１制御信号の次の信号上縁にトリガされて高準位となり、該第１制御信号の上縁がトリガされ且つ前ステージの制御信号が低準位とされる時、現ステージの制御モジュールの第３制御信号が該第１制御信号の次の信号下縁にトリガされて低準位となることを特徴とする、協動回路としている。
請求項１３の発明は、請求項３記載の協動回路において、該第１制御信号の下縁がトリガされ且つ前ステージの制御信号が高準位とされる時、現ステージの制御モジュールの第３制御信号が該第１制御信号の次の信号上縁にトリガされて高準位となり、該第１制御信号の上縁がトリガされ且つ前ステージの制御信号が低準位とされる時、現ステージの制御モジュールの第３制御信号が該第１制御信号の次の信号下縁にトリガされて低準位となることを特徴とする、協動回路としている。
請求項１４の発明は、協動回路において、
第１制御モジュールであって、第１制御信号と第２制御信号及び第５制御信号を生成し、該第５制御信号は該第２制御信号のパルス幅と周波数データを包含し、且つ該第１制御信号の周波数とパルス幅は該該第２制御信号の周波数とパルス幅により決定される、上記第１制御モジュールと、
第２制御モジュールであって、該第１制御モジュールに接続されて該第１制御信号と該第２制御信号を受け取り、並びに該第１制御信号により該第２制御モジュールがトリガされて、該第５制御信号を受け取り並びに後ステージの制御モジュールの第３制御信号及び第５制御信号を生成する、上記第２制御モジュールと、
を包含し、該第２制御モジュールが、該第１制御信号と該第２制御信号に基づき、該第３制御信号の位相に、該第２制御信号の位相に較べての位相遅延を発生させることを特徴とする、協動回路としている。
請求項１５の発明は、請求項１４記載の協動回路において、更に複数の第３制御モジュールを包含し、この第３制御モジュールは、該第１制御信号を受け取り、これら第３制御モジュール中の第１ステージは該第２制御モジュールに接続され並びに該第１制御信号及び該第５制御信号を受け取り、これにより現ステージの制御モジュールの第３制御信号及び第５制御信号を生成し、現ステージの制御モジュールの第５制御信号は、該第３制御信号のパルス幅と周波数データを包含し、その他の第３制御モジュールはいずれも前ステージの第３制御モジュールに接続され、並びに前ステージの第５制御信号及び該第１制御信号を受け取って現ステージの制御モジュールの第３制御信号及び該第２制御信号を受け取り、該第３制御信号の位相に、該第２制御信号の位相に較べての位相遅延を発生させ、これら第３制御モジュールは該第１制御信号及び前ステージの第３制御信号に基づき、現ステージの制御モジュールの第３制御信号の位相に、前ステージの第３制御信号の位相に較べての位相遅延を発生させることを特徴とする、協動回路としている。

本発明は一種の協動回路であり、それは、第１制御信号と第２制御信号を生成し、該第１制御信号のパルス幅は該第２制御信号のパルス幅により決定する第１制御モジュールと、該第１制御モジュールに接続されて該第１制御信号と第２制御信号を受け取り、並びに該第１制御信号と該第２制御信号に基づき第３制御信号を生成する第２制御モジュールと、を包含し、該第２制御モジュールが該第１制御信号と該第２制御信号に基づき該第３制御信号の周波数とデューティ−サイクルを該第２制御信号の周波数とデューティ−サイクルと同じとなすが、位相は第２制御信号の位相に較べて位相遅延を発生する。
本発明は大幅に信号伝送の周波数を低減し、協動回路がどのような周波数で作動する時も、低パワー消耗、低電磁干渉、及び各ステージの回路の作動周波数が同じであるという効果を達成する。

図１は本発明の協動回路の実施例のシステムブロック図である。図１に示されるように、本発明の協動回路１は、第１制御モジュール２と第２制御モジュール３を包含する。該第１制御モジュール２は、第１制御信号ＣＬＫと第２制御信号ＤＯＵＴ 0を生成し、該第１制御信号ＣＬＫのパルス幅は該第２制御信号ＤＯＵＴ 0のパルス幅及び協動回路モジュールの数量及び作動周波数により決定される。該第２制御モジュール３は、該第１制御モジュール２に接続されて該第１制御信号ＣＬＫと該第２制御信号ＤＯＵＴ 0を受け取り、並びに該第１制御信号ＣＬＫと該第２制御信号ＤＯＵＴ 0に基づき第３制御信号ＤＯＵＴ 1を生成する。

該第２制御モジュール３は該第１制御信号ＣＬＫと該第２制御信号ＤＯＵＴ 0に基づき、該第３制御信号ＤＯＵＴ 1の周波数とデューティ−サイクルを、該第２制御信号ＤＯＵＴ 0の周波数とデューティ−サイクルと同じとなすが、位相は該第２制御信号ＤＯＵＴ 0の位相に較べて位相遅延を発生する。

該第２制御信号ＤＯＵＴ 0と該第３制御信号ＤＯＵＴ 1は状態制御信号とされ、好ましい実施方式は、使用者の必要により該第３制御信号ＤＯＵＴ 1が該第１制御モジュール２にフィードバックされる。

別の好ましい実施方式では、該第１制御モジュール２が第４制御信号ＭＯＤＥを生成し、該第４制御信号ＭＯＤＥが、ある状態の時、該第１制御モジュール２が該第１制御信号ＣＬＫ及び第２制御信号ＤＯＵＴ 0を該第２制御モジュール３に伝送し、並びに該第２制御モジュール３が該第１制御モジュール２にフィードバックする第３制御信号ＤＯＵＴ 1に基づき、該第２制御モジュール３の数量を判定し、且つ該第４制御信号ＭＯＤＥが該状態の時、該第１制御モジュール２は該第１制御信号ＣＬＫと該第２制御信号ＤＯＵＴ 0を該第２制御モジュール３に伝送し、該第２制御モジュール３をイネーブルする。該第４制御信号ＭＯＤＥが別の状態の時、該第２制御モジュール３は該第１制御信号ＣＬＫ及び第２制御信号ＤＯＵＴ 0に基づき、該第３制御信号ＤＯＵＴ 1の位相に、該第２制御信号ＤＯＵＴ 0に較べての位相遅延を発生させ、このとき、該第１制御信号ＣＬＫ、該第２制御信号ＤＯＵＴ 0及び該第３制御信号ＤＯＵＴ 1は各自の周波数、パルス幅及び位相を有し、使用者は実際の必要により適当に調整できる。周波数及びパルス幅の計算方式は、前述の第１制御信号ＣＬＫの周波数値を、第２制御信号ＤＯＵＴ 0の周波数に、該第１制御モジュール２と既にイネーブルされた第２制御モジュール３の数量の総和を乗じたものに等しくするのが良い。第１制御信号ＣＬＫのパルス幅は該第２制御信号ＤＯＵＴ 0のパルス幅を該第１制御信号ＣＬＫの周期で除算した余数とするのがよい。

実際には、第１制御モジュール２及び第２制御モジュール３をトリガするメカニズムは、該第２制御信号ＤＯＵＴ 0の信号上縁がトリガされて高準位とされた後、該第３制御信号ＤＯＵＴ 1が、該第１制御信号ＣＬＫの次の信号上縁にトリガされて高準位とされるか、或いは、該第１制御信号ＣＬＫの下縁がトリガされ且つ該第２制御信号ＤＯＵＴ 0が高準位とされた時に、該第３制御信号ＤＯＵＴ 1が、該第１制御信号ＣＬＫの次の信号上縁にトリガされ高準位とされ、該第２制御信号ＤＯＵＴ 0の信号下縁がトリガされ低準位とされた時、該第３制御信号ＤＯＵＴ 1は該第１制御信号ＣＬＫの次の下縁にトリガされて低準位とされ、この部分の時間は即ち、該制御モジュールのデューティ−サイクルＤとされ、詳細なトリガ波形図は、後続の複数の第３制御モジュールの実施例において更に詳細に説明される。以上は僅かにそのうちの可能な作動方式であり、この技術の領域の属する分野における通常の知識を有する者であれば、その他のトリガ方式によっても、類似の効果を達成できることは理解できるので、ここでは多くは述べない。

図２は本発明の協動回路の別の実施例のシステムブロック図であり、図３は図２の実施例のトリガ波形図であり、それは前述の実施例の第１制御モジュール２と第２制御モジュール３のほか、続いて接続される第３制御モジュール４と第３制御モジュール５（本実施例では二つの第３制御モジュールを以て説明する）を有する場合を説明する。実際には第２制御モジュール３と第３制御モジュール４、第３制御モジュール５の構造は同じとされるのがよく、図２及び図３も参照されたいが、本発明の協動回路１は第１制御モジュール２及び第２制御モジュール３のほか、更に、複数の第３制御モジュール（第３制御モジュール４及び第３制御モジュール５）を有し得て、これらの第３制御モジュールはまた、第２制御モジュール３と同じく、該第１制御信号ＣＬＫを受け取る。そのうち、第３制御モジュール４は該第２制御モジュール３に接続され並びに該第１制御信号ＣＬＫと該第３制御信号ＤＯＵＴ 1を受け取り、これにより、該ステージの制御モジュールの制御信号ＤＯＵＴ 2を生成する。第３制御モジュール５は前ステージの第３制御モジュール４に接続され並びに前ステージの制御信号ＤＯＵＴ 2と該第１制御信号ＣＬＫを受け取り、これにより該ステージの制御モジュールの制御信号ＤＯＵＴ 3を生成する。該第２制御モジュール３は該第１制御信号ＣＬＫと該第２制御信号ＤＯＵＴ 0に基づき、該第３制御信号ＤＯＵＴ 1の位相に該第２制御信号ＤＯＵＴ 0の位相に較べての位相遅延を発生させる。これらの第３制御モジュール（第３制御モジュール４及び第３制御モジュール５）は該第１制御信号ＣＬＫ及び前ステージの制御信号に基づき、現ステージの制御モジュールの位相に前ステージの制御信号の位相に較べての位相遅延を発生させる。そのうち、該第２制御信号ＤＯＵＴ 0、該第３制御信号ＤＯＵＴ 1及び制御信号ＤＯＵＴ 2及び制御信号ＤＯＵＴ 3はいずれも状態制御信号とされる。

好ましい実施方式では、使用者の必要により、最後のステージの制御モジュールの制御信号ＤＯＵＴ 3が該第１制御モジュール２にフィードバックされて、回路が正常に作動しているか否かが判断される。

制御モジュール総数量の判断、及び、第２或いは第３制御モジュールのイネーブルの好ましい実施方式は、以下のとおりである。すなわち、該第１制御モジュール２が第４制御信号ＭＯＤＥを生成し、該第４制御信号ＭＯＤＥが、ある状態の時、該状態は各制御モジュール総数量を判断し、第２制御モジュール３或いは第３制御モジュールをイネーブルする状態とされる。このモード下で、第１制御モジュール２は該第２制御信号ＤＯＵＴ 0を伝送するピンより一組のパラメータ（これは該第２制御信号ＤＯＵＴ 0中に包含され得る）を送出し、並びに任意の周波数の第１制御信号ＣＬＫを送出して後ステージ（第２制御モジュール３或いは第３制御モジュール）をトリガし並びに順にこれらの第３制御モジュールを通過する該一組のパラメータを読み取らせる。該第１制御モジュール２はフィードバックされる制御信号ＤＯＵＴ 3により第２制御モジュール３と第３制御モジュールの数量を判断し、並びに該パラメータを送出することにより第２制御モジュール３或いはこれらの第３制御モジュール（第３制御モジュール４及び第３制御モジュール５）をイネーブル或いはディスエーブルする。

該第４制御信号ＭＯＤＥが別の状態の時、該第２制御モジュール３は該第１制御信号ＣＬＫ及び第２制御信号ＤＯＵＴ 0に基づき、該第３制御信号ＤＯＵＴ 1の位相に、該第２制御信号ＤＯＵＴ 0に較べての位相遅延を発生させ、これら第３制御モジュール（第３制御モジュール４及び第３制御モジュール５）は該第１制御信号ＣＬＫ及び前ステージの制御信号に基づき現ステージの制御モジュールの制御信号に、前ステージの制御信号の位相に較べての位相遅延を発生させる。このとき、該第１制御信号ＣＬＫ、該第２制御信号ＤＯＵＴ 0及び該第３制御信号ＤＯＵＴ 1は各自の周波数、パルス幅及び位相を有し、使用者は実際の必要により適当に調整できる。且つ使用者は実際の必要により、該第１制御モジュール２に、該第２制御モジュール３及びこれら第３制御モジュール（第３制御モジュール４及び第３制御モジュール５）をイネーブルする数量を決定させることができる。

周波数及びパルス幅の計算方式は、前述の第１制御信号ＣＬＫの周波数値を、第２制御信号ＤＯＵＴ 0の周波数値を、該第１制御モジュール２、既にイネーブルされた第２制御モジュール３及び既にイネーブルされた第３制御モジュール（第３制御モジュール４及び第３制御モジュール５）の数量の総和で除算したものに、等しくするのが良い。第１制御信号ＣＬＫのパルス幅は該第２制御信号ＤＯＵＴ 0のパルス幅を該第１制御信号ＣＬＫの周期で除算した余数とするのがよい。

実際の、該第１制御モジュール２、該第２制御モジュール３及びこれら第３制御モジュール（第３制御モジュール４及び第３制御モジュール５）をトリガするメカニズムは、好ましくは、図３に示されるようであり、前ステージの制御信号の信号上縁がトリガされて高準位とされた後、現ステージの制御モジュールの制御信号が、該第１制御信号の次の信号上縁にトリガされて高準位となり、前ステージの制御信号の信号下縁がトリガされ低準位となった後、現ステージの制御モジュールの制御信号が該第１制御信号の次の信号下縁にトリガされて低準位となり、この部分の時間がすなわち各制御モジュールのデューティ−サイクルＤとされ、これがすなわち各制御モジュールの制御信号に等しいか、或いはデューティ−サイクルＤを以て各ステージの制御モジュールが制御信号を生成する。

図４は図２の実施例の別のトリガ波形図である。図４に図２を併せて参照されたい。該第４制御信号ＭＯＤＥが別の状態の時、該第２制御モジュール３は該第１制御信号ＣＬＫと該第２制御信号ＤＯＵＴ 0に基づき、該第３制御信号ＤＯＵＴ 1の位相に、該第２制御信号ＤＯＵＴ 0の位相に較べての位相遅延を発生させ、これら第３制御モジュール（第３制御モジュール４及び第３制御モジュール５）は該第１制御信号ＣＬＫ及び前ステージの制御信号に基づき、現ステージの制御モジュールの制御信号の位相に、前ステージの制御信号に較べての、位相遅延を発生させる。このとき、該第１制御信号ＣＬＫ、該第２制御信号ＤＯＵＴ 0及び該第３制御信号ＤＯＵＴ 1は各自の周波数、パルス幅及び位相を有し、使用者は実際の必要により適当に調整できる。且つ使用者は実際の必要により、該第１制御モジュール２に、該第２制御モジュール３及びこれら第３制御モジュール（第３制御モジュール４及び第３制御モジュール５）をイネーブルする数量を決定させることができる。

周波数及びパルス幅の計算方式は、前述の第１制御信号ＣＬＫの周波数値を、第２制御信号ＤＯＵＴ 0の周波数値を、該第２制御信号ＤＯＵＴ 0のパルス幅を、該第１制御モジュール２、既にイネーブルされた第２制御モジュール３及び既にイネーブルされた第３制御モジュール（第３制御モジュール４及び第３制御モジュール５）の数量の総和で除算したものに等しくする。

該第１制御信号ＣＬＫの下縁がトリガされ且つ前ステージの制御信号が高準位である時、現ステージの制御モジュールの制御信号は、該第１制御信号ＣＬＫの次の信号上縁にトリガされて高準位となり、該第１制御信号ＣＬＫの上縁がトリガされ且つ前ステージの制御信号が低準位である時、現ステージの制御モジュールの制御信号は、該第１制御信号の次の信号下縁にトリガされて低準位となり、この部分の時間がすなわち、各制御モジュールのデューティ−サイクルＤとされ、これが各ステージの制御モジュールの制御信号と同じとされるか、或いは、デューティ−サイクルＤを以て各ステージの制御モジュールの制御信号が生成される。図３及び図４から、トリガ波形は異なっても、同様に位相遅延の効果を発生することが分かり、これにより、周知のこの技術の分野の属する領域における通常の知識を有する者であれば、本発明の協動回路により、異なるトリガ波形を利用して位相遅延の効果を達成することが分かり、それはまた本発明の保護の範疇に属する。

図５は本発明の協動回路の別の実施例のシステムブロック図であり、それは、前述の実施例の、第１制御モジュール２により第１制御信号ＣＬＫを統一して送出する伝送方式のほか、本発明は、該第１制御信号ＣＬＫに順に各制御モジュールを通過させる方式の伝送も可能であることを説明する。図５に示されるように、これら第３制御モジュール中の第１ステージ（第３制御モジュール４）は該第２制御モジュール３に接続され、その他の第３制御モジュール（第３制御モジュール５）はいずれも前ステージの第３制御モジュール（第３制御モジュール４）に接続され、該第２制御モジュール３は該第１制御信号ＣＬＫに基づき、該第１ステージの第３制御モジュール（第３制御モジュール４）に発送する第１制御信号ＣＬＫを生成し、その他の各ステージの第３制御モジュール（第３制御モジュール５）は前ステージの第３制御モジュール（第３制御モジュール４）の第１制御信号ＣＬＫに基づき、後ステージの第３制御モジュールに発送する第１制御信号ＣＬＫを生成する。各ステージの制御モジュールは並びに前ステージの制御モジュールの生成する第１制御信号ＣＬＫ及び該第３制御信号に基づき、現ステージの制御モジュールの制御信号を生成し、そのうち、第１制御信号ＣＬＫに関しては、最後のステージの制御モジュール（第３制御モジュール５）の生成する第１制御信号が該第１制御モジュール２にフィードバックされるのが望ましく、上述の目的を達成するためには、該第２制御モジュール３及びこれら第３制御モジュール（第３制御モジュール４及び第３制御モジュール５）がそれぞれにバッファユニット（図示せず）、例えばバッファを具備して、該第１制御信号ＣＬＫを緩衝或いは強化する。

この方式は各ステージの第１制御信号ＣＬＫと制御信号の伝送遅延時間を調整でき、これにより次のステージの制御モジュールの誤判断を防止できる。該第２制御モジュール３は該第１制御信号ＣＬＫ及び該第２制御信号ＤＯＵＴ 0に基づき、該第３制御信号ＤＯＵＴ 1の位相に、該第２制御信号ＤＯＵＴ 0の位相に較べての位相遅延を発生させ、これらの第３制御モジュール（第３制御モジュール４及び第３制御モジュール５）は前ステージの制御モジュールを通過した第１制御信号ＣＬＫ及び前ステージの制御信号に基づき、現ステージの制御モジュールの制御信号の位相に、前ステージの制御信号の位相と較べての位相遅延を発生させる。そのうち、該第２制御信号ＤＯＵＴ 0、該第３制御信号ＤＯＵＴ 1、制御信号ＤＯＵＴ 2及び制御信号ＤＯＵＴ 3はいずれも状態制御信号とされる。

好ましい実施方式では、使用者の必要により、最後のステージの制御モジュールの制御信号ＤＯＵＴ 3が該第１制御モジュール２にフィードバックされ、こうして回路作動が正常であるか否かが判断される。

制御モジュール総数量の判断、及び、第２或いは第３制御モジュールのイネーブルの好ましい実施方式は、以下のとおりである。すなわち、該第１制御モジュール２が第４制御信号ＭＯＤＥを生成し、該第４制御信号ＭＯＤＥが、ある状態の時、該状態は各制御モジュール総数量を判断し、第２制御モジュール３或いは第３制御モジュールをイネーブルする状態とされる。このモード下で、第１制御モジュール２は該第２制御信号ＤＯＵＴ 0を伝送するピンより一組のパラメータ（これは該第２制御信号ＤＯＵＴ 0中に包含され得る）を送出し、並びに任意の周波数の第１制御信号ＣＬＫを送出して後ステージ（第２制御モジュール３或いは第３制御モジュール）をトリガし並びに該一組のパラメータを読み取らせ並びに順にこれら第３制御モジュールを通過させて伝送する。該第１制御モジュール２はフィードバックされる制御信号ＤＯＵＴ 3により第２制御モジュール３と第３制御モジュールの数量を判断し、並びに該パラメータを送出することにより第２制御モジュール３或いはこれらの第３制御モジュール（第３制御モジュール４及び第３制御モジュール５）をイネーブル或いはディスエーブルする。

このとき、該第１制御信号ＣＬＫ、該第２制御信号ＤＯＵＴ 0及び該第３制御信号ＤＯＵＴ 1は各自の周波数、パルス幅及び位相を有し、使用者は実際の必要により適当に調整できる。

該第４制御信号ＭＯＤＥが別の状態の時、該第２制御モジュール３は該第１制御信号ＣＬＫと該第２制御信号ＤＯＵＴ 0に基づき、該第３制御信号ＤＯＵＴ 1の位相に、該第２制御信号ＤＯＵＴ 0の位相に較べての位相遅延を発生させ、これら第３制御モジュール（第３制御モジュール４及び第３制御モジュール５）は前ステージの制御モジュールを通過した第１制御信号ＣＬＫ及び前ステージの制御信号により、現ステージの制御モジュールの制御信号の位相に、前ステージの制御モジュールの制御信号の位相に較べての位相遅延を発生させ、且つ使用者は、実際の必要により、該第１制御モジュール２に、該第２制御モジュール３及びこれら第３制御モジュール（第３制御モジュール４及び第３制御モジュール５）をイネーブルする数量を決定させることができる。

周波数及びパルス幅の計算方式は、前述の第１制御信号ＣＬＫの周波数値を、第２制御信号ＤＯＵＴ 0の周波数値を、該第２制御信号ＤＯＵＴ 0のパルス幅を該第１制御モジュール２、既にイネーブルされた第２制御モジュール３及び既にイネーブルされた第３制御モジュール（第３制御モジュール４及び第３制御モジュール５）の数量の総和で除算したものに等しくするのがよい。トリガの方式は、前述の図３及び図４に関する説明を参照できるので、ここでは再度説明しない。図５から、第１制御信号ＣＬＫ伝送のメカニズムが違っても、同様に状態制御信号の位相遅延効果を発生させられることが分かり、これにより、この発明の領域における通常の知識を有する者であれば本発明の協動回路により、異なった第１制御信号ＣＬＫの伝送メカニズムによって位相遅延の結果を達成できることが分かり、それも本発明の保護の範疇に属する。

図６は本発明の更にまた別の実施例のシステムブロック図である。図６に図５を併せて参照されたい。図６の図５との差異は、該第１制御モジュール２が第１制御信号ＣＬＫ、第２制御信号（図示せず）及び第５制御信号ＳＤＯＵＴ 0を生成することにある。そのうち、該第５制御信号ＳＤＯＵＴ 0は該第２制御信号のパルス幅と周波数データを包含し、且つ該第１制御信号ＣＬＫの周波数とパルス幅は、該第２制御信号の周波数とパルス幅により決定され、第２制御モジュール３が該第１制御信号ＣＬＫを受け取り、並びに該第１制御信号ＣＬＫにより該第２制御モジュール３をトリガし、これにより該第５制御信号ＳＤＯＵＴ 0を受け取り並びに後ステージの制御モジュール（第３制御モジュール４）の第３制御信号（図示せず）及び第５制御信号ＳＤＯＵＴ 1を生成し、もしマルチステージの状況を有するならば、これにより類推されるように、後続の第５制御信号ＳＤＯＵＴ 2を生成し、最後のステージの第５制御信号ＳＤＯＵＴ 3を該第１制御モジュール２にフィードバックする。該第２制御信号及びこれら第３制御信号はこれら制御モジュールにおいて生成され、前の実施例で記載されている第４制御信号ＭＯＤＥは不要である。第５制御信号ＳＤＯＵＴ 0〜ＳＤＯＵＴ 3はデジタル制御信号を伝送し、並びに第４制御信号ＭＯＤＥで次のステージの制御モジュールをトリガして信号を受け取らせ、更に前述の第１制御信号ＣＬＫの高準位／低準位時間の変調方式を組み合わせることで、デューティ−サイクルＤに位相遅延を加えて次のステージの制御モジュールに伝送できる。

例えば、もし、デューティ−サイクルＤ＝Ｔ_CLX ×ｎ＋ｍで、そのうち、Ｔ_CLX は第１制御信号ＣＬＫの周期であるなら、その決定方式は前述したように、ｍが第１制御信号ＣＬＫの高準位或いは低準位時間の幅であり、並びに第５制御信号ＳＤＯＵＴ 0でｎ及びイネーブルモジュール数量Ｅの情報を伝送する。第５制御信号ＳＤＯＵＴ 0は第１制御信号ＣＬＫの周波数により順に一組のヘッダー、例えば１１１１１１１１１を伝送し、次のステージの制御モジュールにこれがデューティ−サイクルＤを設定する信号であると認識させ、ヘッダーの後にデューティ−サイクルＤの高準位／低準位の時間長さを加え、例えば前述のＥ＝４、ｎ＝３ならば、０１００００１１の信号を送出し、前の４ビットの０１００はＥ＝４を代表し、後の４ビットの００１１はｎ＝３を代表する。次のステージの制御モジュールが第１制御信号ＣＬＫを受け取り、並びに第１制御信号ＣＬＫの上縁にトリガされ第５制御信号ＳＤＯＵＴ 0を受け取ると、現ステージの制御モジュールのデューティ−サイクルＤが終えた後に、第２制御信号の一つの第１制御信号ＣＬＫ周期が開始、並びに三つの第１制御信号ＣＬＫ周期が続いた後、第４個の第１制御信号ＣＬＫ周期の下縁で終了し（四つの制御モジュールを例としている）、並びに次の信号上縁で次のデューティ−サイクルＤを開始し、そのデューティ−サイクルＤは同様に、Ｄ＝Ｔ_CLX ×ｎ＋ｍで、且つ一つの第１制御信号ＣＬＫ周期の固定位相差を保持する。第２制御モジュールはまた第５制御信号ＳＤＯＵＴ 1と第５制御信号ＳＤＯＵＴ 0に下降後に一つの第１制御信号ＣＬＫ周期を保持させるが、内容が同じものを次のステージの制御モジュールに伝送し、その他の制御信号はいずれもこの方式により順に伝送する。各ステージは新たな設定を受け取った後に新たなデューティ−サイクルに改められ、こうしてデューティ−サイクルの一つの位相差の遅延を達成した後に、次のステージの制御モジュールに伝送する目的を達成できる。上述のデジタルデータ設定方式、例えばヘッダー或いは内容のエンコードは、同一目的を達成できる多種類の設定が可能であり、その原理は何れも同じである。これによりこの技術の領域の通常の知識を有する者は、本発明の協動回路により、異なる第５制御信号ＳＤＯＵＴ 0〜ＳＤＯＵＴ 3のエンコードメカニズムを利用し、位相遅延の結果を達成できることが分かり、それもまた本発明の保護の範疇に属する。

以上の各実施例は本発明の説明をしやすくするためのものであり、本発明の特許請求の範囲を制限するものではなく、そのうち例示された回路構造、トリガ波形、或いは該第１制御信号及び各状態制御信号に発生させる時間上の遅延は、使用者の実際の製品の必要により異なった但し等しい効果の調整を有し得て、それにより最良の効果を獲得できる。

以上から明らかであるように、本発明は一種の協動回路を提供し、それはどのような周波数で操作される時も、低パワー消耗、低電磁干渉及び各ステージ回路の作動周波数が同じである効果を達成できる。

以上は本発明の詳細な説明であるが、以上は本発明の好ましい実施例の説明にすぎず、本発明の実施の範囲を制限するものではなく、本発明の特許請求の範囲の記載に基づきなし得る、同等の効果を有する変化及び修飾は、いずれも本発明の特許請求の範囲内に属する。

本発明の協動回路の実施例のシステムブロック図である。本発明の協動回路の別の実施例のシステムブロック図である。図２の実施例のトリガ波形図である。図２の実施例の別のトリガ波形図である。本発明の協動回路の更に別の実施例のシステムブロック図である。本発明の更にまた別の実施例のシステムブロック図である。

符号の説明

１協動回路２第１制御モジュール３第２制御モジュール
４第３制御モジュール５第３制御モジュール
ＣＬＫ第１制御信号Ｄデューティ−サイクル
Ｔ第２制御信号の周期ＤＯＵＴ 0 第２制御信号
ＤＯＵＴ 1 第３制御信号ＤＯＵＴ 2 第３制御信号
ＤＯＵＴ 3 第３制御信号ＭＯＤＥ第４制御信号
ＳＤＯＵＴ 0 第５制御信号ＳＤＯＵＴ 1 第５制御信号
ＳＤＯＵＴ 2 第５制御信号ＳＤＯＵＴ 3 第５制御信号

Claims

協動回路において、
第１制御モジュールであって、第１制御信号と第２制御信号を生成し、該第１制御信号の周波数とパルス幅は該第２制御信号の周波数とパルス幅により決定される、上記第１制御モジュールと、
第２制御モジュールであって、該第１制御モジュールに接続されて該第１制御信号と該第２制御信号を受け取り、並びに該第１制御信号と該第２制御信号に基づき第３制御信号を生成する、上記第２制御モジュールと、
を包含し、該第２制御モジュールが、該第１制御信号と該第２制御信号に基づき、該第３制御信号の位相に、該第２制御信号の位相に較べての位相遅延を発生させることを特徴とする、協動回路。
請求項１記載の協動回路において、更に複数の第３制御モジュールを包含し、これら第３制御モジュールは、該第１制御信号を受け取り、これら第３制御モジュール中の第１ステージは該第２制御モジュールに接続され並びに該第１制御信号及び該第３制御信号を受け取り、これにより現ステージの制御モジュールの第３制御信号を生成し、その他の第３制御モジュールはいずれも前ステージの第３制御モジュールに接続され、並びに前ステージの第３制御信号及び該第１制御信号を受け取って現ステージの制御モジュールの第３制御信号を生成し、該第２制御モジュールは該第１制御信号と該第２制御信号に基づき、該第３制御信号の位相に、該第２制御信号の位相と較べての位相遅延を発生させ、これら第３制御モジュールは該第１制御信号及び前ステージの第３制御信号に基づき、現ステージの制御モジュールの第３制御信号の位相に、前ステージの第３制御信号の位相に較べての位相遅延を発生させることを特徴とする、協動回路。
請求項１記載の協動回路において、更に複数の第３制御モジュールを包含し、これら第３制御モジュール中の第１ステージは該第２制御モジュールに接続され、その他の第３制御モジュールはいずれも前ステージの第３制御モジュールに接続され、該第２制御モジュールは、該第１制御信号に基づき該第１ステージの第３制御モジュールに発送する第１制御信号を生成し、その他の各ステージの第３制御モジュールは前ステージの第３制御モジュールの第１制御信号に基づき、後ステージの第３制御モジュールに発送する第１制御信号を生成し、各ステージの制御モジュールは前ステージの制御モジュールの生成する第１制御信号と該第３制御信号に基づき、現ステージの制御モジュールの制御信号を生成し、該第２制御モジュールは該第１制御信号と該第２制御信号に基づき、該第３制御信号の位相に、該第２制御信号の位相と較べての位相遅延を発生させ、これら第３制御モジュールは前ステージの制御モジュールの生成する第１制御信号及び前ステージの制御信号に基づき、現ステージの制御モジュールの制御信号の位相に、前ステージの制御信号の位相に較べての位相遅延を発生させることを特徴とする、協動回路。
請求項１記載の協動回路において、該第３制御信号は該第１制御モジュールにフィードバックされ、該第１制御モジュールは第４制御信号を生成し、該第４制御信号がある状態の時、該第２制御モジュールは、該第１制御信号及び該第２制御信号に基づき、該第３制御信号の位相に、該第２制御信号の位相に較べての位相遅延を発生させ、該第４制御信号が別の状態の時、該第１制御信号、該第２制御信号及び該第３制御信号はそれぞれ各自の周波数、パルス、及び位相を有し、該第１制御モジュールが該第１制御信号及び該第２制御信号を該第２制御モジュールに伝送し、並びに、該第２制御モジュールが該第１制御モジュールにフィードバックする第３制御信号に基づき、該第２制御モジュールの数量を判定することを特徴とする、協動回路。
請求項２記載の協動回路において、そのうち最後のステージの制御モジュールの制御信号が該第１制御モジュールにフィードバックされ、該第１制御モジュールが第４制御モジュールを生成し、このモード設定信号がある状態の時、該第２制御モジュールが該第１制御信号と該第２制御信号に基づき、該第３制御信号の位相に、該第２制御信号の位相に較べての位相遅延を発生させ、これら第３制御モジュールは該第１制御信号と前ステージの制御信号に基づき、現ステージの制御モジュールの制御信号の位相に、前ステージの制御信号の位相に較べての位相遅延を発生させ、該第４制御信号が別の状態の時、該第１制御信号、該第２制御信号及び該第３制御信号はそれぞれの周波数、パルス幅及び位相を有し、該第１制御モジュールが該第１制御信号を該第２制御モジュールに伝送し、並びに該第１制御信号が順にこれら第３制御モジュールを通過し、該第１制御モジュールにフィードバックされる最後のステージの制御モジュールの制御信号に基づき、該第２制御モジュール及びこれら第３制御モジュールの総数量を判定することを特徴とする、協動回路。
請求項３記載の協動回路において、そのうち最後のステージの制御モジュールの第１制御信号及び第３制御信号が該第１制御モジュールにフィードバックされ、該第１制御モジュールが第４制御モジュールを生成し、該第４制御信号が別の状態の時、該第２制御モジュールが、該第１制御信号及び該第２制御信号に基づき、該第３制御信号の位相に、該第２制御信号の位相に較べての位相遅延を発生させ、これら第３制御モジュールは前ステージの制御モジュールを通過した第１制御信号及び前ステージの第３制御信号に基づき、前該前ステージの制御信号の位相に、前ステージの第３制御信号の位相に較べての位相遅延を生成させ、該第４制御信号が別の状態の時、該第１制御信号、該第２制御信号及び該第３制御信号はそれぞれの周波数、パルス幅及び位相を有し、該第１制御モジュールが該第１制御信号を該第２制御モジュールに伝送し、並びに該第１制御信号に順にこれら第３制御モジュールを通過させ、該第１制御モジュールにフィードバックされる最後のステージの制御モジュールの第３制御信号に基づき、該第２制御モジュール及びこれら第３制御モジュールの総数量を判定することを特徴とする、協動回路。
請求項１記載の協動回路において、該第１制御信号の周波数は該第２制御信号の周波数に、これらイネーブルされた協動制御モジュールの数量の総和を乗じたものに等しく、且つ該第１制御信号のパルス幅は、該第２制御信号のパルス幅を該第１制御信号の周期で除算した余数とされることを特徴とする、協動回路。
請求項１記載の協動回路において、該第２制御信号の上縁がトリガされた後、該第３制御信号は該第１制御信号の次の信号上縁にトリガされ高準位となり、該第２制御信号の下縁がトリガされた後、該第３制御信号は該第１制御信号の次の信号下縁にトリガされて高準位となることを特徴とする、協動回路。
請求項２記載の協動回路において、該第２制御信号の上縁がトリガされた後、各該第３制御信号は該第１制御信号の次の信号上縁にトリガされ高準位となり、該第２制御信号の下縁がトリガされた後、該第３制御信号は該第１制御信号の次の信号下縁にトリガされて高準位とされることを特徴とする、協動回路。
請求項３記載の協動回路において、該第２制御信号の上縁がトリガされた後、各該第３制御信号は該第１制御信号の次の信号上縁にトリガされ高準位となり、該第２制御信号の下縁がトリガされた後、該第３制御信号は該第１制御信号の次の信号下縁にトリガされて高準位とされることを特徴とする、協動回路。
請求項１記載の協動回路において、該第１制御信号の下縁がトリガされ且つ該第２制御信号が高準位とされる時、該第３制御信号は該第１制御信号の次の信号上縁にトリガされ高準位となり、該第１制御信号の上縁がトリガされ且つ該第２制御信号が低準位とされる時、該第３制御信号は該第１制御信号の次の信号下縁にトリガされて低準位とされることを特徴とする、協動回路。
請求項２記載の協動回路において、該第１制御信号の下縁がトリガされ且つ前ステージの制御信号が高準位とされる時、現ステージの制御モジュールの第３制御信号が該第１制御信号の次の信号上縁にトリガされて高準位となり、該第１制御信号の上縁がトリガされ且つ前ステージの制御信号が低準位とされる時、現ステージの制御モジュールの第３制御信号が該第１制御信号の次の信号下縁にトリガされて低準位となることを特徴とする、協動回路。
請求項３記載の協動回路において、該第１制御信号の下縁がトリガされ且つ前ステージの制御信号が高準位とされる時、現ステージの制御モジュールの第３制御信号が該第１制御信号の次の信号上縁にトリガされて高準位となり、該第１制御信号の上縁がトリガされ且つ前ステージの制御信号が低準位とされる時、現ステージの制御モジュールの第３制御信号が該第１制御信号の次の信号下縁にトリガされて低準位となることを特徴とする、協動回路。
協動回路において、
第１制御モジュールであって、第１制御信号と第２制御信号及び第５制御信号を生成し、該第５制御信号は該第２制御信号のパルス幅と周波数データを包含し、且つ該第１制御信号の周波数とパルス幅は該該第２制御信号の周波数とパルス幅により決定される、上記第１制御モジュールと、
第２制御モジュールであって、該第１制御モジュールに接続されて該第１制御信号と該第２制御信号を受け取り、並びに該第１制御信号により該第２制御モジュールがトリガされて、該第５制御信号を受け取り並びに後ステージの制御モジュールの第３制御信号及び第５制御信号を生成する、上記第２制御モジュールと、
を包含し、該第２制御モジュールが、該第１制御信号と該第２制御信号に基づき、該第３制御信号の位相に、該第２制御信号の位相に較べての位相遅延を発生させることを特徴とする、協動回路。
請求項１４記載の協動回路において、更に複数の第３制御モジュールを包含し、この第３制御モジュールは、該第１制御信号を受け取り、これら第３制御モジュール中の第１ステージは該第２制御モジュールに接続され並びに該第１制御信号及び該第５制御信号を受け取り、これにより現ステージの制御モジュールの第３制御信号及び第５制御信号を生成し、現ステージの制御モジュールの第５制御信号は、該第３制御信号のパルス幅と周波数データを包含し、その他の第３制御モジュールはいずれも前ステージの第３制御モジュールに接続され、並びに前ステージの第５制御信号及び該第１制御信号を受け取って現ステージの制御モジュールの第３制御信号及び該第２制御信号を受け取り、該第３制御信号の位相に、該第２制御信号の位相に較べての位相遅延を発生させ、これら第３制御モジュールは該第１制御信号及び前ステージの第３制御信号に基づき、現ステージの制御モジュールの第３制御信号の位相に、前ステージの第３制御信号の位相に較べての位相遅延を発生させることを特徴とする、協動回路。