JP2009506548A - 撮像素子画素用のイオン注入された分離領域 - Google Patents

撮像素子画素用のイオン注入された分離領域 Download PDF

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Abstract

画素セルアレイ内における隣接する画素のアクティブ領域の間の分離領域としてイオン注入（イオンインプラント）領域を有する画素セルアレイ構造体。一つの実施形態として、本発明では、近接している画素セルとのｎ型感光領域を分離するためのイオン注入されたｐウェル領域を設けている。画素セルは、従来のシャロートレンチ分離領域と関係する不利益を被ることなくフィルファクターを増加させる。
【選択図】図３

Description

本発明は、一般的にデジタル画像センサーに関しており、特に撮像素子アレイ内における画素セルの分離に関する。
一般的に、デジタル撮像素子アレイは、画素セルの焦点平面アレイを含んでおり、これらセルのそれぞれが、例えばフォトゲート、フォトコンダクター、あるいはフォトダイオード等の光センサーを含でいる。ＣＭＯＳ撮像素子において、読み出し回路が、ソースフォロワ出力トランジスタを一般的に含んでいる各画素セルに接続されている。光センサーは、光子を電子に変換し、この電子は、通常、ソースフォロワ出力トランジスタのゲートに接続された蓄積領域、例えば浮遊拡散領域、に転送される。光センサーから浮遊拡散領域に電荷を転送するための電荷転送素子（例えば、トランジスタ）を含んでいてもよい。更に、そのような撮像素子セルは、通常、電荷転送前に浮遊拡散領域を所定の電荷レベルにリセットするためのトランジスタを有している。ソースフォロワトランジスタの出力が、行選択トランジスタによって画素出力信号としてゲート制御される。
例示的なＣＭＯＳ撮像回路、その製造ステップ、および撮像回路の様々なＣＭＯＳ素子の機能についての詳細な記述が、例えば、それぞれマイクロンテクノロジー社に譲渡米国特許６１４０６３０号、米国特許６３７６８６８号、米国特許６３１０３６６号、米国特許６３２６６５２号、米国特許６２０４５２４号、および米国特許６３３３２０５号に記載されている。したがって、これら特許のそれぞれの開示は、その全体が、参照をもってここに含まれる。
従来のＣＭＯＳ画素センサーセル１００の平面図および断面図をそれぞれ描いている図１および図２を参照すると、入射光１８７がフォトダイオード光センサー１２０の表面に照射されたとき、電子／正孔の対がシリコン内で生じる。生成された電子（光電荷）は、フォトダイオード光センサー１２０のｐ＋表層１２３直下のｎ型蓄積領域１２２内に収集される。光電荷は、転送トランジスタ１０６を介して初期の電荷蓄積領域１２２から浮遊拡散領域１１０へ移動する。通常、浮遊拡散領域１１０における電荷は、ソースフォロワトランジスタ１０８によって画素出力電圧に変換され、その後に行選択トランジスタ１０９を介して列出力配線１１１上に出力される。
図１で示されているような従来のＣＭＯＳイメージでは、画素１００の半分以下が光を電荷担体に変換するための光センサーとして使用されることを意味する、約５０％もしくはそれ以下のフィルファクターを一般的に得る。図１で示されているように、セル１００のほんの小さな部分が感光素子（すなわち、光センサー１２０）を含んでいる。残りの画素セル１００は、基板１０１内のシャロートレンチ分離（ＳＴＩ）領域もしくはシリコン上の局所的酸化（ＬＯＣＯＳ）領域として示されている分離領域１０２（図２）と、転送トランジスタ１０６のトランジスタゲート１０６’に接続された浮遊拡散領域１１０と、それぞれゲート１０７’、１０８’、および１０９’を有するリセットトランジスタ１０７、ソースフォロワトランジスタ１０８、および行選択トランジスタ１０９用のソース／ドレイン領域１１５とを含んでいる。更に、（所望のスケーリングのために）全体の画素領域が縮小し続けるにつれ、表層域を最小限に使用している高感度の光センサーを作成すること、および／もしくは、感光領域のサイズをより大きくするようにセルの非感光要素に対してより効率的な画素アレイのレイアウトを開発すること、が益々重要になる。
簡単に上述したように、シャロートレンチ分離（ＳＴＩ）は、画素アレイ内で画素を互いに分離したり、もしくは、他の集積化された構造体を互いに分離するために用いることができる一つの技術である。図２で描かれているように、ＳＴＩ領域１０２は、 通常、一つの画素のアクティブ領域を他の画素セルから分離するために基板１０１内に形成された分離トレンチ（分離溝）１１７として形成される。通常のＳＴＩ分離構造１０２におい
て、トレンチ１１７は、基板内部にむけてエッチングされ、一つもしくはそれ以上の誘電材料の層１２５で満たされることで、基板内の隣接しているアクティブ領域間の物理的および電気的な障壁を提供する。例えば、ＳＴＩ構造１０２は、トレンチ１１７をエッチングした後、それを化学気相蒸着（ＣＶＤ）または高密度プラズマ（ＨＤＰ）によるシリコン酸化物あるいは二酸化シリコン（ＳｉＯ２）などの誘電体１２５で満たすことにより形成できる。その後、その満たされたトレンチを、誘電体１２５がトレンチ１１７内だけに残り、その上表面がシリコン基板１０１の上表面と同じ高さとなるように、化学機械研磨（ＣＭＰ）もしくはエッチバック処理で平滑化する。その分離をさらに強化するために、イオンをトレンチ１１７の直下の領域１４０のシリコン基板１０１内に注入してもよい。
更に、より深いＳＴＩ領域１０２がより良い分離をもたらすかも知れないが、どれだけ深くＳＴＩ領域１０２を作ることができるかには限度がある。もしＳＴＩ領域１０２が深すぎるならば、酸化層１２５でトレンチ１１７を満たすことによって、その満たされたトレンチ１１７内に空隙やひび割れ１１６が生じることになる。その上、幅が広すぎる分離トレンチ１１７を作ることで、そうでなければ感光性を有していたはずの画素セル１００の領域が少なくなり、これによって画素１００のフィルファクターが減少する。
したがって、十分な画素分離および大きいフィルファクターを有する画素アレイが望まれている。
本発明は、様々な例示的実施形態として、画素セルアレイ内における画素の隣接するアクティブ領域間の分離領域としてイオン注入領域を有する画素セルアレイ構造を提供する。例えば、一つの例示的実施形態として、本発明では、隣り合った画素の光センサーを分離しているイオン注入ウェル領域を設けている。注入分離領域の使用により、光センサー間に必要な間隙が減少し、従来のシャロートレンチ分離領域に関連する不利益を被ることなく画素のフィルファクターが増加する。
本発明の例示的実施形態によれば、さらに光センサーのフィルファクターを改良するために、隣り合った画素セルが、画素から信号を読み出すために動作する部分を含む画素構成要素を共有してもよい。さらに、角度の付けられたトランジスタゲートも用いてもよい。
本発明のさらなる利点および特徴は、本発明のより好ましい実施の形態を描いている下記の詳述および図面から明らかにされる。
下記の詳述では添付図面を参照するが、それらは本明細書の一部を形成し、本発明を実施することのできる特定の実施の形態を描画して示している。これらの実施の形態は、当業者が本発明を実施できるように十分詳細に述べられており、また、他の実施の形態が利用されてもよく、さらに、構造的、論理的、電気的な変形を本発明の精神と範囲から外れることなく行うことができる、と理解されるべきである。記載されている処理工程の進行過程は本発明の実施の態様における例であり、さらに、その一連の工程は、本明細書において述べられているものに限られず、特別な順序で必然と生じるステップを除いて当該技術分野において公知であるように変えることができる。
本明細書で用いられている用語「ウェハ」および「基板」は、シリコン、エピタキシャルシリコン、シリコン・オン・インシュレータ(ＳＯＩ)技術またはシリコン・オン・サファイア（ＳＯＳ）技術、ドープされた半導体およびドープされない半導体、および他の半導体構造を含むものとして理解されたい。さらに、以下の記載において「ウェハ」または「基板」を参照するときには、ベースとなる半導体構造あるいは基礎の中もしくは上に領域、接合、または材料層を形成するために、先行する処理工程が利用されていてもよい。更に、半導体は、シリコンベースである必要はなく、シリコンゲルマニウム、ゲルマニウム、ヒ化ガリウム、あるいはその他の半導体をベースにすることもできる。
本明細書で用いられている用語「画素」は、光子を電気信号に変換するための、光セン
サーおよびそれに関連付けられたトランジスタを含む光素子ユニットセル（photo-element unit cell）のことである。例示の目的で、代表的な画素を図中で示しており、そして本明細書中でそれらの構成を記載しているが、通常は、複数の同様な画素の製造が同時に進行する。したがって、以下の詳述は、限定する意図を有するものではなく、そして、本発明の範囲は、添付されている特許請求の範囲によってのみ定義されるものである。
本明細書で用いられている用語「ある角度で」、「角度を付けて」および「傾斜して」は、或る一定の基準点に対して、真並行あるい真垂直ではないいずれかの角度にあることを意味しているというように解釈されたい。したがって、物体の一部分と或る基準点が０°、９０°、あるいは１８０°でない角度を形成するように合致するときは、その物体が基準点に対して「角度を付けて」、「ある角度で」あるいは「傾斜して」いるものと考えられる。
ここで図面に立ち返ると、ここでは同様な番号は同様な構成要素を示しており、図３は、本発明に従って構成された、分離領域２２２によって分離されている光センサー３０３、３０４を有する２つの隣接している画素セル３０１、３０２の断面図を描いている。特に、分離領域２２２は、p＋基板上におけるｐ型エピタキシャル層３００内の２つのｎ型電荷蓄積領域３１３、３１４の間に形成されている少なくとも一つのｐウェルイオン注入２５０からなっている。描かれている分離領域２２２は、エピタキシャル層３００の最上面から始まり、隣接している電荷蓄積領域３１３、３１４よりもより深いエピタキシャル層３００中の深さで終わっている。
より好ましい実施形態によれば、固体のｐウェル分離領域２２２を効果的に形成するいくつかのｐウェルイオン注入２５０で分離領域２２２を形成している。各イオン注入領域２５０は、ｐ型エピタキシャル層３００の所定の領域内部にホウ素などの適切なイオンを注入することによって形成される。注入２５０のドーピング濃度は、およそ１e11〜１e15原子数／cm３の範囲であるとよい。光センサー３０３はｐ＋強化最上層３２３を有しており、同様に光センサー３０４はｐ＋強化最上層３２４を有し、それぞれはエピタキシャル層３００の最上面の直下に位置している。同様に、イオン注入分離領域２２２は、エピタキシャル層３００の表面付近にｐ＋強化層２５１を有している。ｐ＋強化層は、異なる番号３２３、３２４および２５１で指定されているが、一つもしくはそれ以上のブランケット強化堆積層としてｐ＋強化層を形成してもよい、と理解されるべきである。さらに、ｐ＋強化層２５１は注入領域２５０よりイオンの濃度を高くしてもよい。
各画素セル３０１、３０２は、入射光に応じて光電荷を生成する光センサー３０３、３０４を有している。光センサー３０３、３０４は、ｐ-/ｎ-/ｐ+フォトダイオードの実例であるが、本発明がフォトダイオード光センサーや特定のｎ型濃度やｐ型濃度を有するフォトダイオードに限定されないことを理解されたい。光電荷は、ｎ型蓄積領域３１３、３１４内に蓄積され、転送トランジスタ３１５、３１６によってそれぞれ関連づけられている浮遊拡散領域３０９、３１０へ転送される。他の画素回路（不図示）がそれぞれ浮遊拡散領域３０９、３１０に接続され、浮遊拡散領域３０９、３１０に転送された電荷量を示す信号を生成して読み出す。この読み出し回路は、図１を参照して上述したようなソースフォロワトランジスタおよび行選択トランジスタ、ならびに、例えば、先に参照した特許で述べられている他の公知の４トランジスタ（４Ｔ）画素セル回路を含んでいてもよい。
この例示的実施の形態によれば、本発明のイオン注入分離領域２２２は、上述した従来のＳＴＩ領域１０２（図２）対していくつかの利点がある。一つは、注入分離領域２２２の形成が、ＳＴＩトレンチ内の酸化物層の堆積に関係するひび割れおよび／あるいは空隙を減らすとともに、ＳＴＩトレンチに関係する歪みおよびシリコンの転位を軽減する。実際に、分離領域２２２をエピタキシャル層３００内に従来のＳＴＩ領域（図２の１０２）よりも深く形成することができ、それによって分離領域２２２下の望まれない電荷の流出を防ぐことができる。
次に、従来のＳＴＩ領域はしばしば暗電流を引き起こす電子生成／反応の場所であるが、ＳＴＩ領域をイオン注入分離領域２２２に代えることで、ホットピクセル（hot pixel）欠陥からのこの暗電流の成分をなくすことができる。暗電流も電子生成もイオン注入分
離領域２２２とは大きく関係しないので、隣接するセル３０１、３０２の各光センサー３０３、３０４におけるアクティブ領域（すなわち、ｎ型蓄積領域３１３、３１４）を、互いにより近づけて配置することができ、かつ、従来の分離トレンチを使用する場合よりも分離領域２２２の側壁に近づけて配置することができる。したがって、分離領域２２２と各ｎ型蓄積領域３１３、３１４間に必要な空隙を半分に縮めることができ、画素の表面領域のより多くを感光性とすることができるので、それは画素セル３０１、３０２のフィルファクターをかなり増大させる。
更に、画素アレイの他の領域内での分離を行うために、ＳＴＩを含むがこれには限定されない他の分離技術を、本発明と組み合わせて用いることができる、と理解されるべきである。例えば、好ましくは、互いに隣接している光センサー３０３、３０４を分離するためにイオン注入分離領域２２２を用いる一方で、トランジスタのような他の画素構成要素を、ＳＴＩ領域もしくはＬＯＣＯＳ領域を含むがこれには限定されない他の分離技術で分離してもよい。
図４は、本発明の第二の例示的実施形態に従って構成された画素アレイ１９８の一部分の平面図を示している。図４で示されているように、各２つの隣接している画素セル２０１、２０２は、それぞれ、それに関係づけられた光センサー２０３、２０４を有している。光センサー２０３、２０４のアクティブ領域は、セルの平面透視図でそれらをみることができないために破線で描かれており、例えば、フォトダイオードの蓄積領域を含んでいてもよい。光センサー２０３、２０４を、好ましくはＳＴＩ分離領域である分離領域３２０で分離している。
画素アレイ１９８の隣接している行の画素対と関連づけられたトランク領域３４０が、分離領域３２０内へ延びている。トランク領域３４０は、トランジスタ用のアクティブ領域および画素用の浮遊拡散領域を含んでいてもよく、これらは画素２０１、２０２によって共有されているものと同様のものである。
光センサー２０３、２０４における分離領域３２０とは反対のいずれかの側に、本発明に従ったイオン注入分離領域２２２がある。イオン注入分離領域２２２は、光センサー２０３、２０４を、アレイ１９８の同じ列で隣接している画素におけるそれぞれの光センサー領域から分離するために用いられている。イオン注入分離領域２２２は、光センサー２０３、２０４のアクティブ領域がｎ型蓄積領域であるとき、ｐウェルの最上部にｐ＋強化層を有するｐウェル領域を含んでいてもよい。したがって、注入分離領域２２２は、図３を参照して上述した分離領域２２２と同じであってもかまわない。
図４の実施形態において、各画素セル２０１、２０２は、各対となっている転送トランジスタのトランジスタゲート２１５、２１６を有しており、好ましくは、画素セル２１１、２１２のフィルファクターを向上させるために、トランジスタゲートの少なくとも一つの縁部（エッジ）２２９を光センサー２０３、２０４に対して傾けて（角度を付けて）いる。光センサー２０３、２０４の角に位置している転送トランジスタは、光センサー２０３、２０４によって生成された光電荷を、トランジスタゲート２１５、２１６を介して、画素２０１、２０２に対して共通の蓄積ノードとして作用する共有の浮遊拡散領域２１０に転送する。本実施形態においてその他の共有されている画素の構成要素は、浮遊拡散領域２１０における光センサー２０３、２０４とは反対の側に位置しているゲート２０６’を有するリセットトランジスタ２０６を含んでいる。ソース／ドレイン領域２１７が、リセットトランジスタゲート２０６’のもう一方（第二）の側に位置しており、電源電圧Ｖaa-pixを受けることが可能である。浮遊拡散領域２１０は、また、Ｖaa-pixに接続されたドレインを有するソースフォロワトランジスタ２０７のゲート２０７’と電気的に接続されている。ソースフォロワトランジスタ２０７は、浮遊拡散領域２１０に蓄積されている電荷に基づいて電圧出力信号を生成する。ゲート２０８’を有している行選択トランジスタ２０８は、列ライン２２０へ画素信号を選択的に読み出すためのソースフォロワトランジスタ２０７のソースに接続されたドレインを有している。
本発明の第三の例示的実施形態が、図５中に平面図で示される。この第三の実施形態の断面図を図３で描かれているように図示することは可能であるが、第三の実施形態では図
３に示されていない残りの画素構成要素の独特の配置を含んでいる、と理解されるべきである。第三の例示的実施形態は、それぞれ関連付けられた光センサー２１３、２１４を有する２つの隣接した画素セル２１１、２１２を含んでいる。光センサー２１３、２１４は、ＳＴＩ領域であってもよい分離領域３２０によって分離されている。図４に関して上述されているように、隣接する行の画素に対するトランク領域３４０が、分離領域３２０内部へ延びていてもよい。
各画素セル２１１、２１２は、それぞれ関連づけられている転送ゲート２１５、２１６を有している。好ましい実施形態では、トランジスタゲート２１５、２１６が、それに関連づけられている光センサー２１３、２１４に対して角度を付けてある。残りの画素セル構成要素は、２つの画素セル２１１、２１２間で共有されている。また、図５の実施形態は、「スプリットトランク（split trunk）」構造体内で共有している画素構成要素を示しており、これは、転送トランジスタ、共有の浮遊拡散領域２１０、およびリセットトランジスタ２０６が位置している第１のアクティブ領域２２７を含む第１のトランクが、第二のアクティブ領域２２８を含む第二のトランクから物理的に分離されてはいるが、それに電気的に接続されている、ということを意味している。第二のトランクは、ソースフォロワトランジスタ２０７および行選択トランジスタ２０８用のゲートを含んでいる。第二のトランク２２８は、画素２１１上の光センサー２１３に隣接して配置されている分離領域３２０内に配置することができる。２つのトランクを電気的に接続している接続部２９０は、基板の表面付近に埋設された相互接続の形態あるいは基板上の金属化配線層の形態をとってもよい。
また、本発明の範囲内において、その他のスプリットトランクの設計配置もあることを理解されたい。また、「スプリットトランク」画素セルの実施形態についてもっと十分に議論するには、やはりマイクロンテクノロジー社に割り振られた米国出願XX/XXX,XXX号（代理人記録No.M4065.1128）を参照されたい。この文献も、その参照をもって本明細書に盛り込まれる。スプリットトランクの設計は、画素セル２１１、２１２の感光領域用のアレイ表面領域の増大をもたらし、その結果、画素アレイ１９９のフィルファクターが向上する。
図６に立ち返り、ここでは本発明の第四の例示的実施形態を記載している。図６は、画素アレイ５５０の一部分の平面図を示している。画素アレイ５５０構造体は、それぞれ光センサー６０１、６０２、６０３、６０４を有している個々の画素セル間の４方向で共有している画素構成要素を含んでいる。これら４つの画素は、図６の破線領域７１０によって示される共有された構造体を有している。その共有された構造体は、光センサー６０１、６０３の対と光センサー６０２、６０４の対の間の領域内に位置する線形的に延びたトランクを含んでいる。本発明に係る分離領域２２２は、それぞれ２つの隣接している光センサー間に位置している。例えば、光センサーの対６０１および５２１の間ならびに光センサーの対５２２および５２３の間である。また、その他の種類の分離領域３２０を、例えばコンデンサー５１８もしくは回路の他の部分を分離するために、用いてもよい。これらの分離領域３２０は、ＳＴＩ領域もしくはＬＯＣＯＳ領域であってもよい。
各画素セルは、光センサー６０１、６０２、６０３、６０４からの電荷を転送するための、関連づけられている転送トランジスタゲート６０５、６０６、６０７、６０８を有している。端部６９２など、各転送ゲート６０５、６０６、６０７、６０８の少なくとも一箇所が、図６に示されているように光センサー６０１、６０２、６０３、６０４に対して角度６９２を有していることが好ましい。また、本実施形態の転送トランジスタゲート６０５、６０６、６０７、６０８が、それぞれ列において隣接している２つ画素間で共有されていることに留意されたい。例えば、列方向に隣接している画素の光センサー６０１および５２１は、転送ゲート６０５をそれぞれ共有している。しかしながら、転送トランジスタゲート（６０５）を共有している（関連づけられた光センサー６０１、５２１を有する）２つの図示された画素は、浮遊拡散領域または読み出し回路を共有していない。むしろ、本実施形態は、第一の浮遊拡散領域６１０を共有している光センサー６０１および６０２を有する２つの行方向に隣接した画素、ならびに、第二の浮遊拡散領域６２０を共有
している２つの行方向に隣接した光センサーおよび６０３、６０４を有している。
２つの浮遊拡散領域６１０、６２０が、画素アレイ５５０の表面上に形成されている第一の金属化層を介して、互いに電気的に接続され、かつ、関連づけられているコンデンサー５１８の一方の電極およびソースフォロワトランジスタ５１４と電気的に接続されている。図６で示されているように、各コンデンサー５１８は、他の側で、第二の金属化層を介してソース／ドレイン領域５１３においてソース電圧、例えばＶaa-pix、を受けるコンタクトと接続されている。
浮遊拡散領域６１０、６２０およびそれに関連づけられたコンデンサー５１８の両方の電荷をリセットするために、ゲート５１２を有する一つのリセットトランジスタを使用している。リセットゲート５１２の一方の側には、電源電圧Ｖaa-pixを受けることが可能であるソース／ドレイン領域５１３がある。関連づけられている光センサー６０１、６０２、６０３、６０４を有する４つの画素セルは、ゲート５１４を有しているソースフォロワトランジスタと、ゲート５１６を有している行選択トランジスタとを含んでいる共通の読み出し回路を共有している。また、これら４つの画素は、２つの関連づけられている浮遊拡散領域５１０、５２０の蓄積容量を増加させることができる任意のコンデンサー５１８を共有している。
本明細書で記載されている４方向で共有された画素配置では、図のように一式の読み出し回路７１０を共有している各光センサー６０１、６０２、６０３、６０４を伴っている４つの画素を有している。光センサー６０１および６０２は、同じ行において隣接している。光センサー６０３および６０４は、光センサー６０１および６０２のすぐ上段またはすぐ下段の同じ行において隣接している。光センサー６０１、６０３は、光センサー６０２、６０４と列方向に隣接している。このように、本例示的実施形態に従うと、アレイ内に列出力ラインＶoutが１列おきに必要となるだけである。
図において、４方向で共有されている画素アレイ構造は、少なくとも２つの大きな利点があり、それは、列方向により大きなピッチの周辺回路にすることができること、および、画素アレイ５５０の表層上の層として必要になる金属化層を減らせる一方で、感光領域を増大でき、これによって従来の画素アレイより量子効率を向上できることである。さらに、光センサー６０２、６０４の切り取られた縁部７１１で示されているように、各コンデンサー５１８を４つの光センサーの角に効率的に配置している。この配置は、感光領域を犠牲にすることなく、もしくは、それによって画素アレイ５５０のフィルファクターを小さくすることなく、最大のコンデンサー領域を確保できる。
図７は、上述した実施形態に従って構成された画素をともなう画素アレイ４００を有する例示的なＣＭＯＳ撮像素子５００のブロック図を描いている。画素アレイ４００は、所定の列数および行数（不図示）で配列されている複数の画素を含んでいる。本明細書で記載されているように、アレイ４００には信号処理回路が取り付けられている。アレイ４００内の各行の画素は、行選択ラインによって全て同時に作動され、各列の画素は、それぞれの列選択ラインによって選択的に出力される。アレイ４００全体として複数の行および列ラインが設けられる。行ドライバ４１０は、行アドレスデコーダ４２０に応じて行ラインを選択的に起動する。列ドライバ４６０は、列アドレスデコーダ４７０に応じて列選択ラインを選択的に起動する。これによって、行アドレスおよび列アドレスが各画素に送られる。
ＣＭＯＳ撮像素子５００は、画素を表示および読み出しをするための適切な行ラインおよび列ラインを選択するためのアドレスデコーダ４２０、４７０を制御するタイミングおよび制御回路４５０によって駆動される。また、制御回路４５０は、行ドライバ回路４１０および列ドライバ回路４６０を制御することで、これら行ドライバ回路と列ドライバ回路が、選択された行ラインおよび列ラインの駆動トランジスタに駆動電圧を印可する。画素リセット信号（Ｖrst）および画素画像信号（Ｖsig）を通常含んでいる画素列信号が、列ドライバ４６０に関連づけられているサンプルおよびホールド回路４６５によって読み込まれる。各画素において、差動増幅器４６７によって差分信号（Ｖrst-Ｖsig）が生成され、アナログ／デジタル変換器４７５（ＡＤＣ）によってデジタル化される。アナログ
／デジタル変換器４７５は、デジタル画像を形成して出力する画像処理回路４８０へ、デジタル化された画像信号を送る。
図８は、本発明の実施形態に従って構成された撮像装置５００を含むプロセッサシステム５０８を示している。プロセッサシステム５０８は、デジタルカメラ、コンピュータあるいはその他の撮像システムまたはプロセシングシステムの一部であってもよい。撮像装置５００は、システム５０８から制御データまたはその他のデータを受信することができる。システム５０８は、画像処理動作またはその他の処理動作をするための中央演算処理装置（ＣＰＵ）などのプロセッサ５０２を含んでいる。プロセッサ５０２は、バス５０４を介して様々な装置に接続されている。バス５０４に接続されているいくつかの装置は、制御系５０８の内部への通信およびそこから外部への通信を提供し、そのような通信デバイスとして入力／出力装置（Ｉ/Ｏ）装置５０６および撮像装置５００がある。バス５０４に接続されているその他の装置としては、例えばランダムアクセスメモリ（ＲＡＭ）５１０もしくはリムーバブルメモリ５１５等のメモリがある。
上述したプロセスおよび装置は、使用されたり生産されたりできる多くのものの中でより好ましい方法および一般的な装置を描いている。上記の記載および図面は、本発明の目的、特徴、および利点を実現する実施形態を描いている。しかし、本発明が、上述の記載の実施形態および描かれている実施形態に厳格に限定されることを意図するものではない。例えば、注入分離領域をＣＭＯＳ画素撮像セルとの関係でのみで示しているが、本発明は一層広い応用範囲を有しており、何らかの固体撮像機器における画素もしくは光センサーを分離するための分離手法として有効である、と理解されるべきである。さらに、図３に関して上述したように、本発明と組み合わせて別の分離手法を用いるのも有用である、と理解されるべきである。現段階では予期できないが、特許請求の範囲の精神および範囲内でなされる本発明の何らかの他の変更は、本発明の一部と見なされるべきである。
従来のＣＭＯＳ画素セルの平面図である。 線１-１’に沿って切った図１の画素セルの断面図である。 本発明の第１の例示的実施形態に従って構成された２つの隣接している画素セルの一部分の断面図である。 本発明の第２の例示的実施形態に従って構成された画素アレイの一部分の平面図である。 本発明の第３の例示的実施形態に従って構成された画素アレイの一部分の平面図である。 本発明の第４の例示的実施形態に従って構成された画素アレイの一部分の平面図である。 本発明に従って構成された画素セルのアレイを有しているＣＭＯＳ撮像チップ(CMOS imager chip)のブロック図である。 本発明に従って構成されたＣＭＯＳ撮像素子を備えているプロセシングシステムの概略図である。

Claims (45)

  1. ２つの隣接した画素セルを分離するための分離領域であって、
    第一の導電型にドープされた材料層と、
    前記材料層内に形成され、前記隣接した画素セルの隣接したアクディブデバイスを分離する、前記第一の導電型にドープされた少なくとも一つの注入領域と、
    前記少なくとも一つの注入領域上に形成されて、前記材料層の最上面まで延びた、前記隣接するアクティブデバイス間に分離をもたらすためのドープされた表層と、
    を備える分離領域。
  2. 前記材料層が半導体基板上に形成されたｐ型エピタキシャル層である請求項１記載の分離領域。
  3. 前記少なくとも一つの注入領域が複数のｐ型注入領域を含んでいる請求項２記載の分離領域。
  4. 前記少なくとも一つの注入領域がｐウェル領域を含んでいる請求項２記載の分離領域。
  5. 前記少なくとも一つの注入領域が、隣接する画素セルのｎ型電荷蓄積領域間に位置する複数の注入領域である請求項１記載の分離領域。
  6. 画素セルであって、
    第一の導電型の材料層内に形成された光センサーと、
    前記光センサーの一方の側に隣接して位置する分離領域とを備え、
    前記光センサーが、
    第二の導電型のアクティブ電荷蓄積領域と、
    前記アクティブ電荷蓄積領域上に位置し、前記第一の導電型にドープされた第一の強化層とを備え、
    前記分離領域が、
    前記第一の導電型のドープ領域と、
    前記ドープ領域上の或る区域内の前記材料層の表面直下に位置し、前記第一の導電型にドープされた第二の強化層とを備える、画素セル。
  7. 前記ドープ領域がｐウェル領域を含んでいる請求項６記載の画素セル。
  8. 前記第一および第二の強化層がｐ＋強化層である請求項６記載の画素セル。
  9. 前記電荷蓄積領域における前記分離領域とは反対の側に位置するゲートを有する転送トランジスタをさらに備える請求項６記載の画素セル。
  10. 前記転送トランジスタゲートが、前記光センサーに対して角度を付けてある請求項９記載の画素セル。
  11. 前記転送ゲートが、前記光センサーの角に位置している請求項１０記載の画素セル。
  12. 前記転送トランジスタが前記画素の第一のアクティブ領域の一部であり、前記第一のアクティブ領域から物理的に分離されている前記画素の第二のアクティブ領域が、前記画素セルから信号を生成するための少なくとも一つのトランジスタを備える請求項９記載の画素セル。
  13. 前記第一および第二のアクティブ領域が、導電性相互接続によって電気的に接続されている請求項１１記載の画素セル。
  14. 前記導電性相互接続が埋め込み導電体を含んでいる請求項１２記載の画素セル。
  15. 前記導電性相互接続が金属化層を含んでいる請求項１２記載の画素セル。
  16. 画素セルアレイであって、
    基板内に形成された一対の隣接する画素セルと、
    隣接する画素セルの光センサーの少なくとも一部分の間の基板内に形成された少なくとも一つの注入領域であって、前記基板の表面から前記基板の内部へ延び、かつ、第１の導電型にドープされており、さらに、前記隣接する画素セルの光センサーの一部分間の分離領域として作用する、前記少なくとも一つの注入領域と、
    を備える画素セルアレイ。
  17. 前記少なくとも一つの注入領域がｐウェル領域を含んでいる請求項１６記載の画素アレイ。
  18. 前記注入領域が、第一の濃度にドープされた少なくとも一つのｐ型イオン注入領域と、前記表面の直下に位置し、前記第一の濃度よりも高濃度の第二の濃度にドープされたｐ＋型強化層とを含んでいる請求項１６記載の画素アレイ。
  19. 前記分離領域が前記光センサーの２つの電荷蓄積領域間に形成され、前記電荷蓄積領域が第２の導電型にドープされている請求項１６記載の画素アレイ。
  20. 各画素セルが、光電荷を蓄積ノードに転送するための転送トランジスタゲートをさらに含み、前記トランジスタゲートの少なくとも一部分が前記光センサーに対して角度を付けてある請求項１６記載の画素アレイ。
  21. 前記２つの隣接する画素セルが、各画素から信号を生成するための共通の画素要素を共有している請求項２０記載の画素アレイ。
  22. 前記共通の画素要素が、スプリットトランクレイアウトで配置されている請求項２１記載の画素アレイ。
  23. シャロートレンチ分離領域が前記隣接する画素セルの他の部分を分離している請求項１６記載の画素アレイ。
  24. プロセッサと、
    前記プロセッサに電気的に接続され、画素アレイを含む撮像素子とを備え、前記アレイは、
    第一の導電型の材料層内に形成され、第一のドーパント濃度を有する複数の画素セルであって、各画素セルは、光に応じて光電荷を生成するための光電荷蓄積領域を含む光センサーを有する、複数の画素セルと、
    隣接する画素セルの２つの電荷蓄積領域間に形成された分離領域であって、前記材料層の最上面から前記電荷蓄積領域の下方まで延び、前記第一のドーパント濃度よりも高濃度で前記第一の導電型にドープされている、分離領域と、
    を備えるプロセシングシステム。
  25. 前記分離領域が、２つのｎ型電荷蓄積領域間に位置している複数のｐ型ドープ領域を含
    んでいる請求項２４記載のシステム。
  26. 前記電荷蓄積領域以外の領域を分離するために、前記隣接する画素セル間にシャロートレンチ分離領域が形成されている請求項２４記載のシステム。
  27. 第一の導電型の材料層内に形成され、第一のドーパント濃度を有する複数の画素セルであって、各画素セルは、光に応じて光電荷を生成するための光電荷蓄積領域を含む光センサーを有する、複数の画素セルと、
    隣接する画素セルの２つの電荷蓄積領域間に形成された分離領域であって、前記材料層の最上面から前記電荷蓄積領域の下方まで延び、前記第一のドーパント濃度よりも高濃度で前記第一の導電型にドープされている、分離領域と、
    を備える撮像装置。
  28. 前記複数の画素セルがＣＭＯＳ画素セルである請求項２７記載の撮像装置。
  29. 第一の導電型の材料層内に光センサーを形成するステップであって、前記光センサーが第二の導電型にドープされた電荷蓄積領域を含んでいる、ステップと、
    第一のイオン注入を行って、前記電荷蓄積領域の第一の側に隣接している前記第一の導電型の第一の注入領域を形成するステップと、
    前記第一の注入領域上に第二のイオン注入を行なうステップであって、前記第二のイオン注入も前記第一の導電型にドープする、ステップと、
    を含む、画素セルを形成する方法。
  30. 第一および第二のトランジスタを形成するステップをさらに含んでおり、ここで前記トランジスタが前記画素の第一および第二のアクティブ領域内にそれぞれ位置され、前記第一および第二のアクティブ領域が物理的に分離される請求項２９記載の方法。
  31. 少なくとも一部が前記光センサーに対して角度を付けてあるゲートを有する転送トランジスタを形成するステップをさらに含んでいる請求項２９記載の方法。
  32. 前記転送トランジスタゲートは、それが前記画素セルに隣接している別の画素セルと共有されるように形成される請求項３１記載の方法。
  33. 第一のイオン注入を行うステップがｐウェル領域を形成するステップを含んでおり、第２のイオン注入を行うステップが前記第一の注入領域上にｐ＋強化領域を形成するステップを含んでいる請求項３１記載の方法。
  34. 前記電荷蓄積領域ならびに前記第一および第二のイオン注入領域の上方に少なくとも部分的に位置する前記第一の導電型の強化層を形成するステップをさらに含んでいる請求項３１記載の方法。
  35. 前記強化層を形成するステップが、前記第二の注入領域および前記電荷蓄積領域上にホウ素イオンのブランク堆積を行なうことを含んでいる請求項３４記載の方法。
  36. 前記画素セル内にシャロートレンチ分離領域を形成することをさらに含んでいる請求項３１記載の方法。
  37. 基板内に行および列に配列された複数の画素セルを形成するステップであって、各画素が光センサーを含む、ステップと、
    前記基板の最上面から延びるドープ領域を形成することによって、２つの隣接する画素
    の光センサーの少なくとも一部分の間に分離領域を形成するステップと、
    を含む、画素アレイを形成する方法。
  38. 前記分離領域を形成するステップが、ｐ型イオンを前記基板の所定の領域の内部に注入することを含んでいる請求項３７記載の方法。
  39. 前記２つの隣接する画素の他の部分を分離するためのシャロートレンチ分離領域を形成するステップをさらに含む請求項３７記載の方法。
  40. 前記２つの隣接する画素は、共通の画素要素を共有するために形成される請求項３７記載の方法。
  41. 撮像装置であって、
    基板内に形成され、行および列に配列された複数の画素セルを含む画素アレイを備え、前記アレイが、
    基板内に形成された隣接する画素セルの第一の対と、
    前記隣接する画素セルの光センサーの少なくとも一部分の間における前記基板内に形成された少なくとも一つの注入領域であって、前記基板の表面から前記基板内部に延びて、第一の導電型にドープされており、さらに前記隣接する画素セルの前記光センサーの前記少なくとも一部分の間の分離領域として作用する、少なくとも一つの注入領域と、
    を含む、撮像装置。
  42. 前記撮像装置がＣＭＯＳ撮像装置であり、前記画素セルがＣＭＯＳ画素である請求項４１記載の撮像装置。
  43. 隣接する画素セルの第二の対をさらに含み、前記分離領域が、隣接する画素セルの前記第一および第二の対のそれぞれの少なくとも一部分の間の領域に形成されている請求項４１記載の撮像装置。
  44. 画素セルの前記第一および第二の対が、列方向に隣接する画素セルを含んでいる請求項４３記載の撮像装置。
  45. 前記分離領域が、前記基板の前記表面直下に形成されたドープ領域を含んでいる請求項４１記載の撮像装置。
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