KR101005421B1 - 절연 에지 없는 전송 게이트를 갖는 픽셀 - Google Patents
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Abstract
픽셀과 이미저 장치, 및 그 형성 방법으로서, 픽셀이 광변환 소자와 관련된 전송 트랜지스터 게이트를 가지며, 얕은 트렌치 절연에 의해 기판에서 절연된다. 전송 트랜지스터 게이트는 얕은 트렌치 절연 영역을 오버랩하지 않는다.
Description
본 발명은 이미저(Imager) 기술에 관한 것이다. 보다 상세하게, 본 발명은 암(dark) 전류 발생을 완화하도록 구성된 전송 트랜지스터 게이트를 갖는 픽셀을 가진 이미저 장치에 관한 것이다.
전형적인 CMOS 촬상 회로, 그것의 처리 공정, 및 촬상 회로의 다양한 CMOS 구성요소의 기능의 상세한 설명은, 예컨대, 마이크론 테크놀로지(Micron Technology)의 미국 특허 제6,140,630호, 미국 특허 제6,376,868호, 미국 특허 제6,310,366호, 미국 특허 제6,326,652호, 미국 특허 제6,204,524호, 및 미국 특허 제6,333,205호에 기술되어 있다. 상기 선행 특허의 개시는 이 명세서에 그 전체가 참조로 통합되어 있다.
도 1은, 광변환 소자로서, 기판(12)에 광다이오드(14)를 가진 종래의 CMOS 픽셀(10)의 평면도를 예시한다. 픽셀(10)은, 광다이오드(14) 및 플로팅 확산 영역(floating diffusion region)(24)과 함께 전송 트랜지스터를 형성하는 전송 게이트(16)를 포함한다. 또한, 플로팅 확산 영역(24)이 리셋하도록, 플로팅 확산 영 역(24)으로의 능동 영역(26)으로 리셋 전압(Vaa)을 게이트 인가하는 리셋 트랜지스터 게이트(18)가 포함된다. 광다이오드(14)는, 또한, 리셋 트랜지스터 게이트(18) 및 전송 트랜지스터 게이트(16)가 모두 턴-온될 때, 리셋될 수 있다. 또한, 로우(row) 선택 트랜지스터 게이트(22)에 관련된 능동 영역(28) 및 전압원(Vaa)에 연결된, 능동 영역(26)에 의해 형성되는 소스 팔로워(source follower) 트랜지스터의 일부이고 플로팅 확산 영역(24)에 전기적으로 연결(25)된, 소스 팔로워 트랜지스터 게이트(20)가 포함된다. 로우 선택 트랜지스터 게이트(22)는, 픽셀 판독을 위해 픽셀 출력에 연결되는 능동 영역(30)과 능동 영역(28)을 연결하는 로우 선택 트랜지스터의 일부로서 동작된다.
도 1에 도시된 바와 같이, 종래의 픽셀(10)에서, 전송 트랜지스터 게이트(16)는 광다이오드(14)를 걸친다. 광다이오드(14), 플로팅 확산 영역(24), 및 능동 영역들(26, 28, 30)을 포함하는 픽셀(10)의 능동 영역은, 얕은 트렌치(trench) 절연(STI) 영역(40)으로 에워싸인다. 전송 트랜지스터 게이트(16)가 광다이오드(14)를 넘어서 확장하는 곳에서는, 그것이 STI 영역(40)의 에지(edge)를 오버랩(overlap)한다. 이 오버랩은 이미저 장치에서 바람직하지 않은 암 전류의 생성을 초래할 수 있다.
본 발명은, 픽셀의 전송 트랜지스터의 게이트가 인근의 얕은 트렌치 절연(STI) 영역 또는 다른 절연 특징들(예컨대, LOCOS)을 오버랩하지 않도록 구성된, 광변환 소자 및 트랜지스터 구조를 갖는 이미저(화상 센서)에 관한 것이다. 기판에서 전송 트랜지스터 게이트 및 STI 영역 사이의 테두리 영역을 따르는 선택적인 p-형 주입은, 전송 트랜지스터 게이트의 아래로의(그 측면을 따르는 것에 대비되는) 전하 전송을 제한하는 데 사용될 수 있다.
본 발명의 이들 특징 및 다른 특징은, 첨부 도면과 관련해서 제공되는 하기의 상세한 설명으로부터 보다 잘 이해될 것이다.
도 1은 종래 CMOS 픽셀 셀의 평면도이다.
도 2는 본 발명의 실시예에 따른 CMOS 픽셀 셀을 도시한다.
도 3 내지 9는, 도 2의 a-a', b-b', c-c', 및 d-d' 라인을 관통해서, 도 2에 의해 도시된, 본 발명에 따른 일예의 CMOS 픽셀 셀의 제조 단계를 도시한다.
도 10은 본 발명에 따른 픽셀을 활용하는 모범적인 이미저 배치를 도시한다.
도 11은 본 발명의 실시예에 따른 CMOS 픽셀 셀을 도시한다.
도 12는 본 발명의 실시예에 따라 구성된 적어도 하나의 이미저를 통합한 프로세서 시스템을 도시한다.
본 발명은 특정 모범적인 실시예들에 관하여 기술될 것이지만, 다른 실시예들도 당업자에게 명백할 것이고 본 발명의 권리범위에 속한다. 따라서, 본 발명의 권리범위는 첨부된 청구범위를 참조함에 의해서만 정의된다.
기판 또는 웨이퍼라는 용어는, 하기의 상세한 설명에서 교환적으로 사용되 고, 반도체 기판을 포함하는, 그러나 한정되지는 않는, 어떠한 지지 구조도 포함할 수 있다. 반도체 기판은, 실리콘-온-인슐레이터(SOI), 실리콘-온-사파이어(SOS), 도핑 및 언도핑된(undoped) 반도체, 베이스 반도체 기초에 의해 지지되는 실리콘의 에피택셜(epitaxial) 층, 및 여타 반도체 구조를 포함하는 것으로 이해되어야 할 것이지만, 집적 회로를 지지하기에 적합한 것인 한, 반도체와는 다른 재료도 사용될 수 있다. 하기의 상세한 설명에서 기판 또는 웨이퍼에 대해 언급할 때, 베이스 반도체 또는 기초의 내부 또는 상부에 영역 또는 접합을 형성하기 위해 종전의 처리 공정들이 활용될 수 있다.
픽셀이라는 용어는, 전자기 방사를 전기적인 신호로 변환하기 위한, 광변환 소자 및 관련 트랜지스터를 포함하는 광-요소 단위 셀을 말한다. 이 명세서에서 논의되는 픽셀은, 예시만을 위해, 4T(4개의 트랜지스터) 픽셀 회로로서 예시 및 기술된다. 본 발명은, 4개의 트랜지스터(4T) 픽셀에 한정되지 않고, 4개의 트랜지스터보다 적거나(예컨대, 3T), 많이(예컨대, 5T) 갖는 다른 픽셀 배열에 사용될 수 있음을 이해해야 할 것이다. 본 발명이, 이 명세서에서 하나 또는 한정된 개수의 픽셀의 구조 및 제조를 언급하여 기술되지만, 이것은, 예컨대, 로우와 칼럼(column)으로 배열된 픽셀을 갖는 이미저 어레이로, 일반적으로 배열될 수 있는 복수의 픽셀을 대표하는 것임을 이해해야 할 것이다. 또한, 본 발명이 CMOS 이미저를 위한 픽셀을 언급하여 후술될 지라도, 본 발명은 픽셀(예컨대, CCD 또는 다른 고체 이미저)을 갖는 여타 고체 촬상 장치에 적용될 수 있다. 하기의 상세한 설명은, 따라서, 한정 의미를 갖지 않으며, 본 발명의 권리범위는 첨부된 청구범위에 의해서만 정의된다.
본 발명이 이제, 도면의 전체에 걸쳐, 동일 특징에 대해서는 일관되게 동일 참조 번호가 사용된 첨부 도면을 참조하여 설명된다. 도 2는 본 발명의 실시예에 따른 모범적인 CMOS 픽셀(100)을 도시한다. 픽셀(100)은 반도체 기판(102) 내부 또는 상부에 제조된다. 픽셀(100)은, 도시된 바와 같이 픽셀(100)의 능동 영역을 에워싼 얕은 트렌치 절연 영역(들)(STI)(136)(또는 LOCOS와 같은 다른 유사한 절연 기술)에 의해 어레이의 동일한 다른 픽셀로부터 절연될 수 있다. 이 실시예의 픽셀(100)은, 동작을 위한 4개의 트랜지스터를 포함하는 픽셀의 회로를 의미하는 4T 픽셀이지만, 앞서 지적한 바와 같이, 본 발명은 4T 픽셀로 한정되지 않는다.
다시 도 2를 참조하면, 픽셀(100)은 광변환 소자로서 광다이오드(104)를 갖는다. 광다이오드(104)는, 도 3 내지 도 9를 참조하여 더 상세히 후술될 바와 같이, 다양한 깊이의 층진 도핑 영역을 형성함에 의해 기판(102)에 형성된다. 다른 형의 광변환 소자, 예컨대, 광게이트도 사용될 수 있다. 전송 트랜지스터는 광다이오드(104)에 관련된다. 전송 트랜지스터는, 광다이오드(104)와 플로팅 확산 영역(114) 사이의 채널 영역에 걸쳐 전하를 게이트 인가하도록 이루어진 전송 게이트(106)를 포함한다. 전송 게이트(106)는 STI 영역(들)(136)(또는 다른 절연 특징)의 에지(들)를 오버랩하지 않도록 구성된다. 이러한 구성은 픽셀(100)의 암 전류를 완화한다. 기판의 n-형 (마이너스) 주입(예컨대, 주입(138), 도 4)은 광다이오드(104)에서 생성된 전하를 전송 게이트(106)로 향하게 한다. 필요하다면, 게이트(106) 아래의 채널 영역(115)(도 7)으로의 전하 전송을 추가로 제한하기 위해, 선택적인 p-형 주입(139)이 STI(136) 에지 및 전송 게이트(106) 사이의 테두리 영역을 따라 마련될 수 있다.
플로팅 확산 영역(114)은 소스 팔로워 트랜지스터의 게이트(110)에 전기적으로 연결된다(연결(131)). 소스 팔로워 트랜지스터는, 판독 신호를 픽셀(100)로부터 컨덕터(134)에 출력하도록 이루어진, 로우 선택 게이트(112)에 전기적으로 연결된다. 전압원(예컨대, Vaa)과 전기적으로 연결된 리셋 게이트(108)를 가진 리셋 트랜지스터는, 판독 후에 플로팅 확산 영역(114)을 리셋하기 위해 마련된다.
상층 금속화 층으로의 접점(122, 124, 126, 128, 130, 132, 134)은 이들 능동 영역 즉, 소스/드레인 영역(116, 118, 120), 플로팅 확산 영역(114), 및 게이트 구조(106, 108, 110, 112)에 대해 마련되며, 일반적으로 도전성 플러그로서, 텅스텐, 티타늄, 또는 다른 전도성 재료일 수 있다. 접점(130)은 전기적인 연결(131)을 통해 소스 팔로워 게이트(110)와 연결한다. 접점(132)은 전압원(Vaa)을 소스/게이트 영역(116)에 연결한다. 접점(134)은 판독 회로를 로우 선택 트랜지스터의 출력 소스 드레인 영역(120)과 연결한다.
픽셀(100)은 표준 CMOS 이미저 픽셀로서 동작한다. 광다이오드(104)는, 광에 의한 타격 시에, p-n 접합(도 8)에서 전하를 발생한다. 광다이오드(104)에서 생성 및 축적되는 전하는, 전송 게이트(106)의 전환에 의해 플로팅 확산 영역(114)으로 게이트 인가된다. 플로팅 확산 영역(114)의 전하는, 게이트(110)(접점(130)의 플로팅 확산 영역(114)으로 연결됨)를 포함하는 소스 팔로워 트랜지스터에 의 해, 소스/드레인 영역(118)을 통해서, 픽셀 출력 전압 신호로 변환되고, 이 출력 신호는 로우 선택 게이트(112)에 의해 소스/드레인 영역(120)으로 게이트 인가되며, 접점(134)에서 판독 회로(도시되지 않음)로 출력된다. 상기 픽셀(100)의 신호가 판독된 후에, 리셋 게이트(108) 및 전송 게이트(106)는, 픽셀(100)을 리셋하기 위해, 접점(132)의 전압원을 플로팅 확산 영역(114) 및 광다이오드(104)에 연결하도록 능동화될 수 있다.
도 3 내지 도 9는, 도 2에 도시된 픽셀(100)의 다양한 제조의 단계에서의 단면을 도시한다. 상기 도면들은 픽셀(100)을 형성하는데 활용될 수 있는 일련의 단계를 전반적으로 도시하지만, 그러나, 다른 또는 추가적인 처리 단계 또한 사용될 수 있다. 이제 도 3을 참조하면, 기판 영역(102)이 마련된다. 기판(102) 영역은, 다른 반도체 기판이 사용될 수 있을지라도, 일반적으로 실리콘이다. 바람직스럽게, 기판(102)은, 중첩 영역(overlying region)(102)으로부터, 다른 도펀트(dopant) 농도를 가질 수 있는 다른 기판 영역(101)의 위에 형성된다. 상기와 같은 실시예에서, 기판 영역(102)은 지지 실리콘 기판 영역(101) 위에 에피(epi)-층으로서 성장할 수 있다.
일반적으로 산화물이며, 픽셀(100)을 포함하여, 개개의 픽셀들 간의 전기적인 절연을 담당하는 STI 영역(136)을 형성하기 위해, 얕은 트렌치 절연(STI)이 수행된다. STI 처리는 당업계에 주지되어 있으며 표준 처리 기술이 사용될 수 있다. STI 트렌치 아래 기판(102)의 영역(137)은 전기적인 절연을 개선하기 위해 도핑될 수 있다.
기판 위에, 전송 게이트(106), 리셋 게이트(108), 소스 팔로워 게이트(110), 및 로우 선택 게이트(112)가 형성된다. 이들 게이트는, 기판(102) 위의 게이트 산화물(107), 게이트 산화물(107) 위의 도전층(109), 및 도전층(109) 위의 절연층(111)을 형성함에 의해 제조될 수 있다. 게이트 산화물(107)은 일반적으로 실리콘 이산화물이지만, 다른 재료도 사용될 수 있다. 도전층(109)은 일반적으로 도핑된 폴리실리콘(polysilicon)이지만, 다른 전도성 재료도 사용될 수 있다. 절연층(111)은 일반적으로 질화물 또는 TEOS(Tetraethyl Orthosilicate oxide)이지만, 다른 절연 재료도 사용될 수 있다. 이들 층(107, 109, 111)은, 포토레지스트(photoresist) 마스크로 패턴화되고, 도 3에 도시된 바와 같이 게이트 스택(gate stack)을 남기기 위해 에칭된다. 앞서 논의한 바와 같이, 전송 트랜지스터 게이트(106)는 STI 영역(136)을 오버랩하지 않도록 형성된다.
이제 도 4를 참조하면, 이 도면은, 도 3에 도시된 것의 차후 제조 단계의 웨이퍼 단면을 도시한다. 포토레지스트 마스크(142)가, 트랜지스터 게이트(106, 108, 110, 112)에 근접한 기판(102) 표면을 노광시키는 동안에, 광다이오드(104)가 될 영역을 보호하기 위해, 기판(102) 위에 형성된다. p-형 도펀트(138)(예컨대, 붕소)는, p-웰(well)(140)을 형성하기 위해 기판(102) 내로 주입된다.
이제 도 2의 c-c' 및 d-d' 단면을 관통하여 도시된 웨이퍼와 더불어 처리의 차후 단계를 도시하는 도 5를 언급한다. p-웰(140)(도 4)을 형성한 후에, 포토레지스트 마스크(142)는 제거되고, 포토레지스트 마스크(143)가 적용되어, STI 영역(136) 및 전송 트랜지스터 게이트(106) 사이의 적어도 테두리 영역의 기판을 노 광한다. p-형 이온(141), 예컨대, 붕소는, 주입 영역(139)을 형성하기 위해 주입된다. 이 주입은 선택적이지만, 완성된 장치에서 전송 트랜지스터 게이트(106)의 아래로의(그 측면을 따르는 것에 대비되는) 전하 전송을 추가로 제한하도록 작용할 수 있다.
이제, 제조의 차후 단계에, a-a' 및 b-b' 단면을 관통하는 웨이퍼를 다시 도시하는 도 6을 언급한다. p-웰(140)을 형성한 후에, 또는 필요에 따라 주입 영역(139)을 형성한 후에, 포토레지스트 마스크(140)(도 4) 또는 포토레지스트 마스크(143)(도 5)가 제거되고, 광다이오드(104)가 형성될(도 2) 기판(102)의 표면을 노광시키기 위해, 기판(102)의 P-웰(140) 위에 다른 포토레지스트 마스크(144)가 형성된다. n-형 도펀트(146), 예컨대, 인(phosphorus)은, n-형 도핑 영역(148)을 형성하기 위해, 기판(102) 내로 주입된다(도시된 바와 같이, 그 내부로 똑바로 및 거기에 경사지게). 이 n-형 영역(148)은 광다이오드(102)(도 2)의 전하 축적 부분을 형성할 것이다.
이제 도 7을 참조하면, 이 도면은 도 6에 도시된 것의 차후 제조 단계의 웨이퍼 단면을 도시한다. 포토레지스트(144)(도 6)를 제거한 후에, 기판(102)의 광다이오드(104) 영역을 보호하고 p-웰 영역(140)을 노광시키기 위해, 다른 포토레지스트 마스크(150)가 형성된다. n-형 도펀트(152), 예컨대, 인 또는 비소가, 플로팅 확산 영역(114) 및 소스/드레인 영역(116, 118, 120)을 포함하여, 게이트(106, 108, 110, 112)에 근접한 능동 영역을 형성하기 위해, 기판(102) 내로 주입된다. 도펀트 주입(152)은, 또한 기판(102)에 대해서 경사질 수 있고, 그리하여 도핑 영 역은 게이트의 아래로 확장한다. 게이트(106, 108, 110, 112)의 아래와, 소스/드레인 영역(116, 118, 120) 및 광다이오드(104) 사이는, 채널 영역(115)이다.
이제 도 8을 참조하면, 이 도면은 도 7에 도시된 것의 차후 제조 단계의 웨이퍼 단면을 도시한다. 포토레지스트(150)(도 7)는 제거되고, 절연 스페이서(spacer) 층(154)이 기판(102) 및 게이트(106, 108, 110, 112) 위에 형성된다. 절연 스페이서 층(154)은 TEOS 또는 다른 유사한 절연 재료로 형성될 수 있다. 절연 스페이서 층(152) 및 p-웰(140) 위에 다른 포토레지스트 마스크(156)가 형성되고; 기판(102)의 광다이오드(104)(도 2) 영역은 노광된다. p-형 도펀트(158), 예컨대, 붕소는, 광다이오드(104)의 n-형 영역(148) 위의 기판(102) 표면에 p-형 영역(160)을 형성하기 위해, 기판(102) 내로 주입된다. 이는 광-전하 생성을 위한 p-n 접합을 생성한다.
도 9는 도 8에 도시된 것의 차후 제조 단계의 웨이퍼 단면을 도시한다. 광다이오드(104)를 완성한 후에, 포토레지스트(156)(도 8)가 제거된다. 두꺼운 절연 층(162)이, 광다이오드(104) 및 게이트(106, 108, 110, 112)를 포함하여, 기판(102) 위에 형성된다. 이 층(162)은, 광다이오드(104)를 덮을 것이므로, 광이 통과되어야 하며; BPSG(boro-phospho-silicate glass) 또는 다른 적합한 재료일 수 있다. 절연 층(162)은, 바람직하게는 CMP(chemical mechanical polishing)에 의해서, 평탄화되고, 예컨대, 포토레지스트(도시되지 않음)로 에칭을 위해 패턴화된다.
다시 도 9를 참조하면, 비어(via)(164)가, 게이트(106, 108, 110, 112)의 도전층(109)을 노광시키기 위해, 그리고 플로팅 확산 영역(114) 및 소스/드레인 영 역(116, 118, 120)의 기판(102) 표면을 노광시키기 위해, 제어된 에칭에 의해(바람직스럽게는, 당업계에 주지된 바와 같은, RIE 건식 에칭에 의해), 절연층(162) 및 여타 사이 층들(예컨대, 스페이서 층(154), 절연층(111) 등)을 관통하여 형성된다. 비어(164)는, 접점(122, 124, 126, 128, 130, 132, 134)(도 2에 도시된 모든 접점이 도 9에 도시된 단면에서 필수적이지는 않음)을 형성하기 위해, 다른 기술이 사용될 수 있을지라도, 바람직하게는 스퍼터링(sputtering) 또는 화학적 증착(CVD) 기술에 의해서, 전도성 재료로 채워진다. 전도성 재료는 바람직하게 텅스텐 또는 티타늄이며, 규화물을 형성하기 위해 어닐될 수 있다. 전도성 재료가, 도 9에 도시된 웨이퍼 단면을 남기기 위해 절연층(162)을 정지부로서 사용하여, 다음으로 CMP에 의해 평탄화된다. 그 후에 표준 금속화 층 및 상호 연결 라인 형성이 뒤이을 수 있다(도시되지 않음).
본 발명의 대안적인 실시예가 도 10에 도시된다. 도 2 내지 도 9에 관해서 앞서 논의된 동일 기본 제조 단계 및 기술이, 도 10에 도시된 픽셀(200)(점선으로 규정된)을 형성하는데 사용될 수 있는 반면, 픽셀(200)의 특징 및 요소는, 도 2의 픽셀(100)의 배치와 비교했을 때, 서로에 관해 다르게 구성된다. 도 10은 동일 픽셀의 어레이의 픽셀(200) 구성을 도시한다.
도 10에서, 픽셀(200)은, 다른 인근의 픽셀(예컨대, 300, 400, 500)과 그 회로 구성요소 즉, 게이트(208, 210, 212)의 일부를 공유한다. 각 픽셀(200, 300, 400)은, 각각의 광다이오드, 예컨대, 픽셀(200)의 광다이오드(204)를 갖는다. 회로의 공유는 더욱 더 밀도 높은 이미저 어레이에 소용된다. 이 실시예에서, 전송 게이트(206)는 STI 영역(236)을 오버랩하지 않도록 다시 구성된다. 도 10에 도시된 바와 같이, 선택적으로, p-형 이온의 주입 영역(239)는 STI 영역(236) 및 전송 게이트(206)의 사이에 마련될 수 있다.
바람직스럽게는, 전송 게이트(206)가, 도 10에 도시된 바와 같이, 광다이오드(204)에 대해서 경사진다. 여기서, 경사진이라는 용어는, 도 2에 도시된 실시예에 관해서 앞서 논의된 바와 같이, 전송 게이트(206)의 일부가, 그 길이 또는 폭을 가로지른 것에 대비되는 것으로서, 광다이오드(204)의 구석을 가로질러 위치한 것을 의미한다. 이 전송 게이트(206)의 바람직한 경사진 외형은, 전송 게이트(206)의 효율적인 배치를 가능케 한다. 추가적으로, 이 경사진 배열은 또한, 광다이오드(204)의 영역을 최대화함에 의해, 픽셀(200)의 곡선 인자(fill factor)의 극대화에 유익하다.
잔존 픽셀 구성요소는 인근의 픽셀(200, 400)에 의해 공유된다. 이들 구성요소는, 픽셀(200, 400)을 위한 공통 저장 노드를 담당하는, 플로팅 확산 영역(214)을 포함한다. 리셋 게이트(208)는 플로팅 확산 영역(214)에 근접하여 위치된다. 소스/드레인 영역(216)은, 플로팅 확산 영역(214)에 대향하는 리셋 게이트(208)의 제2 측부 상에 위치하고, 공급 전압(Vaa)을 수신할 수 있다. 플로팅 확산 영역(214)은 또한, 소스/드레인(218)을 갖는, 소스 팔로워 게이트(210)에 전기적으로 연결된다(연결은 도시되지 않음). 게이트(210)를 갖는 소스 팔로워 트랜지스터는, 플로팅 확산 영역(214)으로부터 게이트(212)를 갖는 로우 선택 트랜지스터 로 전압 출력 신호를 출력한다. 로우 선택 트랜지스터 게이트(212)는, 픽셀 신호를 칼럼 라인(도시되지 않음)으로 선택적으로 판독하기 위해, 그에 근접한 소스/드레인(220)을 갖는다. 또한, 캐패시터(238)가 플로팅 확산 영역(214)에 전기적으로 연결된다(도시되지 않음). 캐패시터(238)는 플로팅 확산 영역(214)의 전하 저장 용량을 증가시킬 수 있다. 트랜지스터 게이트(206, 208, 210, 212), 플로팅 확산 영역(214), 및 소스/드레인 영역(216, 218, 220)은, 각각, 접점(222, 224, 226, 228, 230, 232, 234)을 갖는다.
도 11은 본 발명의 어느 실시예도 활용할 수 있는 모범적인 이미저(700)를 예시한다. 이미저(700)는, 예컨대 도 2 및 10에 관해서 앞서 논의한 바와 같이 구성된 픽셀을 포함하는 픽셀 어레이(705)를 갖거나, 본 발명의 권리범위에 속하는 다른 픽셀 구조를 사용한다. 로우 라인은, 로우 어드레스 디코더(decoder)(720)에 따른 로우 구동부(710)에 의해 선택적으로 능동화한다. 칼럼 구동부(760) 및 칼럼 어드레스 디코더(770)가 또한 이미저(700)에 포함된다. 이미저(700)는, 어드레스 디코더(720, 770)를 제어하는 타이밍 및 제어 회로(750)에 의해 동작된다. 제어 회로(750)는 또한, 본 발명의 실시예에 따라 로우 및 칼럼 구동 회로(710, 760)를 제어한다.
칼럼 구동부(760)에 관련된 샘플 앤 홀드 회로(761)는, 선택된 픽셀에 대해 픽셀 리셋 신호(Vrst) 및 픽셀 화상 신호(Vsig)를 판독한다. 차분 신호(Vrst-Vsig)는 차동 증폭기(762)에 의해 각 픽셀에 대해 증폭되고, 아날로그-디지털 변환 기(775)(ADC)에 의해 디지털화된다. 아날로그-디지털 변환기(775)는, 디지털화된 픽셀 신호를 디지털 화상을 형성하는 화상 프로세서(780)로 공급한다. 화상 프로세서(780)는, 픽셀 전송 게이트로 인가되는 전압의 레벨을 설정하는 데 사용될 수 있는, 이미저(700)의 이득 설정을 또한 결정할 수 있다.
도 12는 본 발명의 촬상 장치(1008)(도 2 및 도 10에 예시된 픽셀(100) 또는 픽셀(200)을 가진 도 11에 도시된 이미저(700)과 같은)를 포함하도록 변형된 일반적인 프로세서 시스템, 시스템(1000)을 도시한다. 프로세서 시스템(1000)은 화상 센서 장치를 포함할 수 있는 디지털 회로를 가진 시스템의 모범적인 예이다. 제한 없이, 상기 시스템은, 컴퓨터 시스템, 카메라 시스템, 스캐너, 머신 비젼(machine vision), 차량 네비게이션, 비디오 폰, 감시 시스템, 자동 초점 시스템, 천체 추적 시스템, 동작 감지 시스템, 화상 안정화 시스템, 데이터 압축 시스템, 및 이미저를 채용한 여타 시스템을 포함할 수 있다.
시스템(1000), 예를 들어 카메라 시스템은, 버스(1020)를 통해 입출력(I/O) 장치(1006)와 통신하는, 마이크로프로세서와 같은 중앙 처리 장치(CPU)(1002)를 일반적으로 포함한다. 촬상 장치(1008)도 또한 버스(1020)를 통해 CPU(1002)와 통신한다. 프로세서-기반 시스템(1000)은 랜덤 액세스 메모리(RAM)(1004)를 또한 포함하고, 버스(1020)를 통해 CPU(1002)와 또한 통신하는, 플래시 메모리와 같은 탈착가능 메모리(removable memory)(1014)를 포함할 수 있다. 촬상 장치(1008)는, 단일 집적 회로 또는 프로세서와는 다른 칩 상의 메모리 저장부와 함께하거나 함께하지 않는, CPU, 디지털 신호 프로세서, 또는 마이크로프로세서와 같은 프로세서와 결합될 수 있다.
본 발명의 다양한 실시예들이 앞서 기술되었다. 본 발명이 이들 특정 실시예들에 관해 기술했을지라도, 상세한 설명은 본 발명을 예시하기 위해 의도되었고, 한정을 의도한 것은 아니다. 첨부된 청구범위에서 정의된 본 발명의 사상 및 권리범위로부터 벗어남 없이, 다양한 변형 및 응용이 당업자에게 떠오를 수 있다.
Claims (30)
- 기판,광변환 소자,상기 광변환 소자로부터 전하를 수신하고 상기 전하를 표현하는 전압을 출력하도록 구성된 회로로서, 전송 트랜지스터 게이트를 포함하는 회로, 및상기 광변환 소자 및 상기 회로를 에워싼 상기 기판 내의 절연 영역을 포함하며, 상기 전송 트랜지스터 게이트는 상기 광변환 소자 위에 위치하고 상기 절연 영역의 어느 일부도 오버랩(overlap)하지 않도록 구성된, 이미저 픽셀.
- 청구항 1에 있어서, 상기 전송 트랜지스터 게이트 및 상기 절연 영역 사이의 상기 기판 내의 주입 영역을 더 포함하는, 이미저 픽셀.
- 청구항 1에 있어서, 상기 절연 영역은 얕은 트렌치(trench) 절연 영역인, 이미저 픽셀.
- 청구항 1에 있어서, 상기 회로는, 리셋 트랜지스터, 소스 팔로워 트랜지스터, 및 로우(row) 선택 트랜지스터를 포함하는, 이미저 픽셀.
- 청구항 1에 있어서, 상기 회로의 적어도 일부는 인근 픽셀과 공유되는, 이미 저 픽셀.
- 청구항 1에 있어서, 상기 광변환 소자는 광다이오드인, 이미저 픽셀.
- 청구항 1에 있어서, 상기 픽셀은 CMOS 픽셀인, 이미저 픽셀.
- 기판 내의 광다이오드,상기 기판 내의 전하 저장 영역,상기 광다이오드와 상기 전하 저장 영역 사이에 전하를 게이트 인가하도록 구성된 전송 트랜지스터 게이트,상기 전하 저장 영역을 리셋하도록 구성된 리셋 게이트,상기 전하 저장 영역으로부터 전하를 수신하도록 구성된 소스 팔로워 게이트,상기 소스 팔로워 게이트를 출력 라인으로 연결하도록 구성된 로우 선택 게이트, 및상기 광다이오드, 상기 전송 트랜지스터 게이트, 상기 리셋 게이트, 상기 소스 팔로워 게이트, 및 상기 로우 선택 게이트를 에워싸는 얕은 트렌치 절연 영역을 포함하며, 상기 전송 트랜지스터 게이트는 상기 광다이오드 위에 위치하고 상기 얕은 트렌치 절연 영역의 어느 일부도 오버랩하지 않도록 추가적으로 구성된, CMOS 이미저 장치.
- 청구항 8에 있어서, 상기 전송 트랜지스터 게이트 및 상기 절연 영역 사이의 상기 기판 내의 주입 영역을 더 포함하는, CMOS 이미저 장치.
- 청구항 9에 있어서, 상기 주입 영역은 p-형 도펀트(dopant)를 포함하는, CMOS 이미저 장치.
- 청구항 8에 있어서, 상기 리셋 게이트, 소스 팔로워 게이트, 로우 선택 게이트, 및 전하 저장 영역 중 적어도 하나가 인근 픽셀과 공유되는, CMOS 이미저 장치.
- 청구항 8에 있어서, 상기 전송 트랜지스터 게이트는 상기 광다이오드에 대해 경사진, CMOS 이미저 장치.
- 프로세서 시스템으로서,프로세서와 상기 프로세서에 연결된 이미저를 포함하고, 상기 이미저는 픽셀의 어레이를 포함하며,각 픽셀은,기판,광변환 소자,상기 광변환 소자로부터 전하를 수신하고 상기 전하를 표현하는 전압을 출력하도록 구성된 회로로서, 전송 트랜지스터 게이트를 포함하는 회로, 및상기 광변환 소자 및 상기 회로를 에워싼 상기 기판 내의 절연 영역을 포함하며, 상기 전송 트랜지스터 게이트는 상기 광변환 소자 위에 위치하고 상기 절연 영역의 어느 일부도 오버랩하지 않도록 구성된, 프로세서 시스템.
- 청구항 13에 있어서, 상기 전송 트랜지스터 게이트 및 상기 절연 영역 사이의 상기 기판에 주입 영역을 더 포함하는, 프로세서 시스템.
- 청구항 13에 있어서, 상기 절연 영역은 얕은 트렌치 절연 영역인, 프로세서 시스템.
- 청구항 13에 있어서, 상기 회로는, 리셋 트랜지스터, 소스 팔로워 트랜지스터, 및 로우 선택 트랜지스터를 더 포함하는, 프로세서 시스템.
- 청구항 13에 있어서, 상기 회로의 적어도 일부는 인근 픽셀과 공유되는, 프로세서 시스템.
- 청구항 13에 있어서, 상기 광변환 소자는 광다이오드인, 프로세서 시스템.
- 청구항 13에 있어서, 상기 픽셀은 CMOS 픽셀인, 프로세서 시스템.
- 기판을 마련하는 단계,상기 기판에 절연 영역을 형성하는 단계,상기 기판에 상기 절연 영역으로 테를 두른 광변환 소자를 형성하는 단계,상기 광변환 소자 위에 위치하여 전송 트랜지스터 게이트를 형성하는 단계를 포함하며, 상기 전송 트랜지스터 게이트는 상기 절연 영역을 오버랩하지 않도록 구성된, 이미저 픽셀 형성 방법.
- 청구항 20에 있어서, 상기 절연 영역을 형성하는 단계는, 얕은 트렌치 절연 영역을 형성하는 단계를 포함하는, 이미저 픽셀 형성 방법.
- 청구항 20에 있어서, 상기 기판 내의 그리고 상기 전송 트랜지스터 게이트와 상기 절연 영역의 사이에 주입 영역을 형성하는 단계를 더 포함하는, 이미저 픽셀 형성 방법.
- 청구항 20에 있어서, 상기 광변환 소자에 근접하여 리셋 트랜지스터, 소스 팔로워 트랜지스터, 및 로우 선택 트랜지스터를 형성하는 단계를 더 포함하는, 이미저 픽셀 형성 방법.
- 청구항 23에 있어서, 상기 리셋 트랜지스터, 소스 팔로워 트랜지스터, 및 로 우 선택 트랜지스터 중 적어도 하나를 공유하는 제2 광변환 소자를 형성하는 단계를 더 포함하는, 이미저 픽셀 형성 방법.
- 청구항 20에 있어서, 상기 광변환 소자는 광다이오드인, 이미저 픽셀 형성 방법.
- 청구항 20에 있어서, 상기 픽셀은 CMOS 픽셀인, 이미저 픽셀 형성 방법.
- CMOS 이미저 픽셀의 암(dark) 전류 완화 방법으로서,기판에 광다이오드를 마련하는 단계,상기 CMOS 이미저 픽셀을 다른 픽셀로부터 전기적으로 절연하는 얕은 트렌치 절연 영역을 형성하는 단계,상기 광다이오드 위에 전송 트랜지스터 게이트를 마련하는 단계로서, 상기 전송 트랜지스터 게이트는 상기 광다이오드로부터 출력 회로로 전하를 게이트 인가하도록 구성되며, 상기 얕은 트렌치 절연 영역의 어느 일부도 오버랩하지 않도록 형성된, 단계, 및상기 전송 트랜지스터 게이트와 상기 얕은 트렌치 절연 영역 사이의 상기 기판에 도핑 영역을 형성하는 단계로서, 상기 도핑 영역은 상기 광다이오드로부터 상기 전송 트랜지스터 게이트 아래로의 전하 전송을 제한하도록 구성된, 단계를 포함하는 CMOS 이미저 픽셀의 암 전류 완화 방법.
- 청구항 27에 있어서, 상기 광다이오드 및 전송 트랜지스터 게이트에 근접하여 리셋 트랜지스터, 소스 팔로워 트랜지스터, 및 로우 선택 트랜지스터를 형성하는 단계를 더 포함하는, CMOS 이미저 픽셀의 암 전류 완화 방법.
- 청구항 28에 있어서, 상기 리셋 트랜지스터, 소스 팔로워 트랜지스터, 및 로우 선택 트랜지스터 중 적어도 하나를 공유하는 제2 광다이오드를 형성하는 단계를 더 포함하는, CMOS 이미저 픽셀의 암 전류 완화 방법.
- 청구항 28에 있어서, 상기 픽셀은 CMOS 픽셀인, CMOS 이미저 픽셀의 암 전류 완화 방법.
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