KR20080009742A - 능동 영역 상에 게이트 접점을 가진 픽셀 및 그 형성 방법 - Google Patents

능동 영역 상에 게이트 접점을 가진 픽셀 및 그 형성 방법 Download PDF

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제프리 에이. 맥키
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마이크론 테크놀로지, 인크
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Abstract

본 발명은, 픽셀의 트랜지스터의 게이트로의 접점이 픽셀의 능동 영역(예컨대, 트랜지스터 게이트의 채널 영역) 위에 위치하는, 픽셀과 이미저 장치, 및 그 형성 방법에 관한 것이다. 트랜지스터 게이트 접점의 위치는 픽셀에 대해 더 밀도가 높은 회로를 만들고, 광센서 영역의 크기가 픽셀 크기에 비해서 증가될 수 있게 한다.

Description

능동 영역 상에 게이트 접점을 가진 픽셀 및 그 형성 방법 {PIXEL WITH GATE CONTACTS OVER ACTIVE REGION AND METHOD OF FORMING SAME}
본 발명은 이미저(Imager) 기술에 관한 것으로, 보다 상세하게는, 본 발명은 더 밀도가 높은 회로 구성을 가진 이미저 장치에 관한 것이다.
전형적인 CMOS 촬상 장치, 그것의 처리 공정, 및 촬상 회로의 다양한 CMOS 구성요소의 기능의 상세한 설명은, 예컨대, 마이크론 테크놀로지 주식회사(Micron Technology, Inc.)의 미국 특허 제6,140,630호, 미국 특허 제6,376,868호, 미국 특허 제6,310,366호, 미국 특허 제6,326,652호, 미국 특허 제6,204,524호, 및 미국 특허 제6,333,205호에 기술되어 있다. 상기 선행 특허의 개시는 이 명세서에 그 전체가 참조로 통합되어 있다.
도 1은, 광변환 소자로서, 기판(12)에 광다이오드(14)를 가지는 종래의 CMOS 픽셀(10)의 평면도를 예시한다. 픽셀(10)은, 광다이오드(14) 및 플로팅 확산 영역(floating diffusion region)(24)과 함께 전송 트랜지스터를 형성하는 전송 게이트(16)를 포함한다. 또한, 플로팅 확산 영역(24)을 리셋하도록 하기 위해서, 능동 영역(26)으로 리셋 전압(Vaa)을 게이트 인가하는 리셋 게이트(18)가 포함된다. 광 다이오드(14)는, 또한, 리셋 게이트(18) 및 전송 게이트(16)가 모두 턴-온될 때, 리셋될 수 있다. 또한, 로우(row) 선택 게이트(22)에 관련된 능동 영역(28) 및 전압원(Vaa)에 연결된, 능동 영역(26)에 의해 형성되는 소스 팔로워(source follower) 트랜지스터의 부분이고 플로팅 확산 영역(24)에 전기적으로 연결(25)된, 소스 팔로워 게이트(20)가 포함된다. 로우 선택 게이트(22)는, 픽셀 판독을 위해 픽셀 출력에 연결되는 능동 영역(30)과 능동 영역(28)을, 연결하는 로우 선택 트랜지스터의 부분으로서 동작된다.
상술한 트랜지스터의 소스/드레인 영역, 플로팅 확산 영역, 게이트의 아래 및 소스/드레인 영역 사이의 채널 영역, 및 광다이오드 영역은, 게이트 구조와 공동으로 능동 전자 소자를 정의하는 그들의 도핑(doping) 때문에, 픽셀(10)의 능동 영역으로 정의된다. 도 1에 도시된 바와 같이, 종래의 픽셀(10)에서, 트랜지스터 게이트(16, 18, 20, 22)를 위한 접점(32, 34, 36, 38)은 능동 영역(24, 26, 28, 30)으로부터 떨어져서 위치한다. 이는, 능동 영역 위의 회로의 얇은 게이트 전극을 통해 에칭을 하게 되는 것 또는, 비-기능 소자를 생성할 수도 있는, 게이트 산화물에 너무 가깝게 접점을 배치하는 것은, 바람직하지 않다는 통설적 신념을 따른 것이며, 따라서 접점은 능동 영역 위에 위치되지 않는다.
픽셀 피치(pitch)가 축소됨에 따라, 광-전자 생성 및 향상된 양자 효율(quantum efficiency)을 위해, 가능한 광다이오드가 크게 남을 수 있도록, 트랜지스터 게이트 접점을 재배치하는 것이 유리할 것이다.
본 발명은, 광변환 소자 및, 픽셀의 트랜지스터의 게이트로의 접점이 픽셀의 능동 영역 위에 있는 트랜지스터 구조를 가진 이미저 픽셀에 관한 것이다. 보다 상세하게는, 하나 이상의 점점이 트랜지스터의 채널 영역 위에 있을 수 있다. 광변환 소자(예컨대, 광다이오드)가 비교적 크게 남는 반면, 픽셀의 피치는 축소되게 하는 이러한 배열은, 픽셀 어레이의 회로가 보다 더 밀도 높게 채워질 수 있게 한다.
본 발명의 이들 특징 및 다른 특징은, 첨부 도면과 관련해서 제공되는 하기의 상세한 설명으로부터 보다 잘 이해될 것이다.
도 1은 종래 CMOS 픽셀 셀의 평면도,
도 2는 본 발명의 실시예에 따른 CMOS 픽셀 셀을 도시한 도면,
도 3 내지 8은, 도 2에 의해 도 2의 a-a' 및 b-b' 라인을 관통해서 도시된 CMOS 픽셀 셀의 제조 단계를 도시한 도면,
도 9는 본 발명의 실시예에 따른 CMOS 픽셀 셀을 도시한 도면,
도 10은 본 발명의 실시예에 따라 구성된 적어도 하나의 이미저를 통합한 프로세서 시스템을 도시한 도면.
본 발명은 특정 모범적인 실시예에 관하여 기술할 것이지만, 당업자에게 명백한 다른 실시예 또한 본 발명의 권리범위에 속한다. 따라서, 본 발명의 권리범 위는 첨부된 청구범위를 참조함에 의해서만 정의된다.
“기판”또는“웨이퍼”라는 용어는, 하기의 상세한 설명에서 교환적으로 사용되고, 반도체 기판을 포함하는, 그러나 한정되지는 않는, 어떠한 지지 구조도 포함할 수 있다. 반도체 기판은, 실리콘-온-인슐레이터(SOI), 실리콘-온-사파이어(SOS), 도핑 및 언도핑된(undoped) 반도체, 베이스 반도체 기초에 의해 지지되는 실리콘의 에피택셜(epitaxial) 층, 및 여타 반도체 구조를 포함하는 것으로 이해되어야 할 것이지만, 집적 회로를 지지하기에 적합한 것인 한, 반도체와는 다른 재료도 사용될 수 있다. 하기의 상세한 설명에서 기판 또는 웨이퍼에 대해 언급할 때, 베이스 반도체 또는 기초의 내부 또는 상부에 영역 또는 접합을 형성하기 위해 종전의 처리 공정들이 활용될 수 있다.
“픽셀”이라는 용어는, 전자기 방사를 전기적인 신호로 변환하기 위한, 광변환 소자 및 관련 트랜지스터를 포함하는 광-요소 단위 셀을 말한다. 이 명세서에서 논의되는 픽셀은, 예시만을 위해, 4T(4개의 트랜지스터) 픽셀 회로로서 예시 및 기술된다. 본 발명은, 4개의 트랜지스터(4T) 픽셀에 한정되지 않지만, 4개의 트랜지스터보다 적거나(예컨대, 3T), 많이(예컨대, 5T) 가진 다른 픽셀 배열에 사용될 수 있음을 이해해야 할 것이다. 본 발명이, 이 명세서에서 하나 또는 한정된 개수의 픽셀의 구조 및 제조를 언급하여 기술될 지라도, 이것은, 예컨대, 로우와 칼럼으로 배열된 픽셀을 가진 이미저 어레이로, 일반적으로 배열될 수 있는 복수의 픽셀을 대표하는 것임을 이해해야 할 것이다. 또한, 본 발명이 CMOS 이미저를 위한 픽셀을 언급하여 후술될 지라도, 본 발명은 픽셀(예컨대, CCD 또는 다른 고체 이미저)을 가진 여타 고체 촬상 장치에 적용될 수 있다. 하기의 상세한 설명은, 따라서, 한정 의미를 갖지 않으며, 본 발명의 권리범위는 첨부된 청구범위에 의해서만 정의된다.
“능동 영역”이라는 용어는, 일반적으로 도핑에 의해 제조되고, 전기적으로 능동화되는, 기판에서의 픽셀 영역을 말한다. “능동 영역”이라는 용어는, 광다이오드 영역, 소스/드레인 영역, 플로팅 확산 영역, 및 픽셀의 트랜지스터 채널을 포함한다.
본 발명이 이제, 도면의 전체에 걸쳐, 동일 특징에 대해서는 일관되게 동일 참조 번호가 사용된 첨부 도면을 참조하여 설명된다. 도 2는 본 발명의 실시예에 따른 모범적인 CMOS 픽셀(100)을 도시한다. 도시된 픽셀(100)은 반도체 기판(102) 내부 또는 상부에 제조된다. 픽셀(100)은 얕은 트렌치 소자분리(shallow trench isolation; "STI")에 의해 어레이의 동일한 다른 픽셀로부터 절연될 수 있다. LOCOS(local oxidation of silicon)을 사용하는 절연 역시 가능하다. 이 실시예의 픽셀(100)은, 동작을 위한 4개의 트랜지스터를 포함하는 픽셀의 회로를 의미하는 4T 픽셀이지만, 앞서 지적한 바와 같이, 본 발명은 4T 픽셀에 한정되지 않는다.
다시 도 2를 참조하면, 픽셀(100)은 광변환 소자로서 광다이오드(104)를 가진다. 광다이오드(104)는, 도 3 내지 도 8을 참조하여 상세하게 후술되는 바와 같이, 다양한 깊이의 층진 도핑 영역을 형성함에 의해 기판(102)에 형성된다. 다른 형의 광변환 소자(예컨대, 광게이트)도 사용될 수 있다. 전송 트랜지스터는 광다이오드(104)에 관련된다. 전송 트랜지스터는, 광다이오드(104)와 기판(102)의 도 핑된 능동 영역인 플로팅 확산 영역(114)의 사이의 채널 영역에 걸쳐 전하를 게이트 인가하도록 이루어진 전송 게이트(106)를 포함한다. 플로팅 확산 영역(114)은 소스 팔로워 트랜지스터의 게이트(110)에 전기적으로 연결된다(연결 131). 소스 팔로워 트랜지스터는, 판독 신호를 픽셀(100)로부터 컨덕터(134)로 출력하도록 이루어진, 로우 선택 게이트(112)에 전기적으로 연결된다. 전압원(예컨대, Vaa)과 전기적으로 연결된 리셋 게이트(108)를 가진 리셋 트랜지스터는, 판독 후에 플로팅 확산 영역(114)을 리셋하기 위해 마련된다.
픽셀(100)은 광다이오드(104), 전송 게이트(106), 리셋 게이트(108), 소스 팔로워 게이트(110), 및 로우 선택 게이트(112)와 관련된 능동 영역을 가진다. 이들 능동 영역은 광다이오드(104), 플로팅 확산 영역(114), 및 소스/드레인 영역(116, 118, 120) 뿐 아니라, 게이트 아래 기판의 채널 영역(도 8의 115 참조)을 포함한다. 일반적으로 전도성 플러그로서, 텅스텐, 티타늄, 또는 다른 전도성 재료일 수 있는 접점(130, 132, 134)이, 상층 금속화 층으로부터, 이들 능동 영역 및/또는 게이트 구조에 마련된다. 접점(130)은 소스 팔로워 게이트(110)와 연결한다. 접점(132)은 전압원(Vaa)을 소스/게이트 영역(116)에 연결한다. 접점(134)은 로우 선택 트랜지스터의 출력 소스 드레인 영역(120)과 연결한다.
픽셀(100)은, 또한, 트랜지스터 게이트(106, 108, 110, 112)로의 접점(122, 124, 126, 128)을 가진다. STI 영역 또는 다른 비-능동 영역 위의 영역에 트랜지스터 게이트 접점을 배치하는 대신에, 여기서는 접점(122, 124, 126, 128)이 능동 영역의 트랜지스터 게이트 채널 영역의 위에 바로 배치된다. 접점(122)은 광다이오드(104) 및 플로팅 확산 영역(114)의 사이에 있는 능동 영역 위의 전송 게이트(106)에 직통한다. 마찬가지로, 접점(124)은 능동 영역 위의 리셋 게이트(108)에 직통하고, 접점(126)은 능동 영역 위의 소스 팔로워 게이트(110)에 직통하며, 접점(134)은 능동 영역 위의 로우 선택 게이트(112)에 직통한다.
이러한 방식으로 접점(122, 124, 126, 128)을 위치시키는 것은, 여러 이유 때문에 기존에 가능한 것으로 생각되지 않았다. 반도체 집적 회로의 크기 조정이, 접점(예컨대, 일반적으로 폭이 대략 0.16 ㎛ 내지 0.20 ㎛ 보다 작지 않은)이 놓일 수 있는 비어 구멍(via opening)을 형성하기 위해, 에칭으로 게이트를 타게팅(targeting)하는 것이 불가능할 정도(예컨대, 폭이 0.11 ㎛ 내지 0.095 ㎛ 보다 작은)로, 전형적인 게이트 면적 감소를 가져오는 것이 하나의 이유였다. 이는 접점 패드(pad)가 종래의 픽셀 셀(도 1 참조)에 사용된 이유이다. 또한, 트랜지스터의 채널 영역 위에 접점을 마련하는 것은, 접점이 게이트 산화물에 닿거나 심지어 너무 가까워지면, 트랜지스터가 기능하지 않기 때문에, 우려스러워 피하였다. 당업계에서는 종래 설계의 얇은 게이트 전극 층이 점점 이러한 가능성을 증가시킨다. 이것들이, 본 발명에 이르기까지, 이미저 픽셀의 트랜지스터 게이트로의 접점이 능동 영역 위에 마련되지 않은 이유들이다.
능동 영역 위에 접점을 위치시키는 것은, 도 2에 도시된 본 발명에 의해서 제공된 바와 같이, 픽셀(100)을 위한 더 밀도가 높은 회로를 가능케 한다. 이 증가된 밀도는, 전반적으로 픽셀(100)이 더 작은 면적으로 크기 조정됐을 때, 관련 회로에 비해서 더 큰 광다이오드(104)를 가능케 한다. 종래 기술에서 게이트 접점을 위치시키기 위해 사용됐던 기판의 영역은, 이제 광다이오드(104) 또는 인근 픽셀의 부분, 및 서로 더 가깝게 배치될 수 있는 인근의 픽셀에 의해 점유되고, 어레이의 픽셀의 초거대 밀도를 가능케 한다. 그러나, 광변환 소자(예컨대, 광다이오드(104))가 동일 크기에 머물러 있거나 종전에 게이트 접점에 의해 점유되던 공간을 점유하도록 크기가 증가할 수 있기 때문에, 이미저 장치는 적어도 일반적인 감광성 및 광전하 생성 능력을 유지한다.
픽셀(100)은 표준 CMOS 이미저 픽셀로서 동작한다. 광다이오드(104)는, 광 타격 시에, p-n 접합(도 8)에서 전하를 발생한다. 광다이오드(104)에서 생성 및 축적되는 전하는, 전송 게이트(106)의 전환에 의해 플로팅 확산 영역(114)으로 게이트 인가된다. 플로팅 확산 영역(114)의 전하는, 게이트(110)(접점(130)의 플로팅 확산 영역(114)으로 연결됨)를 포함하는 소스 팔로워 트랜지스터에 의해, 소스/드레인 영역(118)을 통해서, 픽셀 출력 전압 신호로 변환되고, 이 출력 신호는 로우 선택 게이트(112)에 의해 소스/드레인 영역(120)으로 게이트 인가되며, 접점(134)에서 판독 회로(도시되지 않음)로 출력된다. 상기 픽셀(100)의 신호가 판독된 후에, 리셋 게이트(108) 및 전송 게이트(106)는, 픽셀(100)을 리셋하기 위해, 접점(132)의 전압원을 플로팅 확산 영역(114) 및 광다이오드(104)에 연결하도록 능동화될 수 있다.
도 3 내지 도 8은, 도 2에 도시된 픽셀(100)의 다양한 제조의 단계에서의 단면을 도시한다. 상기 도면들은 전반적으로, 픽셀(100)을 형성하는데 활용될 수 있 는 일련의 단계를 도시하지만, 그러나, 다른 또는 추가적인 처리 단계 또한 사용될 수 있다. 이제 도 3을 참조하면, 기판 영역(102)이 마련된다. 기판(102) 영역은, 다른 반도체 기판이 사용될 수 있을지라도, 일반적으로 실리콘이다. 바람직스럽게는, 기판(102)은, 중첩 영역(overlying region)(102)으로부터, 다른 도펀트(dopant) 농도를 가질 수 있는 다른 기판 영역(101)의 위에 형성된다. 상기와 같은 실시예에서, 기판 영역(102)은 지지 실리콘 기판 영역(101) 위에 에피(epi)-층으로서 성장할 수 있다.
일반적으로 산화물이며 픽셀(100)을 포함하는, 각 픽셀 간의 전기적인 절연을 담당하는 STI 영역(136)을 형성하기 위해, 얕은 트렌치 소자분리(STI)(또는 원할 경우 LOCOS)가 수행된다. STI 처리는 당업계에 주지되어 있으며 표준 처리 기술이 사용될 수 있다. STI 트렌치 아래 기판(102)의 영역(137)은 전기적인 절연을 개선하기 위해 도핑될 수 있다.
기판 위에, 전송 게이트(106), 리셋 게이트(108), 소스 팔로워 게이트(110), 및 로우 선택 게이트(112)가 형성된다. 이들 게이트는, 기판(102) 위의 게이트 산화물(107), 게이트 산화물(107) 위의 도전층(109), 및 도전층(109) 위의 절연층(111)을 형성함에 의해 제조될 수 있다. 게이트 산화물(107)은 일반적으로 실리콘 이산화물이지만, 다른 재료도 사용될 수 있다. 도전층(109)은 일반적으로 도핑된 폴리실리콘(polysilicon)이지만, 다른 전도성 재료도 사용될 수 있다. 절연층(111)은 일반적으로 질화물 또는 TEOS(Tetraethyl Orthosilicate oxide)이지만, 다른 절연 재료도 사용될 수 있다. 이들 층(107, 109, 111)은, 포토레지스 트(photoresist) 마스크로 패턴화되고, 도 3에 도시된 바와 같이 게이트 스택(gate stack)을 남기기 위해 에칭된다.
게이트 접점(122, 124, 126, 128)(도 2)은 트랜지스터 게이트(106, 108, 110, 112) 및 픽셀(100)의 능동 영역(도 2) 위에 배치되기 때문에, 종래 픽셀 설계와 비교해서 게이트(106, 108, 110, 112)에서 특정 조정이 선호된다. 게이트(106, 108, 110, 112)는 종래의 CMOS 픽셀 게이트 보다 더 넓고 두껍게 형성된다. 게이트(106, 108, 110, 112)는, 더 큰 접점 패드가 마련되지 않기 때문에, 제조 단계 이후 그곳에 에칭을 위한 적합한 대상을 마련하기 위해서, 폭이 적어도 약 0.30 ㎛ 인 것이 바람직하다. 또한, 게이트(106, 108, 110, 112)가 게이트 채널 영역(115) 위에 에칭되기 때문에, 그리고 게이트 접점(122, 124, 126, 128)(도 2)을 게이트 산화물(107)에 너무 가깝게 하는 것은 바람직스럽지 않기 때문에, 도전층(109)은 종래의 CMOS 픽셀 게이트보다 두껍게(즉, 기판 표면 이상의 높이) 만드는 것이 바람직하다. 도전층(109)은, 이미저 게이트를 위해 사용되는 종래 층의 약 2배인, 적어도 0.10 ㎛의 두께를 가진다. 게이트 도전층(109)을 더 두껍게 만드는 것에 더하여, 과도한 에칭 방지에 조력하도록 게이트에 하기의 특징을 하나 이상 선택적으로 통합하는 것 또한 가능하다: (1) 도전층(109)에 포함될 수 있는 질화물/산화물 정지(stop) 층(113); 및 (2) 도전층(109) 위에 형성될 수 있고 합성 규화물(resultant silicide)(117)이 에칭 정지부로서 동작하도록 어닐(anneal)될 수 있는 금속층.
이제 도 4를 참조하면, 이 도면은, 도 3에 도시된 것의 차후 제조 단계의 웨 이퍼 단면을 도시한다. 포토레지스트 마스크(142)가, 트랜지스터 게이트(106, 108, 110, 112)에 근접한 기판(102) 표면을 노광시키는 동안에, 광다이오드(104)가 될 영역을 보호하기 위해, 기판(102) 위에 형성될 수 있다. p-형 도펀트(138)(예컨대, 붕소)는, p-웰(well)(140)을 형성하기 위해 기판(102) 내로 주입된다.
이제 도 5를 참조하면, 이 도면은 도 4에 도시된 것의 차후 제조 단계의 웨이퍼 단면을 도시한다. p-웰(140)을 형성한 후에, 포토레지스트 마스크(142)는 제거되고, 광다이오드(104)가 형성될(도 2) 기판(102)의 표면을 노광시키기 위해, 다른 포토레지스트 마스크(144)가 기판(102)의 p-웰(140) 영역 위에 형성된다. n-형 도펀트(146), 예컨대, 인(phosphorus)은, n-형 도핑된 영역(148)을 형성하기 위해, 기판(102) 내로 주입된다(도시된 바와 같이, 그 내부로 똑바로 및 거기에 경사지게). 이 n-형 영역(148)은 광다이오드(102)(도 2)의 전하 축적 부분을 형성할 것이다.
이제 도 6을 참조하면, 이 도면은 도 5에 도시된 것의 차후 제조 단계의 웨이퍼 단면을 도시한다. 포토레지스트(144)를 제거한 후에, 기판(102)의 광다이오드(104) 영역을 보호하고 p-웰 영역(140)을 노광시키기 위해, 다른 포토레지스트 마스크(150)가 형성된다. n-형 도펀트(152), 예컨대, 인 또는 비소가, 플로팅 확산 영역(114) 및 소스/드레인 영역(116, 118, 120)을 포함하여, 게이트(106, 108, 110, 112)에 근접한 능동 영역을 형성하기 위해, 기판(102) 내로 주입된다. 도펀트 주입(152)은, 또한 기판(102)에 대해서 경사질 수 있고, 그리하여 도핑된 영역은 게이트의 아래로 확장한다. 게이트(106, 108, 110, 112)의 아래와, 소스/드레 인 영역(116, 118, 120) 및 광다이오드(104) 사이는, 채널 영역(115)이다.
이제 도 7을 참조하면, 이 도면은 도 6에 도시된 것의 차후 제조 단계의 웨이퍼 단면을 도시한다. 포토레지스트(150)는 제거되고, 절연 스페이서(spacer) 층(154)이 기판(102) 및 게이트(106, 108, 110, 112) 위에 형성된다. 절연 스페이서 층(154)은 TEOS 또는 다른 유사한 절연 재료로 형성될 수 있다. 절연 스페이서 층(152) 및 p-웰(140) 위에 다른 포토레지스트 마스크(156)가 형성되고; 기판(102)의 광다이오드(104)(도 2) 영역은 노광된다. p-형 도펀트(158), 예컨대, 붕소는, 광다이오드(104)의 n-형 영역(148) 위의 기판(102) 표면에 p-형 영역(160)을 형성하기 위해, 기판(102) 내로 주입된다. 이는 광-전하 생성을 위한 p-n 접합을 생성한다.
이제 도 8을 참조하면, 이 도면은 도 7에 도시된 것의 차후 제조 단계의 웨이퍼 단면을 도시한다. 광다이오드(104)를 완성한 후에, 포토레지스트(156)가 제거된다. 두꺼운 절연 층(162)이, 광다이오드(104) 및 게이트(106, 108, 110, 112)를 포함하여, 기판(102) 위에 형성된다. 이 층(162)은, 광다이오드(104)를 덮을 것이므로, 광이 통과되어야 하며; BPSG(Boro-Phospho-Silicate Glass) 또는 다른 적합한 재료일 수 있다. 절연 층(162)은, 바람직하게는 CMP(chemical mechanical polishing)에 의해서, 평탄화되고, 예컨대, 포토레지스트(도시되지 않음)로 에칭을 위해 패턴화된다.
다시 도 8을 참조하면, 비어(via)(164)가, 채널 영역(115) 위에 중첩하는 게이트(106, 108, 110, 112)의 도전층(109)을 노광시키기 위해, 그리고 플로팅 확산 영역(114) 및 소스/드레인 영역(116, 118, 120)의 기판(102) 표면을 노광시키기 위해, 제어된 에칭에 의해(바람직스럽게는, 당업계에 주지된 바와 같은, RIE 건식 에칭에 의해), 절연층(162) 및 여타 사이 층들(예컨대, 스페이서 층(154), 절연층(111) 등)을 관통하여 형성된다. 상기 에칭은, 하부 게이트 산화물 층(107)에 에칭이 도달하기 전에, 게이트(106, 108, 110, 112)의 도전층(109)에서 에칭이 정지하도록 제어된다. 앞서 논의한 바와 같이, 폭이 적어도 약 0.30 ㎛ 인 것이 바람직한, 게이트(106, 108, 110, 112) 위에 적어도 0.05 ㎛ 의 주변부를 허용하기 위해서, 에칭에 의해 형성된 비어(164)는 폭이 약 0.16 ㎛ 내지 약 0.20 ㎛ 사이 인 것이 바람직하다.
또다시 도 8을 참조하면, 비어(164)는, 접점(122, 124, 126, 128, 130, 132, 134)을 형성하기 위해, 다른 기술이 사용될 수 있을 지라도, 바람직하게는 스퍼터링(sputtering) 또는 화학적 증착(CVD) 기술에 의해서, 전도성 재료로 채워진다. 전도성 재료는, 게이트(106, 108, 110, 112)의 도전층(109)의 폴리실리콘 인터페이스(interface)에 규화물을 형성하기 위해 어닐될 수 있는, 텅스텐 또는 티타늄인 것이 바람직하다. 전도성 재료가, 도 8에 도시된 웨이퍼 단면을 남기기 위해 절연층(162)을 정지부로서 사용하여, CMP에 의해 다음으로 평탄화된다. 그 후에 표준 금속화 층 및 상호 연결 라인 형성(도시되지 않음)이 행해질 수 있다.
본 발명의 대안적인 실시예가 도 9에 도시된다. 도 2 내지 도 8에 관해서 앞서 논의된 동일 기본 제조 단계 및 기술이, 도 9에 도시된 픽셀(200)(점선으로 둘러싸서 규정된)을 형성하는데 사용될 수 있는 반면, 픽셀(200)의 특징 및 요소 는, 도 2의 픽셀(100)의 배열과 비교했을 때, 서로에 관해 다르게 구성된다. 도 9는 동일 픽셀의 어레이의 픽셀(200) 구성을 도시한다.
도 9에서, 픽셀(200)은, 다른 인근의 픽셀(300, 400)과 그 회로 구성요소의 부분을 공유한다. 각 픽셀(200, 300, 400)은, 각각의 광다이오드(예컨대, 픽셀(200)의 광다이오드(204))를 가진다. 이 실시예에서, 각각의 전송 게이트는, 픽셀(200)과 픽셀(300) 간에 공유되는 전송 게이트(206)로 대체된다.
바람직스럽게는, 전송 게이트(206)가, 도 9에 도시된 바와 같이, 광다이오드(204)에 대해서 경사진다. 여기서, “경사진”이라는 용어는, 도 2에 도시된 실시예에 관해서 앞서 논의된 바와 같이, 전송 게이트(206)의 부분이 그 길이 또는 폭을 가로지른 것에 대향하여 광다이오드(204)의 구석을 가로질러 걸친 것을 의미한다. 이 전송 게이트(206)의 바람직한 경사진 외형은, 전송 게이트(206)의 효율적인 배열을 가능케 한다. 추가적으로, 이 경사진 배열은 또한, 광다이오드(204)의 영역을 최대화함에 의해, 픽셀(200)의 곡선 인자(fill factor)의 극대화에 유익하다.
잔존 픽셀 구성요소는 인근의 픽셀(200, 400)에 의해 공유된다. 이들 구성요소는, 픽셀(200, 400)을 위한 공통 저장 노드를 담당하는, 플로팅 확산 영역(214)을 포함한다. 리셋 게이트(208)는 플로팅 확산 영역(214)에 근접하여 위치된다. 소스/드레인 영역(216)은, 플로팅 확산 영역(214)에 대향하는 리셋 게이트(208)의 제2 측부 상에 위치하여, 공급 전압(Vaa)을 인가받을 수 있다. 플로팅 확산 영역(214)은 또한, 소스/드레인(218)을 가진, 소스 팔로워 게이트(210)에 전기적으로 연결된다(연결은 도시되지 않음). 게이트(210)를 갖는 소스 팔로워 트랜지스터는, 플로팅 확산 영역(214)으로부터 게이트(212)를 가진 로우 선택 트랜지스터로 전압 출력 신호를 출력한다. 로우 선택 트랜지스터 게이트(212)는, 픽셀 신호를 칼럼 라인(도시되지 않음)으로 선택적으로 판독하기 위해, 그에 근접한 소스/드레인(220)을 가진다. 또한, 공유 캐패시터(238)가 플로팅 확산 영역(214)에 전기적으로 연결된다. 캐패시터(238)는 플로팅 확산 영역(214)의 전하 저장 용량을 증가시킬 수 있다.
트랜지스터 게이트(206, 208, 210, 212), 플로팅 확산 영역(214), 및 소스/드레인 영역(216, 218, 220)은, 각각, 접점(222, 224, 226, 228, 230, 232, 234)을 가진다. 도 2 및 도 8에 도시되고 상술한 픽셀(100)과 같이, 픽셀(200)의 트랜지스터 게이트(206, 208, 210, 212)로의 접점은, 이들 게이트 및 픽셀(200)의 능동 영역의 바로 위에 있다. 픽셀(100)(도 2)과 같이, 게이트(206, 208, 210, 212) 위의 접점(222, 224, 226, 228)의 위치는, 픽셀(200) 회로를 보다 더 밀도 높게 채워지게 하여, 기판(202)의 상대적으로 더 큰 부분이 광다이오드(204)를 위해 사용되는 것을 가능케 한다.
도 10은 본 발명의 촬상 장치(1008)(도 2 및 도 9에 예시된 픽셀(100) 또는 픽셀(200)을 가진 촬상 장치와 같은)를 포함하도록 변형된 일반적인 프로세서 시스템, 시스템(1000)을 도시한다. 시스템(1000)은 화상 센서 장치를 포함할 수 있는 디지털 회로를 가진 시스템의 모범적인 예이다. 제한 없이, 상기 시스템은, 컴퓨 터 시스템, 카메라 시스템, 스캐너, 머신 비젼(machine vision), 차량 네비게이션, 비디오 폰, 감시 시스템, 자동 초점 시스템, 천체 추적 시스템, 동작 감지 시스템, 화상 안정화 시스템, 데이터 압축 시스템, 및 이미저를 채용한 여타 시스템을 포함할 수 있다.
시스템(1000), 예를 들어 카메라 시스템은, 일반적으로, 버스(1020)를 통해 입출력(I/O) 장치(1006)와 통신하는, 마이크로프로세서와 같은 중앙 처리 장치(CPU)(1002)를 포함한다. 촬상 장치(1008)도 또한 버스(1020)를 통해 CPU(1002)와 통신한다. 프로세서-기반 시스템(1000)은 또한 랜덤 액세스 메모리(RAM)(1004)를 포함하고, 또한 버스(1020)를 통해 CPU(1002)와 통신하는, 플래시 메모리와 같은 탈착가능 메모리(removable memory)(1014)를 포함할 수 있다. 촬상 장치(1008)는, 단일 집적 회로 또는 프로세서와는 다른 칩 상의 메모리 저장부와 함께하거나 함께하지 않는, CPU, 디지털 신호 프로세서 또는, 마이크로프로세서와 같은 프로세서와 결합될 수 있다.
본 발명의 다양한 실시예들이 앞서 기술되었다. 본 발명이 이들 특정 실시예들에 관해 기술했을지라도, 상세한 설명은 본 발명을 예시하기 위해 의도되었고, 한정을 의도한 것은 아니다. 첨부된 청구범위에서 정의된 본 발명의 사상 및 권리범위로부터 벗어남 없이, 당업자가 다양한 변형 및 응용을 떠올릴 수 있다.

Claims (54)

  1. 광변환 소자, 및 상기 광변환 소자를 동작시키도록 구성된 회로를 포함하는 이미저 픽셀로서,
    상기 회로는, 채널 영역 위의 트랜지스터 게이트를 포함하고, 상기 게이트 각각은 상기 트랜지스터 게이트를 동작시키는 각각의 접점을 가지며, 상기 트랜지스터 게이트는 전송 게이트를 포함하고, 상기 전송 게이트로의 접점은 상기 전송 게이트에 관련된 채널 영역 위에 있는, 이미저 픽셀.
  2. 청구항 1에 있어서, 상기 트랜지스터 게이트는, 리셋 게이트, 소스 팔로워 게이트, 및 로우 선택 게이트를 더 포함하는, 이미저 픽셀.
  3. 청구항 1에 있어서, 상기 광변환 소자는, 광다이오드인, 이미저 픽셀.
  4. 청구항 1에 있어서, 상기 회로의 적어도 일부분이 제2 이미저 픽셀과 공유되는, 이미저 픽셀.
  5. 청구항 1에 있어서, 상기 픽셀은, CMOS 픽셀인, 이미저 픽셀.
  6. 청구항 1에 있어서, 상기 트랜지스터 게이트는, 폭이 적어도 약 0.30 ㎛인, 이미저 픽셀.
  7. 청구항 1에 있어서, 상기 트랜지스터 게이트는, 각각, 두께가 적어도 약 0.10 ㎛인 게이트 전극을 가지는, 이미저 픽셀.
  8. 청구항 1에 있어서, 상기 트랜지스터 게이트는, 각각, 질화물 또는 산화물 에칭 정지층을 포함하는, 이미저 픽셀.
  9. 청구항 1에 있어서, 상기 트랜지스터 게이트는, 각각, 규화물 에칭 정지층을 포함하는, 이미저 픽셀.
  10. 청구항 1에 있어서, 각 접점은, 폭이 약 0.16 ㎛ 내지 약 0.22 ㎛인, 이미저 픽셀.
  11. 청구항 1에 있어서, 각 접점은, 각각의 트랜지스터 게이트 및 관련된 채널 영역 위에 있는, 이미저 픽셀.
  12. 청구항 11에 있어서, 각 접점은, 상기 접점이 상기 각 트랜지스터 게이트를 만나는 곳에, 상기 각각의 트랜지스터 게이트에 의한, 적어도 약 0.05 ㎛의 주변부를 가지는, 이미저 픽셀.
  13. CMOS 이미저 장치로서,
    기판,
    상기 기판 내의 광다이오드,
    상기 기판 내의 전하 저장 영역,
    상기 광다이오드 및 상기 전하 저장 영역 사이에 전하를 게이트 인가하도록 구성된 전송 게이트,
    상기 전하 저장 영역을 리셋하도록 구성된 리셋 게이트,
    상기 전하 저장 영역으로부터 전하를 수신받도록 구성된 소스 팔로워 게이트,
    상기 소스 팔로워 게이트를 출력 라인에 연결하도록 구성된 로우 선택 게이트, 및
    상기 전송 게이트, 리셋 게이트, 소스 팔로워 게이트, 및 로우 선택 게이트 각각으로의 각 접점 플러그를 포함하며, 각 접점 플러그가 각기 능동 영역 위에 마련되는, CMOS 이미저 장치.
  14. 청구항 13에 있어서, 적어도 상기 전송 게이트가, 제2 광다이오드와 공유되는, CMOS 이미저 장치.
  15. 청구항 13에 있어서, 적어도 상기 플로팅 확산 영역, 상기 리셋 게이트, 상 기 소스 팔로워 게이트, 및 상기 로우 선택 게이트가, 제2 광다이오드와 공유되는, CMOS 이미저 장치.
  16. 청구항 13에 있어서, 각 게이트는, 폭이 적어도 약 0.30 ㎛인, CMOS 이미저 장치.
  17. 청구항 13에 있어서, 각 게이트는, 두께가 적어도 약 0.10 ㎛인 전극을 가지는, CMOS 이미저 장치.
  18. 청구항 13에 있어서, 각 접점 플러그는, 각기 폭이 약 0.16 ㎛ 내지 약 0.22 ㎛인, CMOS 이미저 장치.
  19. 청구항 13에 있어서, 장치는, 동일 장치들의 어레이의 부분인, CMOS 이미저 장치.
  20. 청구항 13에 있어서, 상기 각 접점 플러그는, 각기 상기 각각의 게이트에 관련된 각 채널 영역 위에 있는 것인, CMOS 이미저 장치.
  21. 이미저 픽셀을 형성하는 방법으로서,
    기판을 마련하는 단계,
    상기 기판에 광변환 소자를 형성하는 단계,
    상기 기판의 채널 영역 위에, 상기 이미저 픽셀을 동작시키도록 구성되고 전송 게이트를 포함하는, 복수의 게이트를 마련하는 단계, 및
    상기 복수의 게이트의 각 게이트로의 접점을 형성하는 단계를 포함하며, 적어도 상기 전송 게이트로의 상기 접점이 상기 채널 영역들의 각각의 위에 있는 것인, 이미저 픽셀을 형성하는 방법.
  22. 청구항 21에 있어서, 상기 이미저 픽셀은, CMOS 이미저 픽셀인, 이미저 픽셀을 형성하는 방법.
  23. 청구항 21에 있어서, 상기 광변환 소자는, 광다이오드인, 이미저 픽셀을 형성하는 방법.
  24. 청구항 21에 있어서, 상기 복수의 게이트는, 리셋 게이트, 소스 팔로워 게이트, 및 로우 선택 게이트를 더 포함하는 것인, 이미저 픽셀을 형성하는 방법.
  25. 청구항 21에 있어서, 각 게이트는, 폭이 적어도 약 0.30 ㎛인, 이미저 픽셀을 형성하는 방법.
  26. 청구항 21에 있어서, 각 게이트는, 두께가 적어도 약 0.10 ㎛인 전극을 가지 는, 이미저 픽셀을 형성하는 방법.
  27. 청구항 26에 있어서, 상기 게이트 전극 위에 에칭 정지층을 마련하는 단계를 더 포함하고, 상기 에칭 정지 층이, 질화물, 산화물, 및 규화물로 이루어진 군으로부터 선택된 재료를 포함하는 것인, 이미저 픽셀을 형성하는 방법.
  28. 청구항 21에 있어서, 각 접점은, 폭이 약 0.16 ㎛ 내지 약 0.22 ㎛인, 이미저 픽셀을 형성하는 방법.
  29. 청구항 21에 있어서, 상기 각 접점은, 각각의 채널 영역 위에 있는 것인, 이미저 픽셀을 형성하는 방법.
  30. CMOS 이미저 픽셀을 형성하는 방법으로서,
    기판을 마련하는 단계,
    상기 기판에 광다이오드를 형성하는 단계,
    상기 광다이오드에 근접하여 전송 게이트를 형성하는 단계,
    상기 광다이오드에 근접하여 리셋 게이트를 형성하는 단계,
    상기 광다이오드에 근접하여 소스 팔로워 게이트를 형성하는 단계,
    상기 광다이오드에 근접하여 로우 선택 게이트를 형성하는 단계,
    상기 게이트로의 복수의 접점 플러그를 형성하는 단계를 포함하며, 적어도 상기 전송 게이트에 대한 접점 플러그가 상기 전송 게이트에 대한 채널의 위에 있는 것인, CMOS 이미저 픽셀을 형성하는 방법.
  31. 청구항 30에 있어서, 적어도 상기 전송 게이트는, 제2 광다이오드와 공유되는 것인, CMOS 이미저 픽셀을 형성하는 방법.
  32. 청구항 30에 있어서, 상기 기판에 플로팅 확산 영역을 형성하는 단계를 더 포함하는, CMOS 이미저 픽셀을 형성하는 방법.
  33. 청구항 30에 있어서, 적어도 상기 리셋 게이트, 상기 소스 팔로워 게이트, 및 상기 로우 선택 게이트는, 상기 광다이오드에 의해 제2 광다이오드와 공유되는 것인, CMOS 이미저 픽셀을 형성하는 방법.
  34. 청구항 30에 있어서, 각 게이트는, 폭이 적어도 약 0.30 ㎛인, CMOS 이미저 픽셀을 형성하는 방법.
  35. 청구항 30에 있어서, 각 게이트는, 두께가 적어도 약 0.10 ㎛인 전극을 가지는, CMOS 이미저 픽셀을 형성하는 방법.
  36. 청구항 30에 있어서, 각 접점 플러그는, 폭이 약 0.16 ㎛ 내지 약 0.22 ㎛ 인, CMOS 이미저 픽셀을 형성하는 방법.
  37. 청구항 30에 있어서, 상기 CMOS 이미저 픽셀은, 동일 이미저 픽셀 어레이의 부분으로 형성되는 것인, CMOS 이미저 픽셀을 형성하는 방법.
  38. 청구항 30에 있어서, 상기 각 접점은, 각각의 채널 영역 위에 형성되는 것인, CMOS 이미저 픽셀을 형성하는 방법.
  39. 이미저 셀을 형성하는 방법으로서,
    기판에 광다이오드를 형성하는 단계,
    상기 이미저 셀을 판독 및 리프레시 하기 위한 셀 회로를 형성하는 단계, 및
    상기 셀 회로로의 트랜지스터 게이트 접점을 형성하는 단계를 포함하며, 적어도 전송 게이트로의 접점이 상기 전송 게이트 및 각각의 채널 영역 위에 있는 것인, 이미저 셀을 형성하는 방법.
  40. 청구항 39에 있어서, 상기 셀 회로를 형성하는 단계는,
    소스 팔로워 트랜지스터를 형성하는 단계, 및 로우 선택 트랜지스터를 형성하는 단계를 더 포함하는, 이미저 셀을 형성하는 방법.
  41. 청구항 39에 있어서, 상기 게이트 전극은, 두께가 적어도 약 0.10 ㎛인, 이 미저 셀을 형성하는 방법.
  42. 청구항 39에 있어서, 상기 게이트 전극은, 폭이 적어도 약 0.30 ㎛인, 이미저 셀을 형성하는 방법.
  43. 청구항 39에 있어서, 각 접점은, 폭이 약 0.16 ㎛ 내지 0.22 ㎛ 인, 이미저 셀을 형성하는 방법.
  44. 청구항 39에 있어서, 게이트로의 상기 각 접점은, 상기 게이트의 각 채널 영역 위에 형성되는 것인, 이미저 셀을 형성하는 방법.
  45. 프로세서 및 상기 프로세서에 연결된 이미저를 포함하는 프로세서 시스템으로서,
    상기 이미저는, 픽셀의 어레이를 포함하고,
    각 픽셀이,
    광변환 소자, 및
    상기 광변환 소자를 동작시키도록 구성된 회로를 포함하며, 상기 회로는 채널 영역 위의 트랜지스터 게이트를 포함하고, 상기 게이트 각각은 상기 트랜지스터 게이트를 동작시키는 각각의 접점을 가지며, 상기 트랜지스터 게이트는 전송 게이트를 포함하고, 상기 전송 게이트로의 접점은 상기 전송 게이트에 관련된 채널 영 역 위에 있는, 프로세서 시스템.
  46. 청구항 45에 있어서, 상기 트랜지스터 게이트는, 리셋 게이트, 소스 팔로워 게이트, 및 로우 선택 게이트를 더 포함하는, 프로세서 시스템.
  47. 청구항 45에 있어서, 상기 광변환 소자는, 광다이오드인, 프로세서 시스템.
  48. 청구항 45에 있어서, 적어도 상기 회로의 일부분이 제2 이미저 픽셀과 공유되는, 프로세서 시스템.
  49. 청구항 45에 있어서, 상기 픽셀은, CMOS 픽셀인, 프로세서 시스템.
  50. 청구항 45에 있어서, 상기 트랜지스터 게이트는, 폭이 적어도 약 0.30 ㎛인, 프로세서 시스템.
  51. 청구항 45에 있어서, 상기 트랜지스터 게이트는, 각각, 두께가 적어도 약 0.10 ㎛인 게이트 전극을 가지는, 프로세서 시스템.
  52. 청구항 45에 있어서, 상기 각 접점은, 폭이 약 0.16 ㎛ 내지 약 0.22 ㎛인, 프로세서 시스템.
  53. 청구항 45에 있어서, 상기 각 접점이, 상기 각각의 트랜지스터 게이트 및 관련된 채널 영역 위에 있는, 프로세서 시스템.
  54. 청구항 45에 있어서, 상기 각 접점은, 상기 접점이 상기 각 트랜지스터 게이트를 만나는 곳에, 상기 각각의 트랜지스터 게이트에 의한, 적어도 약 0.05 ㎛의 주변부를 가지는, 프로세서 시스템.
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