JP2008541455A - アクティブ領域上にゲートコンタクトを有するピクセル、及び同ピクセルを形成する方法 - Google Patents

アクティブ領域上にゲートコンタクトを有するピクセル、及び同ピクセルを形成する方法 Download PDF

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Abstract

本発明は、ピクセル及びイメージャデバイス、並びにそれを形成する方法に関するものであり、これによれば、ピクセルのトランジスタのゲートへのコンタクトが、ピクセルのアクティブ領域上、例えばトランジスタゲートのチャネル領域上に、配置されている。このようなトランジスタゲートコンタクトの位置は、ピクセルのための一層高密度な回路に寄与し、また、フォトセンサ領域のサイズがピクセルサイズに対して増大することを可能にする。
【選択図】図２

Description

本発明は、イメージャ技術に関する。特に、本発明は、より高密度な回路構成を有するイメージャデバイスに関する。
典型的なＣＭＯＳイメージング回路、その製造ステップ、及びイメージング回路の各種ＣＭＯＳ要素の機能についての詳細な記載が、例えば米国特許第６，１４０，６３０号、米国特許第６，３７６，８６８号、米国特許第６，３１０，３６６号、米国特許第６，３２６，６５２号、米国特許第６，２０４，５２４号、及び米国特許第６，３３３，２０５号に記載されており、これらの特許はいずれもマイクロンテクノロジー社に付与されたものである。これらの特許の開示は、それを参照したことにより、その全体がここに含まれるものである。
図１は、基板１２内に光変換デバイスとしてフォトダイオード１４を有する、従来のＣＭＯＳピクセル１０の上面図である。このピクセル１０は、フォトダイオード１４及びフローティング拡散領域２４と共にトランスファトランジスタを形成するトランスファゲート１６を含んでいる。リセットゲート１８も含まれており、これは、フローティング拡散領域２４がリセットするようにアクティブ領域２６に印加されるリセット電圧（Ｖａａ）をフローティング拡散領域２４へゲート制御する。リセットゲート１８及びトランスファゲート１６の両方がターンオンされる場合は、フォトダイオード１４もリセットされてよい。ソースフォロワゲート２０も含まれており、これは、フローティング拡散領域２４に電気的に接続されており、また、電圧源（Ｖａａ）に接続されたアクティブ領域２６と行選択ゲート２２に関係するアクティブ領域２８とによって形成されるソースフォロワトランジスタの一部である。行選択ゲート２２は、アクティブ領域２８及びアクティブ領域３０を接続する行選択トランジスタの一部として動作され、それはピクセルを読み出すためのピクセル出力に接続されている。
上述したトランジスタのソース／ドレイン領域、フローティング拡散領域、ゲート下かつソース／ドレイン領域間のチャネル領域、及びフォトダイオード領域は、それらのドーピングの故に、ピクセル１０のアクティブ領域として画定され、それはゲート構造との組み合わせでアクティブ電子デバイスを画定する。図１に示されるように、従来のピクセル１０では、トランジスタゲート１６、１８、２０、及び２２のためのコンタクト（または接点）３２、３４、３６、及び３８が、アクティブ領域２４、２６、２８、及び３０から離れて配置されている。これは、ゲート酸化物に近すぎるアクティブ領域又は位置コンタクト上に、回路の薄いゲート電極を介してエッチングをするのは、何ら機能しないデバイスを形成することになり、望ましくない、という一般に受け入れられている考えにならっているからであり、従って、コンタクトはアクティグ領域上には位置されない。
ピクセルピッチがスケールダウンされる際、フォトダイオードが光電気生成及び量子効率向上のために可能な限りの大きさを維持できるように、トランジスタゲートコンタクトを再配置するのが都合良い。
本発明は、光変換デバイス及びトランジスタ構造を有するイメージャピクセルに関するものであり、ピクセルのトランジスタのゲートへのコンタクトがピクセルのアクティブ領域上にある。特には、コンタクトの１つ又はそれ以上が、トランジスタのチャネル領域上にあってもよい。この構成により、ピクセルアレイの回路が一層高密度に詰め込み可能になり、ピクセルのピッチをスケールダウンできる一方で、光変換デバイス（例えばフォトダイオード）を比較的大きなサイズに維持できる。
本発明のこれらの特徴及びその他の特徴は、添付図面と組み合わせて提供される以下の詳細な説明から、一層良く理解されるであろう。
本発明は或る例示的な実施形態の立場から記述されているが、その他の実施形態は当業者にとって明らかであり、それらも本発明の範囲内である。従って、本発明の範囲は、添付された特許請求の範囲の記載のみによって定義される。
以下の記載において交互に使用される「基板」又は「ウェハ」という用語は、半導体基板を含むがそれに限定されるものではない何らかの支持構造を含むものであってもよい。半導体基板は、シリコン・オン・インシュレータ（ＳＯＩ）、シリコン・オン・サファイア（ＳＯＳ）、ドープ又は非ドープの半導体、ベースとなる半導体土台によって支持されたシリコンエピタキシャル層、及びその他の半導体構造を含むものであると理解されるべきであるが、半導体以外の材料も、それが集積回路を支持するのに適している限りにおいて、同様に使用可能である。以下の記載において基板又はウェハを参照する場合、それ以前の製造ステップが、ベース半導体又は土台の中又は上に領域又は接合を形成するために利用されていてもよい。
「ピクセル」という用語は、電磁放射を電気信号に変換するための光変換デバイス及びそれに関係するトランジスタを含む光エレメントユニットセルの意味である。ここで議論されるピクセルは、単なる例示のための４Ｔ（４つのトランジスタ）ピクセル回路として図示又は記載されている。本発明は４つのトランジスタ（４Ｔ）ピクセルに限定されるものではなく、４つよりも少ない（例えば３Ｔ）又は多い（例えば５Ｔ）トランジスタを有する他のピクセル構成と共に使用されてもよい、と理解されるべきである。本発明はここでは１つ又は限られた数のピクセルの構造及び製造に関して記載されているが、これは、典型的には例えば行方向及び列方向に配列されたピクセルを有するイメージャアレイ中に配置されるものとして、複数のピクセルを表現している、と理解されるべきである。加えて、本発明は以下ではＣＭＯＳイメージャに関して記載されているが、本発明は、ピクセルを有する他の固体イメージングデバイス（例えばＣＣＤやその他の固体イメージャ）への適用可能性を持っている。従って、以下の詳細な説明は、限定的な意味に解釈されるべきではなく、本発明の範囲は添付された特許請求の範囲によってのみ規定される。
「アクティブ領域」という用語は、電気的にアクティブな（典型的にはドーピングによってそのようになされた）基板内のピクセルの領域を意味している。「アクティブ領域」という用語は、ピクセルにおけるフォトダイオード領域、ソース／ドレイン領域、フローティング拡散領域、及びトランジスタチャネルを含む。
本発明は添付図面を参照して説明され、図面全体を通して同様な構成には同様な参照番号が一貫して使用される。図２は、本発明の一実施形態に係る典型的なＣＭＯＳピクセル１００を示している。この図示されたピクセル１００は、半導体基板１０２の中又は上に形成されている。ピクセル１００は、図示のようにピクセル１００のアクティブ領域を取り囲むシャロートレンチアイソレーション（または浅溝分離）１３６（ＳＴＩ）により、アレイの他の同様なピクセルから分離可能である。ＬＯＣＯＳ（local oxidation of silicon（またはシリコンの局部的酸化））を用いた分離も可能である。本実施形態のピクセル１００は４Ｔピクセルであり、これは、上述したようにピクセルの回路が動作用の４つのトランジスタを含んでいることを意味しているが、本発明は４Ｔピクセルに限定されない。
やはり図２を参照して、ピクセル１００は、光変換デバイスとしてのフォトダイオード１０４を有している。このフォトダイオード１０４は、図３〜８を参照して更に詳しく述べるように、深さを変化させた層状のドープ領域を形成することによって、基板１０２内に形成される。光変換デバイスの他のタイプとしては、例えばフォトゲートを同様に使用可能である。トランスファトランジスタが、フォトダイオード１０４と関係付けられている。このトランスファトランジスタは、フォトダイオード１０４と、基板１０２のドープされたアクティブ領域であるフローティング拡散領域１１４との間のチャネル領域を横切る電荷をゲート制御するように構成されたトランスファゲート１０６を含んでいる。フローティング拡散領域１１４は、ソースフォロワトランジスタのゲート１１０に電気的に接続（接続１３１）されている。ソースフォロワトランジスタは、導電体１３４でピクセル１００から読み出し信号を出力するように構成された行選択ゲート１１２に電気的に接続されている。読み出し終了後にフローティング拡散領域１１４をリセットするために、電圧源（例えばＶａａ）と電気的に接続されたリセットゲート１０８を有するリセットトランジスタが設けられている。
ピクセル１００は、フォトダイオード１０４、トランスファゲート１０６、リセットゲート１０８、ソースフォロワゲート１１０、及び行選択ゲート１１２と関係付けられたアクティブ領域を有している。これらのアクティブ領域は、フォトダイオード１０４、フローティング拡散領域１１４、及びソース／ドレイン領域１１６、１１８、１２０を、ゲート下にある基板のチャネル領域（図８の１１５を参照）と共に含んでいる。これらのアクティブ領域及び／又はゲート構造には、典型的にはタングステン、チタン、又はその他の導電材料である導電プラグとして、上層の金属化層からのコンタクト１３０、１３２、１３４が設けられている。コンタクト１３０は、ソースフォロワゲート１１０と接続している。コンタクト１３２は、電圧源（Ｖａａ）をソース／ドレイン領域１１６に接続している。コンタクト１３４は、行選択トランジスタの出力側ソースドレイン領域１２０と接続している。
ピクセル１００は、トランジスタゲート１０６、１０８、１１０、１１２へのコンタクト１２２、１２４、１２６、１２８をも有している。ここでは、トランジスタゲートコンタクトをＳＴＩ領域又はその他の非アクティブ領域上に配置する代わりに、コンタクト１２２、１２４、１２６、１２８はアクティブ領域のトランジスタゲートチャネル領域上に直接配置されている。コンタクト１２２は、フォトダイオード１０４とフローティング拡散領域１１４との間にあるアクティブ領域上のトランスファゲート１０６に直接達している。同様に、コンタクト１２４はアクティブ領域上のリセットゲート１０８に直接達しており、コンタクト１２６はアクティブ領域上のソースフォロワゲート１１０に直接達しており、そして、コンタクト１３４はアクティブ領域上の行選択ゲート１１２に直接達している。
以前は、このようにコンタクト（１２２、１２４、１２６、１２８）を配置することは、各種理由により、不可能であると考えられていた。その理由の１つは、半導体集積回路のスケーリングの結果、コンタクト（例えば、典型的には幅が約０．１６μｍから０．２０μｍまでよりも小さくないコンタクト）を堆積可能なビア開口を形成するためにエッチングでゲートをターゲティングするのが不可能であった地点（例えば、幅が０．１１μｍから０．０９５μｍまでよりも小さい地点）まで従来のゲート寸法が減少されることになる、ということである。これは、従来のピクセルセル（図１を参照）ではコンタクトパッドが使用されているためである。また、コンタクトがゲート酸化物に達したり、それに近付き過ぎた場合でさえも、トランジスタは機能しなくなるので、トランジスタのチャネル領域上にコンタクトを設けることは心配の種であり、かつ、避けられていた。この技術分野における従来の設計の、段々薄くなってきているゲート電極層では、それと同様な可能性が増大している。そのような理由で、本発明がなされるまでは、イメージャピクセルのトランジスタゲートのコンタクトがアクティブ領域上に設けられることはなかった。
コンタクトをアクティブ領域上に配置することは、図２に示された発明によって提供されるように、ピクセル１００のための一層高密度な回路を考慮に入れている。このように増大した密度は、ピクセル１００全体がより小さな寸法にスケーリングされた場合、フォトダイオード１０４をそれに関係する回路と比べて大サイズ化することが可能になる。従来技術においてゲートコンタクトを配置するのに使用されていた基板の領域が、今では、フォトダイオード１０４又はそれに隣接するピクセルの一部によって占有されることが可能であり、また、隣接するピクセルは互いに一層近く配置されることが可能であり、このことはアレイ中のピクセルの一層の高密度化を可能にする。しかし、光変換デバイス（例えばフォトダイオード１０４）は、同一サイズのままであってもよく、或いは、サイズを増大させて、以前にはゲートコンタクトによって占められていたスペースを占有することも可能であるため、イメージャデバイスは少なくとも典型的な光感度及び光電荷生成能力を維持する。
ピクセル１００は、標準のＣＭＯＳイメージャピクセルとして動作する。フォトダイオード１０４は、光が突入すると、ｐｎ接合（図８）で電荷を生成する。このようにフォトダイオード１０４で生成されて蓄積された電荷は、トランスファゲート１０６をターンオンさせることによりフローティング拡散領域１１４へとゲート制御される。フローティング拡散領域１１４での電荷は、（コンタクト１３０でフローティング拡散領域１１４に接続された）ゲート１１０を含むソースフォロワトランジスタにより、ソース／ドレイン領域１１８を介して、ピクセル出力電圧信号に変換され、そしてこの出力信号は行選択ゲート１１２によりソース／ドレイン領域１２０へとゲート制御されて、コンタクト１３４で読み出し回路（不図示）へ出力される。その信号がピクセル１００から読み出された後、コンタクト１３２で電圧源をフローティング拡散領域１１４及びフォトダイオード１０４に接続するようリセットゲート１０８及びトランスファゲート１０６が活性化されて、ピクセル１００をリセットすることが可能である。
図３〜８は、様々な製造段階での、図２に示されたピクセル１００の断面を示している。これらの図は、一般に、ピクセル１００を形成するのに利用可能な連続ステップを示しているが、その他の又は追加のステップを使用することも可能である。今、図３を参照すると、基板領域１０２が供給される。この基板１０２領域は、典型的にはシリコンであるが、他の半導体基板が使用されてもよい。好ましくは、基板１０２は、上部領域１０２とは異なるドーパント濃度を有し得る他の基板領域１０１上に形成される。そのような実施形態において、基板１０２は、支持用のシリコン基板領域１０１上にエピ層として成長可能である。
シャロートレンチアイソレーション１３６（ＳＴＩ）（又は、望まれる場合にはＬＯＣＯＳ）が実行されて、ＳＴＩ領域１３６が形成される。この領域は、典型的には酸化物であり、ピクセル１００を含む個々のピクセルを互いに電気的に分離する役割を有している。ＳＴＩの工程は、この技術分野では周知であり、標準的な製造技術が使用される。ＳＴＩトレンチ下の基板１０２の領域１３７は、電気的な分離を向上させるためにドープされてもよい。
基板上には、トランスファゲート１０６、リセットゲート１０８、ソースフォロワゲート１１０、及び行選択ゲート１１２が形成される。これらのゲートは、基板１０２上にゲート酸化物１０７を形成し、このゲート酸化物１０７上に導電層１０９を形成し、この導電層１０９上に絶縁層１１１を形成することによって、製造可能である。ゲート酸化物１０７は、典型的には二酸化シリコンであるが、同様な他の材料であってもよい。導電層１０９は、典型的にはドープトポリシリコンであるが、同様な他の導電材料であってもよい。絶縁層１１１は、典型的には窒化物又はＴＥＯＳ（テトラエチル・オルト珪酸・酸化物；Tetraethyl Orthosilicate oxide）であるが、同様な他の絶縁材料であってもよい。これらの層１０７、１０９、１１１は、フォトレジストマスクでパターニングされ、エッチングされて、図３に示されるようなゲートスタックが残る。
ゲートコンタクト１２２、１２４、１２６、１２８（図２）が、トランジスタゲート（１０６、１０８、１１０、１１２）及びピクセル１００のアクティブ領域（図２）の上に配置されるため、従来のピクセル設計と比べて、ゲート１０６、１０８、１１０、１１２内で或る調整が望まれる。ゲート１０６、１０８、１１０、１１２は、従来のＣＭＯＳピクセルゲートよりも広くかつ厚くなるように形成される。ゲート１０６、１０８、１１０、１１２は、それよりも大きなコンタクトパッドが提供されないので、次の製造ステップで、それへのエッチングのための適切なターゲットを提供するよう、幅が少なくとも約０．３０μｍであることが好ましい。更に、ゲート１０６、１０８、１１０、１１２はゲートチャネル領域１１５上にエッチングされるので、また、ゲートコンタクト１２２、１２４、１２６、１２８（図２）がゲート酸化物１０７に接近し過ぎるのは望ましくないので、導電層１０９の厚さ（すなわち、基板表面上のその高さ）は従来のＣＭＯＳピクセルゲートよりも厚くするのが好ましい。導電層１０９は、少なくとも約０．１０μｍの厚さを有しており、これはイメージャゲートに使用された従来の層の厚さの約２倍である。ゲート導電層１０９をより厚くするのに加えて、随意に、次の構成のうちの１つ又はそれ以上をゲートに組み入れて、オーバエッチングを防止する手助けとすることも可能である。すなわち、（１）窒化物／酸化物ストップ層１１３が導電層１０９に含まれていてもよく、また、（２）金属層が導電層１０９上に形成され、それがアニールされることで、その結果得られる珪化物１１７がエッチストップとして作用するようにしてもよい。
今度は図４を参照すると、この図は、図３に示されたウェハ断面の次の製造段階のものを示している。フォトレジストマスク１４２が基板１０２上に形成されて、フォトダイオード１０４になる領域が保護され、一方、トランジスタゲート１０６、１０８、１１０、１１２に近接する基板１０２の表面が露出される。ｐ形ドーパント１３８、例えばボロンが、基板１０２中に注入されて、その中にｐウェル１４０が形成される。
今度は図５を参照すると、この図は、図４に示されたウェハ断面の次の製造段階のものを示している。ｐウェル１４０を形成した後、フォトレジストマスク１４２が除去され、もう１つのフォトレジストマスク１４４が基板１０２のｐウェル１４０領域上に形成されて、フォトダイオード１０４が形成される（図２）ことになる基板１０２の表面が露出される。ｎ形ドーパント１４６、例えばリンが、基板１０２中に（図示のように、直接その中へ、また、或る角度で）注入されて、ｎ形ドープ領域１４８が形成される。このｎ形ドープ領域１４８は、フォトダイオード１０２（図２）の電荷蓄積部を形成することになる。
今度は図６を参照すると、この図は、図５に示されたウェハ断面の次の製造段階のものを示している。フォトレジスト１４４を除去した後、もう１つのフォトレジストマスク１５０が形成されて、基板１２０のフォトダイオード１０４領域が保護されると共に、ｐウェル領域１４０が露出される。ｎ形ドーパント１５２、例えばリン又はヒ素が、基板１０２中に注入されて、フローティング拡散領域１１４及びソース／ドレイン領域１１６、１１８、１２０を含む、ゲート１０６、１０８、１１０、１１２に近接するアクティブ領域が形成される。ドーパント注入１５２は、ドープ領域がゲート下へ延びるよう、基板１０２に対して角度を持たせてもよい。ゲート（１０６、１０８、１１０、１１２）の下であって、ソース／ドレイン領域（１１６、１１８、１２０）とフォトダイオード（１０４）の間が、チャネル領域１１５である。
今度は図７を参照すると、この図は、図６に示されたウェハ断面の次の製造段階のものを示している。フォトレジスト１５０が除去され、絶縁スペーサ層１５４が基板１０２及びゲート１０６、１０８、１１０、１１２上に形成される。絶縁スペーサ層１５４は、ＴＥＯＳ又はその他の同様な絶縁体材料から形成可能である。絶縁スペーサ層１５２上及びｐウェル１４０上に、もう１つのフォトレジストマスク１５６が形成され、基板１０２のフォトダイオード１０４（図２）領域が露出される。ｐ形ドーパント１５８、例えばボロンが、基板１０２中に注入されて、フォトダイオード１０４のｎ形領域１４８上の基板１０２表面にｐ形領域１６０が形成される。これにより、光電荷生成のためのｐｎ接合が形成される。
今度は図８を参照すると、この図は、図７に示されたウェハ断面の次の製造段階のものを示している。フォトダイオード１０４の完成後、フォトレジスト１５６が除去される。厚い絶縁層１６２が、フォトダイオード１０４及びゲート１０６、１０８、１１０、１１２を含む基板１０２上に形成される。この層１６２は、フォトダイオード１０４を覆うことになるので、光を透過する必要があり、ＢＰＳＧ（ホウリン珪酸ガラス；Boro-Phospho-Silicate Glass）又はその他の適当な材料からなる。絶縁層１６２は、好ましくはＣＭＰ（化学機械研磨；chemical mechanical polishing）によって平坦化され、例えばフォトレジスト（不図示）を用いたエッチングによってパターニングされる。
そのまま図８を参照すると、コントロールエッチングによって（好ましくは、この技術分野では知られたＲＩＥドライエッチングによって）、絶縁層１６２及びその他の介在層（例えば、スペーサ層１５４、絶縁層１１１等）を介しビア１６４が形成されて、チャネル領域１１５上に横たわるゲート１０６、１０８、１１０、１１２の導電層１０９が露出されると共に、フローティング拡散領域１１４及びソース／ドレイン領域１１６、１１８、１２０のところの基板１０２表面が露出される。エッチングが下方のゲート酸化物層１０７に到達する前に、ゲート１０６、１０８、１１０、１１２の導電層１０９でエッチングが停止するよう、エッチングが制御される。上述したように幅が少なくとも０．３０μｍであるゲート１０６、１０８、１１０、１１２上の少なくとも０．０５μｍの周縁領域を考慮に入れて、上記エッチングによって形成されるビア１６４は、幅が好ましくは約０．１６μｍから約０．２０μｍまでの間である。
そのまま図８を参照すると、他の技術を使用することも可能であるが、好ましくはスパッタリング又は化学気相蒸着（ＣＶＤ）技術により、ビア１６４が導電材料で充填されて、コンタクト１２２、１２４、１２６、１２８、１３０、１３２、１３４が形成される。導電材料は、好ましくは、アニールによりゲート１０６、１０８、１１０、１１２の導電層１０９のところのポリシリコン境界領域に珪化物を形成可能である、タングステン又はチタンである。この導電材料は、次に、絶縁層１６２をストップとして使用してＣＭＰにより平坦化され、図８に示されたようなウェハ断面が残される。その後、標準的な金属化層と相互配線の形成（不図示）が行なわれる。
本発明の代替の実施形態が、図９に示されている。図９に示されたピクセル２００（これは点線で取り囲むことにより画定されている）を形成するために、図２〜８に関して上述したのと同様な基本的な製造ステップ及び技術を使用可能であるが、ピクセル２００の各構成及び各要素は、図２のピクセル１００のレイアウトと比べた場合、互いに異なるように構成されている。図９は、ピクセル２００と同様なピクセルのアレイにおけるピクセル２００の構成を示している。
図９において、ピクセル２００は、その回路要素の一部を他の隣接するピクセル３００及び４００と共有している。各ピクセル２００、３００、４００は、個々のフォトダイオード、例えばピクセル２００のフォトダイオード２０４を有している。この実施形態において、個々のトランスファゲートは、ピクセル２００及びピクセル３００間で共有されたトランスファゲート２０６によって置き換えられている。
好ましくは、トランスファゲート２０６は、図９に示されているように、フォトダイオード２０４に対して角度を持たせてある。ここで、「角度を持たせてある」という語句は、トランスファゲート２０６の一部がフォトダイオード２０４の角を横切って広がっていることを意味しており、これは、図２に示された実施形態に関して述べたような、長さ方向又は幅方向に横切っているものとは違っている。トランスファゲート２０６の好ましい、角度を持たせた幾何形状は、トランスファゲート２０６の効率的なレイアウトを考慮に入れている。更に、この角度を持たせた幾何形状は、フォトダイオード２０４の領域を最大化することにより、ピクセル２００の充填要因（fill factor）を最大化するのにも有利である。
残りのピクセル要素は、隣接するピクセル２００及び４００によって共有されている。これらの要素は、ピクセル２００及び４００のための共通の蓄積ノードとしての役割を持つフローティング拡散領域２１４を含んでいる。リセットゲート２０８が、フローティング拡散領域２１４に近接して配置されている。ソース／ドレイン領域２１６が、フローティング拡散領域２１４とは反対側の、リセットゲート２０８の第２の側に配置されており、電源電圧（Ｖａａ）を受け取り可能である。フローティング拡散領域２１４はまた、ソース／ドレイン領域２１８を有するソースフォロワゲート２１０に電気的に接続されている（その接続は不図示）。ゲート２１０を有するソースフォロワトランジスタ２１０は、フローティング拡散領域２１４から、ゲート２１２を有する行選択トランジスタへと、電圧出力信号を出力する。行選択トランジスタゲート２１２は、ピクセル信号を列ライン（不図示）へと選択的に読み出すための、それに隣接するソース／ドレイン２２０を有している。更に、共有されたキャパシタ２３８が、フローティング拡散領域２１４に電気的に接続されている。このキャパシタ２３８は、フローティング拡散領域２１４の電荷蓄積容量を増大させることが可能である。
トランジスタゲート２０６、２０８、２１０、２１２、フローティング拡散領域２１４、及びソース／ドレイン領域２１６、２１８、２２０は、その上にそれぞれコンタクト２２２、２２４、２２６、２２８、２３０、２３２、２３４を有している。図２及び８に示されて上述したピクセル１００と同様、ピクセル２００のトランジスタゲート２０６、２０８、２１０、２１２のコンタクトは、これらのゲート上であってピクセル２００のアクティブ領域上に直接配置されている。ピクセル１００（図２）と同様、ゲート２０６、２０８、２１０、２１２上のコンタクト２２２、２２４、２２６、２２８の位置は、ピクセル２００の回路が一層高密度に詰め込まれるのを可能にしており、これは、基板２０２の比較的大きな部分がフォトダイオード２０４に使用されることを考慮に入れている。
図１０は、システム１０００、すなわち、本発明のイメージングデバイス１００８（例えば図２及び９に示されたようなピクセル１００又は２００を有するイメージングデバイス）を含むように変更された典型的なプロセッサシステムを示している。このプロセッサシステム１０００は、イメージセンサデバイスを含むことの可能なディジタル回路を有するシステムの一例である。限定はされないが、その種のシステムは、コンピュータシステム、カメラシステム、スキャナシステム、マシンビジョン、車両ナビゲーション、ビデオフォン、サーベイランスシステム、オートフォーカスシステム、スタートラッカーシステム、モーションディテクションシステム、イメージスタビライゼーションシステム、データ圧縮システム、及びイメージャを採用する他のシステムを含むことができる。
システム１０００、例えばカメラシステムは、一般に、バス１０２０を介して入力／出力（Ｉ／Ｏ）デバイス１００６と通信する、マイクロプロセッサのような中央処理装置（ＣＰＵ）を備えている。イメージングデバイス１００８もまた、バス１０２０を介してＣＰＵ１００２と通信する。プロセッサベースのシステム１０００は、ランダムアクセスメモリ（ＲＡＭ）１００４をも含んでおり、また、バス１０２０を介してＣＰＵ１００２と通信する、フラッシュメモリのようなリムーバブルメモリ１０１４を含んでいてもよい。イメージングデバイス１００８は、ＣＰＵ、ディジタル信号プロセッサ、又はマイクロプロセッサのようなプロセッサであって、１つの集積回路上又は当該プロセッサとは異なるチップ上のメモリ蓄積を有する（又は有さない）プロセッサと、組み合わされてもよい。
以上に、本発明の各種実施形態について述べてきた。本発明は、これらの特定の実施形態に関して記述されているが、これらの記述は本発明の一例を示すことを意図するものであって、それに限定することを意図するものではない。当業者であれば、特許請求の範囲に規定された本発明の精神及び範囲から逸脱することなしに、各種の変形及び応用を想到可能である。
図１は従来のＣＭＯＳピクセルセルの上面図である。 図２は本発明の一実施形態に係るＣＭＯＳピクセルセルを示す図である。 図３〜図８は、図２に示したＣＭＯＳピクセルセルの製造段階を図２の線ａ−ａ′及びｂ−ｂ′に沿って示す図である。 図３〜図８は、図２に示したＣＭＯＳピクセルセルの製造段階を図２の線ａ−ａ′及びｂ−ｂ′に沿って示す図である。 図３〜図８は、図２に示したＣＭＯＳピクセルセルの製造段階を図２の線ａ−ａ′及びｂ−ｂ′に沿って示す図である。 図３〜図８は、図２に示したＣＭＯＳピクセルセルの製造段階を図２の線ａ−ａ′及びｂ−ｂ′に沿って示す図である。 図３〜図８は、図２に示したＣＭＯＳピクセルセルの製造段階を図２の線ａ−ａ′及びｂ−ｂ′に沿って示す図である。 図３〜図８は、図２に示したＣＭＯＳピクセルセルの製造段階を図２の線ａ−ａ′及びｂ−ｂ′に沿って示す図である。 図９は本発明の一実施形態に係るＣＭＯＳピクセルセルを示す図である。 図１０は本発明の一実施形態に従って構成された少なくとも１つのイメージャを含むプロセッサシステムを示す図である。

Claims (54)

  1. イメージャピクセルであって、
    光変換デバイスと、
    該光変換デバイスを動作させるように構成された回路と、を備え、
    前記回路はチャネル領域上のトランジスタゲートを備え、該ゲートの各々は該トランジスタゲートを動作させるための各コンタクトを有し、前記トランジスタゲートはトランスファゲートを含み、該トランスファゲートへの前記コンタクトが該トランスファゲートに関係するチャネル領域上にある、
    イメージャピクセル。
  2. 前記トランジスタゲートは、リセットゲート、ソースフォロワゲート、及び行選択ゲートを更に備える請求項１記載のイメージャピクセル。
  3. 前記光変換デバイスはフォトダイオードである請求項１記載のイメージャピクセル。
  4. 前記回路の少なくとも一部が第２のイメージャピクセルと共有されている請求項１記載のイメージャピクセル。
  5. 前記ピクセルはＣＭＯＳピクセルである請求項１記載のイメージャピクセル。
  6. 前記トランジスタゲートは幅が少なくとも約０．３０μｍである請求項１記載のイメージャピクセル。
  7. 前記トランジスタゲートのそれぞれは、厚さが少なくとも約０．１０μｍであるゲート電極を有する請求項１記載のイメージャピクセル。
  8. 前記トランジスタゲートのそれぞれは窒化物又は酸化物のエッチストップ層を備える請求項１記載のイメージャピクセル。
  9. 前記トランジスタゲートのそれぞれは珪化物のエッチストップ層を備える請求項１記載のイメージャピクセル。
  10. 各コンタクトは幅が約０．１６μｍから０．２２μｍまでである請求項１記載のイメージャピクセル。
  11. 各コンタクトは、各トランジスタゲート上であって関係するチャネル領域上にある請求項１記載のイメージャピクセル。
  12. 各コンタクトは、該コンタクトが前記各トランジスタゲートに接触する、前記各トランジスタゲートによる少なくとも約０．０５μｍの周縁領域を有する請求項１１記載のイメージャピクセル。
  13. 基板と、
    前記基板内のフォトダイオードと、
    前記基板内の電荷蓄積領域と、
    前記フォトダイオードと前記電荷蓄積領域との間で電荷をゲート制御するように構成されたトランスファゲートと、
    前記電荷蓄積領域をリセットするように構成されたリセットゲートと、
    前記電荷蓄積領域から電荷を受け取るように構成されたソースフォロワゲートと、
    前記ソースフォロワゲートを出力ラインに接続するように構成された行選択ゲートと、
    前記トランスファゲート、前記リセットゲート、前記ソースフォロワゲート、及び前記行選択ゲートのそれぞれへの各コンタクトプラグであって、それぞれがアクティブ領域上に設けられた各コンタクトプラグと、
    を備えるＣＭＯＳイメージャデバイス。
  14. 少なくとも前記トランスファゲートは第２のフォトダイードと共有されている請求項１３記載のＣＭＯＳイメージャデバイス。
  15. 少なくとも、前記フローティング拡散領域、前記リセットゲート、前記ソースフォロワゲート、及び前記行選択ゲートは、第２のフォトダイオードと共有されている請求項１３記載のＣＭＯＳイメージャデバイス。
  16. 各ゲートは幅が少なくとも約０．３０μｍである請求項１３記載のＣＭＯＳイメージャデバイス。
  17. 各ゲートは、厚さが少なくとも約０．１０μｍである電極を有する請求項１３記載のＣＭＯＳイメージャデバイス。
  18. それぞれの各コンタクトプラグは、幅が約０．１６μｍから約０．２２μｍである請求項１３記載のＣＭＯＳイメージャデバイス。
  19. 前記デバイスは、同様なデバイスのアレイの一部である請求項１３記載のＣＭＯＳイメージャデバイス。
  20. 前記各コンタクトプラグのそれぞれは、前記各ゲートと関係する各チャネル領域上にある請求項１３記載のＣＭＯＳイメージャデバイス。
  21. イメージャピクセルを形成する方法であって、
    基板を設けることと、
    前記基板内に光変換デバイスを形成することと、
    前記イメージャピクセルを動作させるように構成され、かつ、トランスファゲートを含む複数のゲートを、前記基板内のチャネル領域上に設けることと、
    前記複数のゲートの各ゲートへのコンタクトであって、少なくとも前記トランスファゲートへのコンタクトが前記チャネル領域のそれぞれの上にあるコンタクトを、形成することと、
    を備える方法。
  22. 前記イメージャピクセルはＣＭＯＳイメージャピクセルである請求項２１記載の方法。
  23. 前記光変換デバイスはフォトダイオードである請求項２１記載の方法。
  24. 前記複数のゲートは、リセットゲート、ソースフォロワゲート、及び行選択ゲートを更に備える請求項２１記載の方法。
  25. 各ゲートは幅が少なくとも約０．３０μｍである請求項２１記載の方法。
  26. 各ゲートは、厚さが少なくとも約０．１０μｍである電極を有する請求項２１記載の方法。
  27. 前記ゲート電極上にエッチストップ層を設けることを更に備え、該エッチストップ層は、窒化物、酸化物、及び珪化物からなるグループの中から選択された材料からなる請求項２６記載の方法。
  28. 各コンタクトは幅が約０．１６μｍから約０．２２μｍである請求項２１記載の方法。
  29. 前記コンタクトのそれぞれは各チャネル領域上にある請求項２１記載の方法。
  30. ＣＭＯＳイメージャピクセルを形成する方法であって、
    基板を供給することと、
    前記基板内にフォトダイオードを形成することと、
    前記フォトダイオードの近くにトランスファゲートを形成することと、
    前記フォトダイオードの近くにリセットゲートを形成することと、
    前記フォトダイオードの近くにソースフォロワゲートを形成することと、
    前記フォトダイオードの近くに行選択ゲートを形成することと、
    前記ゲートへの複数のコンタクトプラグであって、少なくとも前記トランスファゲート用のコンタクトプラグが前記トランスファゲート用のチャネルの上にあるコンタクトプラグを、形成することと、
    を備える方法。
  31. 少なくとも前記トランスファゲートは第２のフォトダイオードと共有されている請求項３０記載の方法。
  32. 前記基板内にフローティング拡散領域を形成するステップを更に備える請求項３０記載の方法。
  33. 少なくとも、前記リセットゲート、前記ソースフォロワゲート、及び前記行選択ゲートは、前記フォトダイオードによって第２のフォトダイオードと共有されている請求項３０記載の方法。
  34. 各ゲートは幅が少なくとも約０．３０μｍである請求項３０記載の方法。
  35. 各ゲートは、厚さが少なくとも約０．１０μｍである電極を有している請求項３０記載の方法。
  36. 各コンタクトプラグは幅が約０．１６μｍから約０．２２μｍである請求項３０記載の方法。
  37. 前記ＣＭＯＳイメージャピクセルは、同様なイメージャピクセルのアレイの一部として形成される請求項３０記載の方法。
  38. 前記コンタクトのそれぞれは各チャネル領域上に形成される請求項３０記載の方法。
  39. イメージャセルを形成する方法であって、
    基板内にフォトダイオードを形成することと、
    前記イメージャセルを読み出し及びリフレッシュするためのセル回路を形成することと、
    前記セル回路へのトランジスタゲートコンタクトであって、少なくともトランスファゲートへのコンタクトが前記トランスファゲート上及び各チャネル領域上にあるコンタクトを、形成することと、
    を備える方法。
  40. セル回路を形成するステップは、ソースフォロワトランジスタを形成することと、行選択トランジスタを形成することと、を更に備える請求項３９記載の方法。
  41. 前記ゲート電極は厚さが少なくとも約０．１０μｍである請求項３９記載の方法。
  42. 前記ゲート電極は幅が少なくとも約０．３０μｍである請求項３９記載の方法。
  43. 前記コンタクトは幅が約０．１６μｍから約０．２２μｍである請求項３９記載の方法。
  44. ゲートへの前記コンタクトのそれぞれは、前記ゲートの各チャネル領域上に形成される請求項３９記載の方法。
  45. プロセッサシステムであって、
    プロセッサと、
    該プロセッサに接続されたイメージャとを備え、
    前記イメージャがピクセルのアレイを備え、各ピクセルは、
    光変換デバイスと、
    前記光変換デバイスを動作させるように構成された回路とを備え、
    前記回路はチャネル領域上のトランジスタゲートを備え、該ゲートのそれぞれは前記トランジスタゲートを動作させるための各コンタクトを有し、前記トランジスタゲートはトランスファゲートを含み、該トランスファゲートへの前記コンタクトは該トランスファゲートと関係するチャネル領域上にある、
    プロセッサシステム。
  46. 前記トランジスタゲートは、リセットゲート、ソースフォロワゲート、及び行選択ゲートを更に備える請求項４５記載のプロセッサシステム。
  47. 前記光変換デバイスはフォトダイオードである請求項４５記載のプロセッサシステム。
  48. 前記回路の少なくとも一部が第２のイメージャピクセルと共有されている請求項４５記載のプロセッサシステム。
  49. 前記ピクセルはＣＭＯＳピクセルである請求項４５記載のプロセッサシステム。
  50. 前記トランジスタゲートは幅が少なくとも約０．３０μｍである請求項４５記載のプロセッサシステム。
  51. 前記トランジスタゲートのそれぞれは、厚さが少なくとも約０．１０μｍであるゲート電極を有する請求項４５記載のプロセッサシステム。
  52. 前記コンタクトのそれぞれは幅が約０．１６μｍから約０．２２μｍである請求項４５記載のプロセッサシステム。
  53. 前記コンタクトのそれぞれは、前記各トランジスタゲート上であって関係するチャネル領域上にある請求項４５記載のプロセッサシステム。
  54. 前記コンタクトのそれぞれは、該コンタクトが前記各トランジスタゲートに接触する、前記各トランジスタゲートによる少なくとも約０．０５μｍの周縁領域を有する請求項４５記載のプロセッサシステム。
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