CN101176207A - 栅极触点在有源区上的像素和形成所述像素的方法 - Google Patents

Abstract

本发明涉及像素和成像装置以及形成所述像素和成像装置的方法，其中所述像素晶体管栅极的触点位于所述像素的有源区上，例如位于晶体管栅极的沟道区上。所述晶体管栅极触点的位置使得所述像素具有更密集的电路并且使感光区的尺寸相对于像素尺寸来说增加。

Description

栅极触点在有源区上的像素和形成所述像素的方法

技术领域

本发明涉及成像技术。具体来说，本发明涉及具有密集电路配置的成像装置。

背景技术

例示性CMOS成像电路、其处理步骤以及关于成像电路各CMOS元件功能的详细说明在例如美国专利第6,140,630号、美国专利第6,376,868号、美国专利第6,310,366号、美国专利第6,326,652号、美国专利第6,204,524号及美国专利第6,333,205号中有说明，上述专利均让与Micron Technology公司。上述专利的整个揭示内容均以引用方式并入本文中。

图1图解说明常规CMOS像素10的俯视图，常规CMOS像素10具有位于衬底12中的光电二极管14作为光电转换装置。像素10包括转移栅极16，其与光电二极管14和浮动扩散区24一起形成转移晶体管。像素10也包括重设栅极18，其将施加到有源区26的重设电压(Vaa)选通到浮动扩散区24，以使浮动扩散区24重设。当重设栅极18和转移栅极16均导通时，也可使光电二极管14重设。像素10也包括源极跟随栅极20，其将25电耦联到浮动扩散区24并且其是由有源区26和有源区28所形成的源极跟随晶体管的一部分，有源区26连接到电极源(Vaa)，而有源区28与列选择栅极22相关联。列选择栅极22作为连接有源区28与有源区30的列选择晶体管的一部分，有源区30连接到用于读取像素的像素输出端。

上述晶体管的源极/漏极区、浮动扩散区、在栅极下以及在源极/漏极区之间的沟道区、和光电二极管区因其掺杂性而定义为像素10的有源区，其与栅极结构相组合而定义有源电子装置。如图1中所示，在常规像素10中，晶体管栅极16、18、20和22的触点32、34、36和38远离有源区24、26、28和30放置。这是遵循人们通常所认可的观点，即最好不要冒险通过有源区上电路的薄栅电极蚀刻或使触点的位置过于靠近栅极氧化物，这有可能产生无效装置；因此触点并不位于有源区上。

随着像素间距逐渐减小，有利的是重新定位晶体管栅极触点，以使光电二极管尽可能保持较大光电产生和增强的量子效率。

发明内容

本发明涉及具有光电转换装置和晶体管结构的成像像素，其中所述像素的晶体管栅极触点位于所述像素的有源区上。更具体的说，触点中的一或多个可位于晶体管的沟道区上。此布置使得可更密集地装配像素阵列，从而可在光电转换装置(例如光电二极管)保持相对大的同时使像素间距逐渐减少。

自结合附图而提供的以下详细可更好地理解本发明的这些和其他特征。

附图说明

图1为常规CMOS像素单元的俯视图。

图2显示根据本发明实施例的CMOS像素单元。

图3-8显示贯穿图2的线a-a′和b-b′的图2中所示CMOS像素单元的各制作阶段。

图9显示根据本发明实施例的CMOS像素单元。

图10显示纳入至少一根据本发明实施例构建的成像器的处理器系统。

具体实施方式

尽管将根据某些例示性实施例来阐述本发明，但所属领域的技术人员将容易想到也在本发明范围内的其他实施例。因此，本发明的范围仅参照附随权利要求书界定。

在以下说明中互换使用的术语“衬底”或“晶圆片”可包括任何支撑结构，包括(但不限于)半导体衬底。应将半导体衬底理解为包括绝缘体上硅(SOI)、蓝宝石上硅(SOS)、掺杂和未掺杂半导体、由基本半导体基底支撑的硅外延层、和其他半导体结构；然而，也可使用除半导体以外的材料，只要这些材料适合于支撑集成电路。当在以下说明中提及衬底或晶圆片时，可能已使用先前的处理步骤而在基本半导体或基底之中或之上形成区或结。

术语“像素”指含有光电转换装置和相关联晶体管以将电磁辐射转化成电信号的光元件单元。仅出于举例说明的目的，本文将像素图解并阐述为4T(4个晶体管)像素电路。应理解，本发明并不限于四个晶体管(4T)的像素，而是能使用具有比4个晶体管要少(例如3T)或多(例如5T)的其他像素布置。尽管本文参照一个或有限数量像素的结构和制作来阐述本发明，但应理解，此为在具有以(例如)行和列布置的像素的成像阵列中通常布置的多个像素的代表。另外，尽管下文参照CMOS成像器的像素来阐述本发明，但本发明可应用于其他具有像素的固态成像装置(例如，CCD或其他固态成像器)。因此，以下详细说明不具有限制意味，本发明的范围仅由随附权利要求书定义。

术语“有源区”指衬底中通常因掺杂而具有电活性的像素区。术语“有源区”包括像素的光电二极管区、源极/漏极区、浮动扩散区和晶体管沟道。

现在将参照附图来阐释本发明，在所有附图中始终使用类似的参考数字来指类似的特征。图2显示根据本发明实施例的例示性CMOS像素100。所示像素100制作于半导体衬底102中及之上。像素100可由如图所示环绕像素100的有源区的浅沟槽隔离136(STI)与阵列的其他类似像素分隔开。也可使用LOCOS(硅的局部氧化)来进行隔离。此实施例的像素100为4T像素，意指所述像素的电路包括4个用于操作的晶体管；然而，如上所述，本发明并不限于4T像素。

仍参照图2，像素100具有光电二极管104作为光电转换装置。光电二极管104通过形成具有不同浓度的成层经掺杂区而在衬底102上形成，如将进一步参照图3-8所详细论述。也可使用其他类型的光电转换装置，例如光电栅极。转移晶体管与光电二极管104相关联。所述转移晶体管包括转移栅极106，其经配置以跨越光电二极管104与浮动扩散区114之间的沟道区而选通电荷，所述沟道区为衬底102的经掺杂有源区。浮动扩散区114电连接(连接131)到源极跟随晶体管的栅极110。源极跟随晶体管电连接到经配置以在导体134处自像素100输出读取信号的行选择栅极112。提供具有电连接到电压源(例如Vaa)的重设栅极108的重设晶体管，用以在读出后重设浮动扩散区114。

像素100具有与光电二极管104、转移栅极106、重设栅极108、源极跟随栅极110和行选择栅极112相关联的有源区。这些有源区包括光电二极管104、浮动扩散区114和源极/漏极区116、118和120，以及在栅极下的衬底沟道区(参见图8的115)。通常以导电插脚形式向这些有源区和/或栅极结构提供来自上层金属化层的触点130、132和134，其可为钨、钛或其他导电材料。触点130与源极跟随栅极110连接。触点132将电压源(Vaa)连接到源极/漏极区116。触点134连接所述行选择晶体管的输出源极漏极区120。

像素100也具有至晶体管栅极106、108和112的触点122、124、126和128。此处不是将晶体管栅极触点放置在STI区或其他无源区，而是将触点122、124、126、128直接定位在有源区的晶体管栅极沟道区上。触点122直接定位至光电二极管104与浮动扩散区114之间的有源区上的转移栅极106。类似地，触点124直接定位至所述有源区上的重设栅极108，触点126直接定位到所述有源区上的源极跟随栅极110，而触点134直接定位至在所述有源区上的行选择栅极112。

先前种种原因使得人们不认为有可能以此方式放置触点(122、124、126和128)。一种原因是半导体集成电路缩放已使常规栅极尺寸降低至点(例如宽度为小于0.11μm至0.095μm)，在这种情况下不可能用蚀刻处理栅极而形成其中可沉积触点(例如，通常宽度不小于约0.16μm至0.20μm)的通孔。因此在常规像素单元中已使用接触垫(参见图1)。并且，在晶体管的沟道区上提供触点导致问题并且人们避免这样做，因为如果触点接触或甚至过于接近栅极氧化物，则晶体管将失效。常规设计中薄栅极电极层不断增多而使得上述可能性增大。这些原因使得在本发明以前一直未在有源区上提供成像像素的晶体管栅极触点。

如图2中所示，本发明将触点放置于有源区上使得像素100的电路更密集。此增加的密度使得当整个像素100逐渐缩小到更小尺寸时，光电二极管104相对于相关联的电路来说较大。先前技术中用于定位栅极触点的衬底面积现在由光电二极管104或部分相邻像素占据，相邻像素可更紧密地放置在一起，此使得阵列中像素的密度变大。然而，由于光电转换装置(例如光电二极管104)可保持相同的尺寸或尺寸增加而占据先前由栅极触点占据的空间，因此成像装置可保持至少常见的感光性和光电产生能力。

像素100起标准CMOS成像像素作用。光电二极管104在被光击中时在p-n结处产生电荷(图8)。在光电二极管104处产生并积聚的电荷通过导通转移栅极106而选通到浮动扩散区114。浮动扩散区114处的电荷通过源极/漏极区118由包括栅极110(在触点130处连接到浮支扩散区114)在内的源极跟随晶体管转换成像素输出电压信号，并且此输出信号由行选择栅极112选通到源极/漏极区120并且在触点134处输出至读取电路(未图示)。在所述信号读出像素100后，可启动重设栅极108和转移栅极106以将触点132处的电压源连接到浮动扩散区114和光电二极管而重设像素100。

图3-8显示图2中所示像素100在各制作阶段的剖面图。所述图通常显示可用来形成像素100的顺序步骤，然而，也可使用其他或另外的处理步骤。现在参照图3，提供衬底区102。衬底102区通常为硅，但可使用其他半导体衬底。优选地，衬底102在另一衬底区101上形成，衬底区101可具有不同于上覆区102的掺杂浓度。在此一实施例中，衬底区102可生长为在支撑硅衬底区101上的外延层。

实施浅沟槽隔离(STI)(或需要时实施LOCOS)来形成STI区136，其通常为氧化物并且用于使包括像素100在内的各像素彼此间隔离开来。STI处理在所属领域中是众所周知的并且可使用标准处理技术。STI沟槽下的衬底102的区域137可经掺杂以改进电隔离。

在所述衬底上，形成转移栅极106、重设栅极108、源极跟随栅极110和行选择栅极112。这些栅极可通过在衬底102上形成栅极氧化物107、在栅极氧化物107上形成导电层109并在导电层109上形成绝缘层111来制作。栅极氧化物107通常为二氧化硅，但也可为其他材料。导电层109通常为经掺杂多晶硅，但也可为其他导电材料。绝缘层111通常为氮化物或TEOS(原硅酸四乙酯氧化物)，但也可为其他绝缘材料。这些层107、109和111利用光阻遮罩图案化并且经蚀刻，以余留栅极叠层，如图3中所示。

由于栅极触点122、124、126和128(图2)位于像素100的晶体管栅极(106、108、110和112)以及有源区上，因此优选的是与常规像素设计相比对栅极106、108、110和112进行某些调整。所形成栅极106、108、110和112比常规CMOS像素栅极宽而厚。优选地，栅极106、108、110和112宽至少约0.30μm，以在随后的制作步骤中为蚀刻所述栅极提供适宜的目标，因为不提供较大的触点垫。并且，由于栅极106、108、110和112是蚀刻在栅极沟道区115上并且因为最好不要使栅极触点122、124、126和128(图2)过于靠近栅极氧化物107，所以优选地将导电层109的厚度(即，其在衬底表面之上的高度)制造的比常规CMOS像素栅极厚。导电层109具有至少约0.10μm的厚度，这一厚度约是用于成像栅极的常规层厚度的两倍。除将栅极导电层109制造的厚一些外，也可视情况将一或多个以下特征纳入栅极中，以有助于预防过度蚀刻：可在导电层109处纳入氮化物/氧化物终止层113；及(2)可在导电层109上形成金属层并密封所述金属层，以使所产生的硅氧化物117起蚀刻终止作用。

现在参照图4，此图显示在随后的制作阶段图3中所示晶圆片剖面。在衬底102上形成光阻遮罩142，以保护在暴露接近晶体管栅极106、108、110和112的衬底102表面时将变成光电二极管104的区域。将p型掺杂剂138(例如硼)植入衬底102以于其中形成p-阱140。

现在参照图5，此图显示在随后的制作阶段中的图4中所示晶圆片剖面。在形成p-阱140后，移除光阻遮罩142并且在衬底102的p-阱140区上形成另一光阻遮罩144，以暴露将在其中形成光电二极管104的衬底102的表面(图2)。将n型掺杂剂146(例如磷)植入衬底102(直接并且以所示角度植入其中)，以形成n型掺杂区148。此n型区148将形成光电二极管102的电荷积聚部分(图2)。

现在参照图6，此图显示在随后的制作阶段中的图5中所示晶圆片剖面。在移除光阻144后，形成另一光阻遮罩以保护衬底102的光电二极管140区并且暴露p-阱区140。将n型掺杂剂152(例如磷或砷)植入衬底102，以接近栅极106、108、110和112形成有源区，包括浮动扩散区114和源极/漏极区116、118和120。掺杂植入152也可与衬底102成一定角度，以使经掺杂区分布在栅极下。在栅极(106、108、110和112)下以及在源极/漏极区(116，118和120)与光电二极管(104)之间为沟道区115。

现在参照图7，此图显示在随后的制作阶段中的图6中所示晶圆片剖面。移除光阻150并且在衬底102和栅极106、108、110和112上形成绝缘间隔层154。绝缘间隔层154可由TEOS或其他类似介电材料形成。在绝缘间隔层152和p-阱140上形成另一光阻遮罩156；暴露出衬底102的光电二极管104(图2)区。将p型掺杂剂158(例如硼)植入衬底102，以在光电二极管104的n型区148上的衬底102表面处形成p型区160。此形成用于光电生成的p-n结。

现在参照图8，此图显示在随后的制作阶段中的图7中所示晶圆片剖面。在完成光电二极管104后，移除光阻156。在包括光电二极管104以及栅极106、108、110和112在内的衬底102上形成厚绝缘层162。此层162应可透光，因此其将覆盖光电二极管104；其可为BPSG(硼-磷-硅酸盐玻璃)或另一适宜材料。优选地将绝缘层通过CMP(化学机械抛光)而平面化并加以图案化，用以例如使用光阻蚀刻(未图示)。

仍参照图8，通过经控制蚀刻(较佳通过所属领域熟知的RIF干蚀刻)形成贯穿绝缘层162和其他中间层(例如间隔层154、绝缘层111等)的通孔164，以暴露栅极106、108、110和112在其上覆沟道区115处的导电层109并且暴露浮动扩散区114和源极/漏极区116、118和120处的衬底102表面。将蚀刻控制为蚀刻在蚀刻剂到达下伏栅极氧化物层107前停止于栅极106、108、110和112的导电层109处。优选地，通过蚀刻形成的通孔164宽约0.16μm至约0.20μm，以使至少0.05μm由如上所论述优选地宽至少约0.30μm的栅极106、108、110和112环绕。

仍参照图8，通孔164填充有导电材料，以优选地通过溅镀或化学气体沉积(CVD)技术形成触点122、124、126、128、130、132和134，但也可使用其他技术。导电材料优选地为钨或钛，其可经退火以在栅极106、108、110和112的导电层109的多晶硅界面处形成硅化物。接下来使用绝缘导162作为止点通过CMP将导电材料平面化，以余留如图8中所示晶圆片剖面。此后可为标准金属化层和互连线形成(未图示)。

图9中显示本发明的替代实施例。虽然可使用与上文根据图2-8所述相同的基本制作步骤和技术来形成图9中所示像素200(由环绕的虚线界定)，但当与图2像素100的布局相比时，像素200的特征和元件以彼此间不同的方式构建。图9显示由类似像素构成的阵列中的像素200配置。

在图9中，像素200的一部分电路组件与另外的相邻像素300和400共享。每一像素200、300和400均具有单独的光电二极管，例如，像素200的光电二极管204。在此实施例中，单独的转移栅极由像素200与像素300间共享的转移栅极206代替。

优选地，转移栅极206与光电二极管204成一定角度，如图9中所示。此处，术语“成一定角度”意指转移栅极206的一部分跨越光电二极管204的一角而不是如上文根据图2中所示实施例所述跨越其整个长度或宽度。转移栅极206的此优选倾斜几何结构使得能够达成转移栅极206的有效布局。另外，此倾斜布置也通过使光电二极管204的面积最大化而有益于使像素200的填充系数最大化。

其余的像素组件由相邻像素200和400共享。这些组件包括用作像素200和400的共有存储节点的浮动扩散区214。重设栅极208位于浮动扩散区214近旁。源极/漏极区216位于与浮动扩散区214对置的重设栅极208的第二侧并且能接收电源电压(V_aa)。浮动扩散区214也电连接到源极跟随栅极210(连接未图示)，其具有源极/漏极218。具有栅极210的源极跟随晶体管将来自浮动扩散区214的电压输出信号输出到具有栅极212的行选择晶体管。行选择晶体管栅极212具有与之相邻的用于选择性地将像素信号读出到列线(未图示)的源极/漏极220。另外，共享电容器238电连接到浮动扩散区214。电容器238可增加浮动扩散区214的电荷存储容量。

晶体管栅极206、208、210和212、浮动扩散区214以及源极/漏极区216、218和220分别具有至其的触点222、224、226、228、230、232和234。如同上文所述并且在图2和8中所示的像素100，像素200的晶体管栅极206、208、210和212的触点直接位于像素200的这些栅极和有源区上。如同像素100(图2)，栅极206、208、210和212上的触点222、224、226和228的位置使得像素200电路的装配更密集，此使得可将衬底202的相对更大的部分用于光电二极管204。

图10显示系统1000，其为本发明的经修改以包括成像装置1008(例如具有图2和9中所图示像素100或200的成像装置)典型处理器系统。处理器系统1000为具有可包括图像传感装置的数字电路的系统实例。非限制地，此类系统可包括计算机系统、相机系统、扫描仪、机器视觉、车辆导航、视频电话、监视系统、自动聚焦系统、星体追踪系统、运动检测系统、图像稳定系统和数据压缩系统以及其他使用成像器的系统。

系统1000(例如相机系统)通常包括通过总线1020与输入/输出(I/O)装置1006通信的中央处理单元(CPU)，例如微处理器。成像装置1008也通过总线1020与CPU1002通信。基于处理器的系统1000也包括随机存取存储器(RAM)1004，并且可包括可拆式存储器1014(例如快闪存储器)，其也可通过总线1020与CUP 1002通信。成像装置1008可与处理器(例如CPU、数字信号处理器或微处理器)组合，单个的集成电路上或不同于所述处理器的芯片上有无存储器存储都可。

上文已描述本发明的多个不同实施例。虽然已参照这些特定实施例对本发明加以描述，但这些描述旨在举例说明本发明而非旨在限定本发明。所属领域的技术人员可想出各种修改和应用，此并不背离如随附权利要求书中所界定的本发明的精神和范围。

Claims (54)

1.一种成像像素，其包括：

光电转换装置；和

经配置以操作所述光电转换装置的电路，所述电路包括在沟道区上的晶体管栅极，所述栅极中的每一个均具有用以操作所述晶体管栅极的各自的触点，其中所述晶体管栅极包括转移栅极并且所述转移栅极的触点位于与所述转移栅极相关联的沟道区上。

2.如权利要求1所述的成像像素，其中所述晶体管栅极进一步包括重设栅极、源极跟随栅极和行选择栅极。

3.如权利要求1所述的成像像素，其中所述光电转换装置为光电二极管。

4.如权利要求1所述的成像像素，其中所述电路的至少一部分由第二成像像素共享。

5.如权利要求1所述的成像像素，其中所述像素为CMOS像素。

6.如权利要求1所述的成像像素，其中所述晶体管栅极宽至少约0.30μm。

7.如权利要求1所述的成像像素，其中所述晶体管栅极各自具有至少约0.10μm厚的栅极电极。

8.如权利要求1所述的成像像素，其中所述晶体管栅极各自包括氮化物或氧化物蚀刻终止层。

9.如权利要求1所述的成像像素，其中所述晶体管栅极各自包括硅化物蚀刻终止层。

10.如权利要求1所述的成像像素，其中每一触点宽约0.16μm至约0.22μm。

11.如权利要求1所述的成像像素，其中每一触点均在所述各自的晶体管栅极和相关联沟道区上。

12.如权利要求11所述的成像像素，其中每一触点有至少约0.05μm被所述各自的晶体管栅极所环绕，所述触点在这里与所述各自的晶体管栅极相接。

13.一种CMOS成像装置，其包括：

衬底；

位于所述衬底中的光电二极管；

位于所述衬底中的电荷存储区；

经配置以在所述光电二极管与所述电荷存储区之间选通电荷的转移栅极；

经配置以重设所述电荷存储区的重设栅极；

经配置以接收来自所述电荷存储区的电荷的源极跟随栅极；

经配置以将所述源极跟随栅极耦联到输出线的行选择栅极；和

所述转移栅极、重设栅极、源极跟随栅极和行选择栅极各自的触点插脚，其中每一各自的触点插脚均提供于有源区上。

14.如权利要求13所述的CMOS成像装置，其中至少所述转移栅极由第二光电二极管共享。

15.如权利要求13所述的CMOS成像装置，其中至少所述浮动扩散区、所述重设栅极、所述源极跟随栅极和所述行选择栅极由第二光电二极管共享。

16.如权利要求13所述的CMOS成像装置，其中每一栅极宽至少约0.30μm。

17.如权利要求13所述的CMOS成像装置，其中每一栅极具有厚至少约0.10μm的电极。

18.如权利要求13所述的CMOS成像装置，其中每一各自的触点插脚宽约0.16μm至约0.22μm。

19.如权利要求13所述的CMOS成像装置，其中所述装置为由类似装置构成的阵列的一部分。

20.如权利要求13所述的CMOS成像装置，其中所述各自的触点插脚各自位于与所述各自的栅极相关联的各自沟道区上。

21.一种形成成像像素的方法，其包括：

提供衬底；

在所述衬底中形成光电转换装置；

在所述衬底中的沟道区上提供多个栅极，所述多个栅极经配置以操作所述成像像素并且包括转移栅极；和

形成所述多个栅极中每一栅极的触点，其中至少所述转移栅极的触点位于所述沟道区中的一个各自的沟道区上。

22.如权利要求21所述的方法，其中所述成像像素为CMOS成像像素。

23.如权利要求21所述的方法，其中所述光电转换装置为光电二极管。

24.如权利要求21所述的方法，其中所述多个栅极进一步包括重设栅极、源极跟随栅极和行选择栅极。

25.如权利要求21所述的方法，其中每一栅极宽至少约0.30μm。

26.如权利要求21所述的方法，其中每一栅极具有厚至少约0.10μm的电极。

27.如权利要求26所述的方法，其进一步包括在所述栅极电极上提供蚀刻终止层，所述蚀刻终止层包含选自由以下各物组成的群组的材料：氮化物、氧化物和硅化物。

28.如权利要求21所述的方法，其中每一触点宽约0.16μm至约0.22μm。

29.如权利要求21所述的方法，其中所述触点中每一个均位于各自的沟道区上。

30.一种形成CMOS成像像素的方法，其包括：

提供衬底；

在所述衬底中形成光电二极管；

接近所述光电二极管形成转移栅极；

接近所述光电二极管形成重设栅极；

接近所述光电二极管形成源极跟随栅极；

接近所述光电二极管形成行选择栅极；和

形成所述栅极的多个触点插脚，其中所述转移栅极的至少一个触点插脚位于所述转移栅极的沟道上。

31.如权利要求30所述的方法，其中至少所述转移栅极由第二光电二极管共享。

32.如权利要求30所述的方法，其进一步包括在所述衬底中形成浮动扩散区的步骤。

33.如权利要求30所述的方法，其中至少所述重设栅极、所述源极跟随栅极和所述行选择栅极由所述光电二极管与第二光电二极管共享。

34.如权利要求30所述的方法，其中每一栅极宽至少约0.30μm。

35.如权利要求30所述的方法，其中每一栅极具有厚至少约0.10μm的电极。

36.如权利要求30所述的方法，其中每一触点插脚宽约0.16μm至约0.22μm。

37.如权利要求30所述的方法，其中所述CMOS成像像素形成为由类似成像像素构成的阵列的一部分。

38.如权利要求30所述的方法，其中每一所述触点均形成于各自的沟道区上。

39.一种形成成像单元的方法，其包括：

在衬底中形成光电二极管；

形成用于读取和刷新所述成像单元的单元电路；和

形成所述单元电路的晶体管栅极触点，其中至少转移栅极触点位于所述转移栅极和各自的沟道区上。

40.如权利要求39所述的方法，其中所述形成单元电路的举动进一步包括形成源极跟随晶体管和形成行选择晶体管。

41.如权利要求39所述的方法，其中所述栅极电极厚至少约0.10μm。

42.如权利要求39所述的方法，其中所述栅极电极宽至少约0.30μm。

43.如权利要求39所述的方法，其中所述触点宽约0.16μm至约0.22μm。

44.如权利要求39所述的方法，其中栅极的每一所述触点均形成于所述栅极的各自的沟道区上。

45.一种处理器系统，其包括：

处理器和耦联到所述处理器的成像器，所述成像器包括像素阵列，每一像素包含：

光电转换装置；和

经配置以操作所述光电转换装置的电路，所述电路包括在沟道区上的晶体管栅极，所述栅极中的每一个均具有用以操作所述晶体管栅极的各自的触点，其中所述晶体管栅极包括转移栅极并且所述转移栅极的触点位于与所述转移栅极相关联的沟道区上。

46.如权利要求45所述的处理器系统，其中所述晶体管栅极进一步包括重设栅极、源极跟随栅极和行选择栅极。

47.如权利要求45所述的处理器系统，其中所述光电转换装置为光电二极管。

48.如权利要求45所述的处理器系统，其中所述电路的至少一部分由第二成像像素共享。

49.如权利要求45所述的处理器系统，其中所述像素为CMOS像素。

50.如权利要求45所述的处理器系统，其中所述晶体管栅极宽至少约0.30μm。

51.如权利要求45所述的处理器系统，其中所述晶体管栅极各自具有厚至少约0.1μm的栅极电极。

52.如权利要求45所述的处理器系统，其中每一所述触点宽约0.16μm至约0.22μm。

53.如权利要求45所述的处理器系统，其中每一所述触点位于所述各自的晶体管栅极和相关联沟道区上。

54.如权利要求45所述的处理器系统，其中每一所述触点有至少约0.05μm被所述各自的晶体管栅极环绕，所述触点在这里与所述各自的晶体管栅极相接。

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