KR20050116397A - Ｃｍｏｓ ａｐｓ용 이중 핀 광 다이오드 및 형성 방법 - Google Patents

Ｃｍｏｓ ａｐｓ용 이중 핀 광 다이오드 및 형성 방법 Download PDF

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Abstract

증대된 전자 커패시턴스를 가진 이중 핀 광 다이오드인 핀 광 다이오드 및 이의 형성 방법이 개시된다. 본 발명은 기판 베이스를 포함하는 핀 광 다이오드 구조를 제공하며, 상기 기판 베이스 위에는 반도체 재료의 제 1 층이 있다. 기판 베이스이거나, 상기 기판 베이스 위의 도핑 층인 제 1 도전형의 베이스 층이 존재한다. 제 2 도전형의 하나 이상의 도핑 영역은 상기 제 1 층의 표면 아래에 있고, 상기 베이스 층과 제 1 접합을 형성하도록 연장한다. 제 1 도전형의 도핑 표면 층은 제 2 도전형의 하나 이상의 영역 위에 있고, 제 2 도전형의 하나 이상의 영역과 제 2 접합을 형성한다.

Description

ＣＭＯＳ ＡＰＳ용 이중 핀 광 다이오드 및 형성 방법{DOUBLE PINNED PHOTODIODE FOR CMOS APS AND METHOD OF FORMATION}
본 발명은 반도체 장치의 분야에 관한 것으로서, 특히, 영상 장치에 이용하기 위해 보다 큰 용량을 가진 개선된 광 다이오드에 관한 것이다.
CMOS 영상기는 저 비용 영상 장치로서 점진적으로 이용되고 있다. CMOS 영상 회로는 화소 셀의 초점면 배열을 포함한다. 각 화소 셀은, 예컨대, 광 다이오드, 광 게이트, 또는 기판의 하부내의 광 생성 전하를 축적하기 위해 기판의 도핑 영역의 위에 있는 광 도체와 같은 광 감지 소자를 포함한다. 판독 회로는 각 화소 셀에 접속되고, 종종 광 감지 소자로부터 전하를 수용하는 부동 확산 영역 및, 이 부동 확산 영역에 전기적으로 접속되는 게이트를 가진 소스 폴로어(follower) 트랜지스터를 포함한다. 영상기는 또한 전하를 광 감지 소자로부터 부동 확산 영역으로 이동하는 하나 이상의 트랜지스터 및, 전하 이동 전에 부동 확산 영역을 미리 정해진 전하 레벨로 리셋하는 트랜지스터를 포함할 수 있다. 행 선택 액세스(row select access) 트랜지스터는 또한 통상적으로 소스 폴로어 트랜지스터에 의해 발생되는 화소 출력 신호를 게이트하는데 이용될 수 있다. 상기 화소 픽셀은 종종 CMOS Active Pixel Sensor(APS) 셀이라 하며, 이는 광 에너지를 수집하여, 판독 가능한 전기 신호로 변환하는데 이용된다.
일례의 CMOS APS 셀을 포함하는 반도체 웨이퍼 조각(fragment)의 일부의 개략적인 상면도는 도 1에 도시되어 있다. 이 CMOS APS 셀(10)은 4개의 트랜지스터 셀이다. 후술되는 바와 같이, 도시된 CMOS APS 셀(10)은 기판 내에 형성되는 광 다이오드(13)를 포함한다. 이 광 다이오드(13)는 도 2에 도시된 핀(pinned) 광 다이오드로서 형성된다. 선택적으로, CMOS APS 셀(10)은, 광 게이트, 광 도체, 또는 광 생성 전하를 위한 초기 축적 영역으로서 핀 광 다이오드(13) 대신에 변환 장치를 충전하는 다른 광자를 포함할 수 있다. 광 다이오드(13)는 p+ 표면 층(5) 및 하부 n- 영역(14)을 포함한다.
도 1의 CMOS 영상 센서(10)는 n- 영역(14) 내에 생성된 광 전기 전하를 부동 확산 영역(감지 노드)(3)으로 이동하는 이동 게이트(7)를 갖는다. 부동 확산 영역(3)은 또한 소스 폴로어 트랜지스터의 게이트(27)에 접속된다. 소스 폴로어 트랜지스터는 출력 신호를, 선택적으로 출력 신호를 단자(33)로 게이트하는 게이트(37)를 가진 행 선택 액세스 트랜지스터에 제공한다. 게이트(17)를 가진 리셋 트랜지스터는, 각 전하가 광 다이오드(13)의 n- 영역(14)으로부터 이동하기 전에, 부동 확산 영역(3)을 지정된 전하 레벨로 리셋한다.
도 2를 참조하면, 핀 광 다이오드(13)는 p+ 기판 베이스(1) 상에 형성되며, 이 베이스(1)는 p- 에피택셜 층(2)(또는 p-웰 표면 층) 밑에 있다. 통상적으로, 기판 베이스는 p-형이고, p-형 에피택셜 층 밑에 있다. 또한, 예컨대, n-형 에피택셜 층 내의 p-웰 밑에 p-형 기판 베이스를 가질 수 있다. n-영역(14)은 기판 베이스(1) 위의 에피택셜 층(2) 내의 깊이에 있는 p+ 영역(5) 아래에 있다. 광 다이오드(13)의 n-영역(14) 및 p+ 영역(5)은 절연 영역(9) 및 전하 이동 트랜지스터 게이트(7) 사이에서 일정한 간격을 이룬다. 핀 광 다이오드(13)는 p+/n-/p-구조를 갖는다.
광 다이오드(13)는, n-영역(14)이 핀 전압(Vpin)에서 완전히 공핍(deplete)되도록 동일한 전위를 가진 2개의 p-형 영역(5,2)을 갖는다. 핀 광 다이오드는, 광 다이오드가 완전히 공핍될 시에 광 다이오드의 전위가 일정한 값 Vpin으로 핀되기 때문에, "핀(pinned)"이라 칭한다. 이동 게이트(7)가 동작될 시에, 광 생성 전하는 전하 축적 영역(14)으로부터 부동 확산 영역(3)으로 이동된다. 완전한 전하 이동은, 핀 광 다이오드가 Vpin 아래의 전압에서 기능할 동안에 부동 확산 영역(3) 상의 전압이 Vpin 위에 있을 시에 일어난다. 불완전한 전하 이동은 영상 래그(lag)를 생성시킨다.
절연 영역(9)은 통상적으로 종래의 얕은 트렌치 절연(STI) 공정을 이용하거나, Local Oxidation of Silicon(LOCOS) 공정을 이용하여 형성된다. 이동 게이트(7)에 인접한 부동 확산 영역(3)은 보통 n-형이다. (도시되지 않은) 투과성 또는 투명성 절연 층은 CMOS APS 셀(10) 위에 형성될 수도 있다.
게다가, n-형 도전율을 가진 불순물 도핑 소스/드레인 영역(32)(도 1)은 트랜지스터 게이트(17, 27, 37)의 어느 한 측면 상에 제공된다. 통상의 처리 방법은, 예컨대, 접점(32)(도 1)을 절연 층 내에 형성하여, 전기 접속부를 소스/드레인 영역(32), 부동 확산 영역(2) 및 다른 와이어링(wiring)에 제공하여, CMOS APS 셀(10) 내에 다른 접속부를 게이트 및 형성하도록 접속하는데 이용된다.
일반적으로, 도 1 및 2의 CMOS APS 셀(10)과 같은 CMOS 화소 셀에서, 입사광은 n-영역(14) 내에 전자를 수집하도록 한다. 게이트(27)를 가진 소스 폴로어 트랜지스터에 의해 발생되는 출력 신호는 n-영역(14)으로부터 추출되는 전자의 수에 비례한다. 최대 출력 신호는 전자를 획득하기 위해 n-영역(14)의 전자 커패시턴스 또는 수용량(acceptability)의 증가에 따라 증가한다. 이 예에서, p+/n- 접합은 핀 광 다이오드(13)의 커패시턴스를 조절한다. p/n 접합의 특성은 잘 알려져 있다.
적어도 대략 30,000 전자는 적당한 광 신호를 발생시키는데 필요하다. 화소 사이즈, 광 다이오드 사이즈, 스케일(scale)이 작아질 때에, 적당한 광 신호에 필요한 전자의 수는 이에 따라 적어진다. 통상의 광 다이오드의 사이즈가 감소함으로써, 그의 전자 커패시턴스는 감소되어, 광 신호가 부적당하게 된다. 따라서, 전자 용량의 감소 또는 핀 전압의 증가없이 화소 사이즈를 감소시키는 CMOS APS 셀에서 사용하기 위한 핀 광 다이오드가 바람직하다.
도 1은 예시적인 CMOS APS 셀의 상부 평면도이다.
도 2는 라인 AA'을 따른 도 1의 CMOS APS 셀의 단면도이다.
도 3은 본 발명의 한 실시예에 따른 핀 광 다이오드를 도시한 CMOS APS 셀의 단면도이다.
도 4A는 공정의 초기 단계에서 제 1 실시예에 따른 핀 광 다이오드의 제조를 설명한 도 3의 CMOS APS 셀의 단면도이다.
도 4B는 도 4A에 도시된 것에 후속하는 공정의 단계에서 핀 광 다이오드의 제조를 설명한 도 3의 CMOS APS 셀의 단면도이다.
도 4C는 도 4B에 도시된 것에 후속하는 공정의 단계에서 핀 광 다이오드의 제조를 설명한 도 3의 CMOS APS 셀의 단면도이다.
도 4D는 도 4C에 도시된 것에 후속하는 공정의 단계에서 핀 광 다이오드의 제조를 설명한 도 3의 CMOS APS 셀의 단면도이다.
도 5는 핀 전압 대 통상의 핀 광 다이오드의 커패시턴스 및 본 발명의 실시예에 따른 광 다이오드의 커패시턴스를 나타낸 그래프이다.
도 6은 본 발명의 다른 실시예에 따른 핀 광 다이오드를 도시한 CMOS APS 셀의 단면도이다.
도 7A는 공정의 초기 단계에서 핀 광 다이오드의 제조를 설명한 도 6의 CMOS APS 셀의 단면도이다.
도 7B는 도 7A에 도시된 것에 후속하는 공정의 단계에서 핀 광 다이오드의 제조를 설명한 도 6의 CMOS APS 셀의 단면도이다.
도 7C는 도 7B에 도시된 것에 후속하는 공정의 단계에서 핀 광 다이오드의 제조를 설명한 도 6의 CMOS APS 셀의 단면도이다.
도 7D는 도 7C에 도시된 것에 후속하는 공정의 단계에서 핀 광 다이오드의 제조를 설명한 도 6의 CMOS APS 셀의 단면도이다.
도 7E는 도 7D에 도시된 것에 후속하는 공정의 단계에서 핀 광 다이오드의 제조를 설명한 도 6의 CMOS APS 셀의 단면도이다.
도 8은 핀 전압 대 통상의 핀 광 다이오드의 커패시턴스 및 본 발명의 다른 실시예에 따른 광 다이오드의 커패시턴스를 나타낸 그래프이다.
도 9는 본 발명에 따라 하나 이상의 화소 셀을 포함하는 CMOS 영상 장치를 내장한 컴퓨터 처리 시스템의 개략도이다.
본 발명은 핀 전압의 증가없이 전자 커패시턴스를 증가시키는 핀 광 다이오드 및 이의 형성 방법을 제공한다.
본 발명은 기판 베이스를 포함하는 핀 광 다이오드 구조를 제공하며, 이 기판 베이스 위에는 반도체 재료의 제 1 층이 있다. 여기에는 제 1 도전형의 베이스 층이 있으며, 제 1 도전형의 베이스 층은 기판 베이스이거나, 기판 베이스 위의 도핑 층이다. 제 2 도전형의 적어도 하나의 도핑 영역은 상기 제 1 층의 표면 아래에 있고, 베이스 층과 제 1 접합을 형성하기 위해 연장한다. 제 1 도전형의 도핑 표면 층은 제 2 도전형의 적어도 하나의 영역 위에 있고, 제 2 광 변환 접합을 형성한다.
본 발명에 따르면, 광 다이오드의 전하 저장 용량은 그의 전하 수집 영역을 기판 베이스를 연장함으로써 증대된다. 본 발명의 이들 및 다른 특징은 첨부한 도면과 관련하여 제공되는 아래의 상세한 설명으로부터 더욱 명백해질 것이다.
아래의 상세한 설명에서, 그의 일부를 형성하는 첨부한 도면을 참조로 하여 본 발명의 특정 실시예가 설명된다. 이들 실시예는 당업자가 본 발명을 실시하기 위해 충분히 상세하게 기술된다. 다른 실시예가 활용될 수 있고, 구조적, 논리적 및 전기적 변화는 본 발명의 정신 및 범주 내에서 행해질 수 있음을 이해하게 된다.
용어 "웨이퍼" 및 "기판"은, 실리콘, 실리콘-온-인슐레이터(SOI), 실리콘-온-사파이어(SOS) 기술, 도핑 및 도핑되지 않은 반도체, 기초 반도체 토대(base semiconductor foundation)에 의해 지지되는 실리콘의 에피택셜 층 및 다른 반도체 구조체를 포함하는 반도체 기초 재료를 나타낸다. 또한, "웨이퍼" 및 "기판"은, 영역 또는 접합을 기초 반도체 구조 또는 토대 내 또는 위에 형성하기 위해 앞서 처리될 수 있다. 게다가, 반도체는 실리콘에 기초될 필요가 없다. 대신에, 실리콘-게르마늄, 실리콘-온-인슐레이터, 실리콘-온-사파이어, 게르마늄, 비소화 갈륨 또는 다른 것에 기초될 수 있다. 용어 "기판 베이스"는 기초 반도체 구조 또는 토대, 에피택셜 층 및/또는 다른 반도체 구조라 한다.
용어 "화소"는 전자기 방사를 전기적 신호로 변환하는 광 센서 및 트랜지스터를 포함하는 화소 유닛 셀이라 한다. 대표적인 화소 및 이들의 형성에 대해서는 도면에 도시되고, 설명에서 기술되며, 영상기 내의 모든 화소의 제작은 통상적으로 유사한 형식으로 동시에 진행할 것이다.
도면에서, 동일한 소자는 동일한 참조 번호로 표시된다. 도 3 및 도 6은 본 발명에 따라 구성되는 각각의 핀 광 다이오드(331 및 661)를 가진 CMOS APS 셀(330)(도 3) 및 (660)(도 6)의 2개의 예시적인 실시예를 도시한 것이다.
도 3에 도시된 핀 광 다이오드(331)는 트랜지스터의 게이트(307)로부터 횡으로 변위되는 n-영역(340)을 포함하여, p+ 표면 층(305)으로부터 p+ 기판 베이스(301)로 연장한다. 생성된 핀 광 다이오드(331)는 2개의 p+/n- 접합을 포함하는 p+ (표면)/n-/p+ (기판) 구조를 갖는다.
핀 광 다이오드(331)(도 3)의 형성은 도 4A-4D를 참조로 기술될 것이다. 도 4A는 도 2에 도시된 바와 같은 단면도를 따른 웨이퍼를 도시한 것이다. 여기에는 제 1 도전형의 기판 베이스(301)가 존재한다. 기판 베이스(301)는 웨이퍼를 포함할 수 있다. 제 1 도전형의 기판 베이스(301) 대신에, 광 다이오드(331)의 형성 전후에 통상의 방법에 의해 광 다이오드(331) 밑에 주입되는 제 1 도전형의 베이스 층이 존재할 수 있다. 간략화를 위해, 이 예에서, 기판 베이스(301)는 웨이퍼를 포함하며, 광 다이오드(331)의 형성에 앞서 기술된다. 바람직하게는, 기판 베이스(301)는, 대략 ㎤ 당 1×1017 내지 1×1020 원자의 범위 내, 특히, 대략 ㎤ 당 5×1017 내지 1×1019 원자의 범위 내의 활동 도펀트 농도를 가진 상당히 도핑된 p+ 기판 베이스(301)이다. 이 기판 베이스(301) 위에는 p-형 에피택셜 층(302)이 형성된다.
도 4A는 또한 절연 영역(309)을 도시한다. 절연 영역(309)은 에피택셜 층(302) 내에 형성되고, 유전체 재료로 채워지며, 이 유전체 재료는, SiO 또는 SiO2와 같은 산화물, 옥시니트라이드(oxynitride), 질화 규소와 같은 질화물, 탄화 규소, 고온 중합체 또는 다른 적당한 재료를 포함할 수 있다. 바람직하게는, 이 예에서와 같이, 절연 영역은 공지된 STI 공정에 의해 형성되는 얕은 트렌치 절연(STI) 영역(309)이다.
도 4A에는, 에피택셜 층(302) 위에 형성되는 이동 트랜지스터의 게이트(307)가 더 도시된다. 도 4A에 도시된 바와 같이, 게이트(307)는 다층 이동 게이트 스택(stack)일 수 있고, 이 스택은, 에피택셜 층(304) 상의 성장 또는 증착된 산화 규소의 제 1 절연 층(307a), 도핑된 폴리실리콘 또는 다른 적당한 도전 재료의 도전 층(307b) 및, 제 2 절연 층(307c)을 포함하며, 이 제 2 절연 층은, 산화물(SiO2), 질화물(질화 규소), 옥시니트라이드(실리콘 옥시니트라이드), ON(질화 산화물), NO(산화 질화물), 또는 ONO(산화물-질화물-산화물)로 형성될 수 있다. 제 1 및 2 절연 층(307a 및 307c) 및 도전 층(307b)은, 특히, 화학적 증착법(CVD) 또는 플라스마 화학적 증착법(PECVD)과 같은 통상의 증착법에 의해 형성될 수 있다.
(도시되지 않은) 규화물 층은 도전 층(307b)과 제 2 절연 층(307c) 사이에 형성될 수 있다. 규화물 층은 영상 회로 내의 모든 트랜지스터 게이트 구조 내에 포함될 수 있고, 티타늄 실리사이드, 텅스텐 실리사이드, 코발트 실리사이드, 몰리브데늄 실리사이드 또는 탄탈륨 실리사이드일 수 있다. 이런 부가적인 도전 층은 또한 TiN/W 또는 W/Nx/W와 같은 장벽 층/내화 금속일 수 있거나, 전적으로 WNx로 형성될 수 있다.
도 4B를 참조하면, STI 영역(309) 및 게이트(307)의 형성 후에, 주입 마스크(315)는 웨이퍼 위에서 패턴으로 형성되며, 개구(316)를 게이트(307)의 에지와 STI 영역(309) 간의 영역에 제공되며, 여기서, 광 다이오드(331)의 전하 축적 영역이 형성될 수 있다. 주입 마스크(315)는 본 기술 분야에 공지된 기술에 따라 포토레지스트로 형성될 수 있다. 도 4B에 도시된 바와 같이, 한 측면 상에서는, 주입 마스크(315)가 게이트(307)의 에지와 거의 일치한다. 다른 측면 상에서는 주입 마스크(315)가 STI 영역(309)과 중복하지만, STI 영역(309)의 에지를 지나 연장하지 않으며, STI 영역(309)에 인접하여 광 다이오드(331)의 전하 축적 영역이 형성될 수 있다.
그 다음, 제 2 도전형의 도펀트가 개구(316)를 통해 에피택셜 층(302)으로 주입된다. 바람직하게는, 도펀트는 인, 비소 또는 안티모니와 같은 n-형이다. 가볍게 도핑된 n-영역(340)은 기판 베이스(301)로 연속하는 에피택셜 층(302)의 표면 아래의 지점으로부터 주입된다. 이에 의해, n-영역(340) 및 기판 베이스(301)는 n-/p+ 접합을 형성한다. 바람직하게는, n-/p+ (기판 베이스) 접합은 거의 적색광의 흡수 깊이에 또는 그 위에 있는 깊이에 있다.
기판 베이스(301)가 광 다이오드(331) 전후에 주입되는 p+ 베이스 층 대신에 형성될 경우에, n-영역(340)은 p+ 베이스 층의 접합을 형성하는 것을 알 수 있다.
n-영역(340)은 게이트(307)의 에지와 정렬되어, 광 생성 전자를 수집하기 위해 광 감지 전하 저장 영역을 형성한다. 다중 주입물은 n-영역(340)의 프로파일을 조정하는데 이용될 수 있다. 또한, 각을 이룬 주입물은 또한 n-영역(340)을 형성하도록 처리됨으로써, 주입물은 에피택셜 층(302)의 표면에 대해 90도와 다른 각도로 실행되도록 한다.
n-영역(340) 내의 활동 도펀트 농도는, 대략 ㎤ 당 1×1015 내지 5×1018 원자의 범위 내, 특히, 대략 ㎤ 당 5×1015 내지 1×1018 원자의 범위 내에 있을 수 있다. n-영역(340) 내의 활동 도펀트 농도는 또한, n-영역(340)의 크기에 따라 선택되어 원하는 핀 전위를 생성시킬 수 있다. 바람직하다면, n- 농도는 떨어지거나 증가되어, 제각기 더욱 저 또는 더욱 고 핀 전위를 생성시킬 수 있다.
그 다음, 도 4C에 도시된 바와 같이, 제 1 도전형의 도펀트는 개구(316)를 통해 에피택셜 층(302) 내에 주입된다. 바람직하게는, 붕소, 베릴륨, 인듐 또는 마그네슘과 같은 p-형 도펀트는 n-영역(340) 위에 상당히 도핑된 p+ 표면 층(305)을 형성하여, n-영역(340)과 접합을 형성하는데 이용된다. 바람직하게는, p+ 표면 층(305)의 활동 도펀트 농도는, 대략 ㎤ 당 1×1017 내지 1×1020 원자의 범위 내, 특히, 대략 ㎤ 당 5×1017 내지 1×1019 원자의 범위 내에 있다. 후속하여, 주입 마스크(315)는 통상의 방법에 의해 제거되어, 핀 광 다이오드(331)의 형성을 완료한다.
p+ 표면 층(305)은 또한 다른 공지된 기술에 의해 형성될 수 있다. 예컨대, p+ 표면 층(305)은, 기체원 플라스마 도핑 처리에 의해 형성되거나, 원위치에 도핑된 층, 또는 광 다이오드(331)가 형성될 수 있는 영역 위에 증착된 도핑된 산화물 층으로부터 p-형 도펀트를 에피택셜 층(302)으로 확산함으로써 형성될 수 있다.
도 4D에 도시된 바와 같이, 그 후, 부동 확산 영역(303)은, 공지된 방법에 의해, 광 다이오드(331)로부터 게이트(307)에 인접하고, 게이트(307)의 대향측 상의 에피택셜 층(302) 내의 n-형 도전율의 도핑 영역으로서 형성될 수 있다. 측벽 스페이서(308)는 또한 통상의 방법에 의해 게이트(307)의 측벽 상에 형성될 수 있다.
리셋 트랜지스터, 소스 폴로어 트랜지스터 및 행 선택 트랜지스터를 포함하는 CMOS APS 셀의 장치는 (도시되지 않은) 본 기술 분야에 공지된 방법에 의해 형성된다. 다른 처리가 또한 CMOS APS 셀의 다른 통상의 특징물(features)을 형성하는데 이용될 수 있다.
생성된 핀 광 다이오드(331)는, n-영역(340)이 기판 베이스(301)로 연장하기 때문에 2개의 p+/n- 접합을 갖는 p+ (표면)/n-/p+ (기판 베이스) 구조를 갖는다. 도 5는, 라인(12 및 12b)으로 표시되는 광 다이오드(331)(도 3) 및, 라인(11)으로 표시되는 통상의 광 다이오드(13)(도 2)의 전하 커패시턴스와 핀 전압(Vpin) 간의 관계를 도시한 것이다. C-V 곡선 하의 영역으로서 규정되는 동일한 전하 용량의 경우, 광 다이오드(331)의 핀 전압(Vpin), 라인(12a)은 통상의 광 다이오드(13)의 핀 전압(Vpin1), 라인(11)보다 낮다. 동일한 핀 전압(Vpin2)의 경우, 광 다이오드(331)의 전하 용량, 라인(12b)은 통상의 광 다이오드(13)의 전하 용량, 라인(11)보다 높다.
게다가, 핀 광 다이오드(331)는 후술하는 어떤 조건 하에 통상의 핀 광 다이오드(13)(도 2) 보다 전체적인 성능 이점을 더 갖는다.
핀 전압 또는 핀 전위는 n-영역(340)의 두께 및 도핑 농도의 양방에 비례한다. 또한, 핀 전압은 CMOS 영상기의 동작 전압 아래의 전압으로 제한된다. 그래서, n-영역(340)의 도핑 농도는 감소되어 더욱 저 타겟 핀 전압을 획득할 수 있다. 그러나, n-영역(340)의 도핑 농도가 최적 범위를 지나 감소되면, 광 다이오드(331)의 전하 용량 이점은 줄어든다.
광 다이오드 크기가 감소함으로써, 핀 전압이 감소된다. 그래서, 더욱 작은 사이즈에서, 핀 광 다이오드(331)는 동일한 타겟 핀 전압에서 더욱 고 n-영역(340)의 도핑 농도 및 더욱 고 커패시턴스를 가질 것이다. 이에 의해, 광 다이오드(331)는 통상의 광 다이오드(13) 보다 더 전하 용량 이점을 갖는다.
도 4B와 관련하여 상술한 바와 같이, 바람직하게는, 광 다이오드(331)의 n-/p+ (기판 베이스) 접합은 대략 적색광의 흡수 깊이에 있거나 그 위에 있다. 이와 같은 n-/p+ (기판 베이스) 접합의 배치는 적색광에 대한 광 다이오드 응답 및 양자 효율 저하를 방지한다. 적색광의 흡수 깊이는 녹색 또는 청색 파장광의 흡수 깊이보다 더 높고 깊기 때문에 선택된다. 더욱 작고/더욱 얕은 적색광 흡수 깊이의 경우, n-영역(340)의 도핑 농도는 동일한 핀 전압에 대해 더 높아, 광 다이오드(331)가 통상의 광 다이오드(13) 보다 더 전하 용량 이점을 갖게 할 수 있다.
그래서, 실시예의 핀 광 다이오드(331)는, 실리콘-게르마늄 합금 또는 Ⅲ-Ⅴ 재료 시스템의 반도체와 같은 가시 파장 범위 내의 실리콘보다 더 높은 흡수 계수를 가진 반도체 재료에 대해, 및/또는 어떤 양자 효율 손실이 수용 가능할 시에, 매우 작은 광 다이오드 크기, 1 미크론 ×1 미크론 이하에 효과적이다.
증대된 전하 용량 이외에, 이 실시예는 암(dark) 전류 및 누화를 감소시킬 수 있다. 암 전류는 동일한 전자 저장 용량을 달성하기 때문에 감소되어야 하고, 광 다이오드(331)는 그것이 차지하는 화소 볼륨을 더 잘 이용하여, 더욱 낮은 n- 농도를 가질 수 있다. 갑작스러운 p+/n- 접합에서, 더욱 낮게 도핑된 측면은 접합 누설을 결정할 것이다. 또한, n-영역(340)이, 통상의 광 다이오드에서, 다른 화소로 확산할 수 있는 기판 베이스(301)에 더욱 근접한 영역 내에 전자를 수집하는 기판 베이스로 연장하기 때문에 누화가 방지될 수 있다.
도 6은 본 발명에 따른 핀 광 다이오드(661)의 더욱 복잡한 제 2 실시예를 도시한 것이다. 광 다이오드(661)는, 이동 트랜지스터의 게이트(607)와 STI 영역(609) 사이에 배치되고, 표면 n- 영역(651)과 베이스 n- 영역(652)을 부분적으로 분리하는 중간 p- 영역(670)을 포함하며, 이는 그의 에지를 따라 접속되어 있다. 표면 n- 영역(651)은 p+ 표면 층(605)과 접합을 형성하고, 베이스 n- 영역(652)은 p+ 기판 베이스(601)와 접합을 형성한다.
핀 광 다이오드(661)의 형성은 도 7A-7E를 참조로 기술될 것이다. 도 7A를 참조하면, 제 1 도전형의 기판 베이스(601)가 제공된다. 기판 베이스(601)는 웨이퍼를 포함할 수 있다. 제 1 도전형의 기판 베이스(601) 대신에, 광 다이오드(661)의 형성 전후에 통상의 방법에 의해 광 다이오드(661) 밑에 주입되는 제 1 도전형의 베이스 층이 존재할 수 있다. 간략화를 위해, 이 예에서, 기판 베이스(601)는 웨이퍼를 포함하며, 광 다이오드(661)의 형성에 앞서 기술된다. 바람직하게는, 기판 베이스(601)는, 대략 ㎤ 당 1×1017 내지 1×1020 원자의 범위 내, 특히, 대략 ㎤ 당 5×1017 내지 1×1019 원자의 범위 내의 활동 도펀트 농도를 가진 상당히 도핑된 p+ 기판 베이스(601)이다.
이 기판 베이스(601) 위에는 p-형 에피택셜 층(602)이 성장된다. 도 7A는 또한 STI 영역(609) 및 게이트(607)를 도시하며, 이는 상술한 도 4A와 관련하여 기술된 바와 같이 형성될 수 있다.
도 7B를 참조하면, STI 영역(609) 및 게이트(607)의 형성 후에, 제 1 주입 마스크(615)는 본 기술 분야에 공지된 기술에 따라 웨이퍼 위에 형성된다. 제 1 주입 마스크(615)는 개구(616)를 게이트(607)의 에지와 STI 영역(609) 간의 영역에 제공하도록 패턴화되며, 여기서, 핀 광 다이오드(661)의 전하 축적 영역이 형성될 수 있다. 제 1 주입 마스크(615)는 포토레지스트로 형성될 수 있다. 도 7B에 도시된 바와 같이, 한 측면 상에서는, 제 1 주입 마스크(615)가 게이트(607)의 에지와 거의 일치한다. 다른 측면 상에서는 제 1 주입 마스크(315)가 STI 영역(609)과 중복하지만, STI 영역(609)의 에지를 지나 연장하지 않으며, STI 영역(609)에 인접하여 광 다이오드(661)의 전하 축적 영역이 형성될 수 있다.
그 다음, 제 2 도전형의 도펀트가 개구(616)를 통해 에피택셜 층(602)으로 주입된다. 바람직하게는, 도펀트는 인, 비소 또는 안티모니와 같은 n-형이다. 가볍게 도핑된 n-영역(650)은 기판 베이스(601)로 연속하는 에피택셜 층(602)의 표면 아래의 지점으로부터 주입된다. 이에 의해, n-영역(650) 및 기판 베이스(601)는 n-/p+ 접합을 형성한다. 바람직하게는, n-/p+ (기판 베이스) 접합은 거의 적색광의 흡수 깊이에 또는 그 위에 있는 깊이에 있다.
기판 베이스(601)가 광 다이오드(661) 전후에 주입되는 p+ 베이스 층 대신에 형성될 경우에, n-영역(650)은 p+ 베이스 층의 접합을 형성하는 것을 알 수 있다.
n-영역(650)은 게이트(607)의 에지와 정렬되어, 광 생성 전자를 수집하기 위해 광 감지 전하 저장 영역을 형성한다. n-영역(650) 내의 활동 도펀트 농도는, 대략 ㎤ 당 1×1015 내지 5×1018 원자의 범위 내, 특히, 대략 ㎤ 당 5×1015 내지 1×1018 원자의 범위 내에 있을 수 있다. 다중 주입물은 n-영역(650)의 프로파일을 조정하는데 이용될 수 있다. 또한, 각을 이룬 주입물은 또한 n-영역(650)을 형성하도록 처리됨으로써, 주입물은 에피택셜 층(602)의 표면에 대해 90도와 다른 각도로 실행되도록 한다. 그 후, 제 1 주입 마스크(615)는 통상의 방법에 의해 제거된다.
도 7C를 참조하면, 제 2 주입 마스크(625)는 통상의 방법에 의해 웨이퍼 위에 형성되어, n-영역(650) 위에 개구(626)를 갖도록 패턴화된다. 제 2 주입 마스크(625)는 또한 포토레지스트의 층일 수 있다. 한 측면 상에서는, 제 2 주입 마스크(625)가 STI 영역(609)과 중복하지만, 광 다이오드 영역 위로 연장하지 않는다. 다른 측면 상에서는, 제 2 주입 마스크(625)가 n-영역(650)의 일부 위의 게이트(607)의 에지를 지나 거리 D만큼 연장한다.
그 후, n-영역(650)의 중간 부분은 제 1 도전형의 도펀트를 주입함으로써 카운터도핑된다(counterdoped). 바람직하게는, 이 도펀트는 붕소, 베릴륨, 인듐 또는 마그네슘과 같은 p-형 도펀트이다. 도 7C에 도시된 바와 같이, 가볍게 도핑된 중간 p- 영역(670)은 그의 횡 방향 에지 상에 에피택셜 층(602)의 p-형 부분을 충족시키도록 n-영역(650) 내에 형성된다. 이 실시예에서, 중간 p- 영역(670)은 STI 영역(609)에 인접한 그의 횡 방향 에지 상에 에피택셜 층(602)의 p-형 부분을 충족시킨다. 다중 주입물은 중간 p-영역(670)의 프로파일을 조정하는데 이용될 수 있다. 또한, 각을 이룬 주입물은 또한 중간 p-영역(670)을 형성하도록 처리됨으로써, 주입물은 에피택셜 층(602)의 표면에 대해 90도와 다른 각도로 실행되도록 한다.
중간 p-영역(670)의 활동 도펀트 농도는, 대략 ㎤ 당 1×1015 내지 5×1017 원자의 범위 내, 특히, 대략 ㎤ 당 5×1015 내지 1×1017 원자의 범위 내에 있을 수 있다. 또한, 중간 p-영역은, 그 대신에, 기판 베이스(601) 및 표면 p+ 영역(605)과 유사한 활동 도펀트 농도를 가진 상당히 도핑된 중간 p+ 영역일 수 있다. 이와 같은 경우에, 중간 p+ 영역(670)의 활동 도펀트 농도는, 대략 ㎤ 당 1×1017 내지 1×1020 원자의 범위 내, 특히, 대략 ㎤ 당 5×1017 내지 1×1019 원자의 범위 내에 있을 수 있다.
중간 p-영역(670)의 형성은 또한 2개의 n- 영역, 즉 표면 n- 영역(651) 및 베이스 n- 영역(652)을 형성하며, 이들 영역은 부분적으로 중간 p-영역(670)에 의해 분리된다. 2개의 n- 영역(651 및 652)은 그의 적어도 하나의 에지를 따라 접속되어 있다. 바람직하게는, n- 영역(651 및 652)은 그의 적어도 하나의 에지를 따라 게이트(607)와 정렬된 측면 상에 접속되어, 대체적으로, n- 영역(651 및 652)이 도 6에 도시된 사시도로부터 알 수 있는 바와 같이 역 C-형상을 갖도록 한다. 후속하여, 제 2 주입 마스크(625)는 통상의 기술을 이용하여 제거된다.
상술한 바와 같이, n-영역(650)(도 7B)의 활동 도펀트 농도는, 대략 ㎤ 당 1×1015 내지 5×1018 원자의 범위 내, 특히, 대략 ㎤ 당 5×1015 내지 1×1018 원자의 범위 내에 있을 수 있다. n-영역(650) 내의 활동 도펀트 농도는 또한, n-영역(651 및 652)의 크기에 따라 선택되어 원하는 핀 전위를 생성시킬 수 있다. 바람직하다면, n- 농도는 떨어지거나 증가되어, 제각기 더욱 저 또는 더욱 고 핀 전위를 생성시킬 수 있다.
도 7D를 참조하면, 그 다음, 제 3 주입 마스크(635)는 통상의 방법에 의해 웨이퍼 위에 형성되어, 제 1 주입 마스크(615)(도 7B)의 개구(616)와 유사한 개구(636)를 형성하도록 패턴화된다. 제 3 주입 마스크(635)는 또한 포토레지스트의 층일 수 있다. 그 후, 제 1 도전형의 도펀트는 개구(636)를 통해 에피택셜 층(602) 내에 주입된다. 바람직하게는, 이 도펀트는 붕소, 베릴륨, 인듐 또는 마그네슘과 같은 p-형 도펀트이고, n-영역(651) 위에 상당히 도핑된 p+ 표면 층(605)이 형성됨으로써, p+ 표면 층(605)은 표면 n-영역(651)과 접합을 형성하도록 한다.
바람직하게는, p+ 표면 층(605)의 활동 도펀트 농도는, 대략 ㎤ 당 1×1017 내지 1×1020 원자의 범위 내, 특히, 대략 ㎤ 당 5×1017 내지 1×1019 원자의 범위 내에 있다. p+ 표면 층(605)은 또한 다른 공지된 기술에 의해 형성될 수 있다. 예컨대, p+ 표면 층(605)은, 기체원 플라스마 도핑 처리에 의해 형성되거나, 원위치에 도핑된 층, 또는 광 다이오드(661)가 형성될 수 있는 영역 위에 증착된 도핑된 산화물 층으로부터 p-형 도펀트를 에피택셜 층(302)으로 확산함으로써 형성될 수 있다.
도 7E에 도시된 바와 같이, 그 후, 부동 확산 영역(603)은, 공지된 방법에 의해, 광 다이오드(661)로부터 게이트(607)에 인접하고, 게이트(607)의 대향측 상의 에피택셜 층(602) 내의 n-형 도전율의 도핑 영역으로서 형성될 수 있다. 측벽 스페이서(608)는 또한 통상의 방법에 의해 게이트(607)의 측벽 상에 형성될 수 있다.
리셋 트랜지스터, 소스 폴로어 트랜지스터 및 행 선택 트랜지스터를 포함하는 CMOS APS 셀의 장치는 (도시되지 않은) 본 기술 분야에 공지된 방법에 의해 형성된다. 다른 처리가 또한 CMOS APS 셀의 다른 통상의 특징물을 형성하는데 이용될 수 있다.
생성된 핀 광 다이오드(661)는, 2개의 고 커패시턴스 p+/n- 접합을 포함하고, 통상의 핀 광 다이오드(13)(도 2)의 커패시턴스의 거의 두배를 갖는다. 도 8은, 라인(15)으로 표시되는 광 다이오드(661)(도 6) 및, 라인(11)으로 표시되는 통상의 광 다이오드(13)(도 2)의 전하 커패시턴스(C)와 핀 전압(Vpin) 간의 관계를 도시한 것이다. 동일한 전압(V1)에서, 광 다이오드(661)의 커패시턴스는 핀 전압(Vpin3) 아래에서 종래 기술의 광 다이오드(13)의 커패시턴스의 거의 두배이다. 그래서, C-V 곡선 하의 영역으로서 규정되는 광 다이오드(661)의 전하 용량은 통상의 광 다이오드(13)의 전하 용량보다 더 크다. 따라서, 광 다이오드(661)는 통상의 광 다이오드(13)보다 더 작은 사이즈에서 적당한 광 신호를 제공할 수 있다.
바람직하게는, 2개의 n- 영역(651 및 652)의 핀 전위는 영상 래그를 회피하는 것과 유사할 것이다. 게다가, 표면 n- 영역(651)은 베이스 n- 영역(652)보다 더 높은 Vpin을 가져, 전하 이동을 확실히 완료하여, 영상 래그를 회피하도록 한다. 전하 용량의 증대 이외에, 이 실시예는 누화를 감소시킬 수 있는데, 그 이유는, n- 영역(652)이 기판 베이스로 연장하여, 전자가 한 화소에서 다른 화소로 확산하는 것을 더욱 방지할 수 있다.
본 발명이 p-에피택셜 층을 이용하여 p+ 기판 위에 형성되는 것으로 기술되었지만, 그것은 또한 n-에피택셜 층을 이용하여 p+ 기판 위에 형성될 수 있다. 본 기술 분야에 공지된 바와 같이, 액셉터(acceptor) 영역은 전자에 대한 전위 장벽이 형성되는 경우에 주입되고, n-웰 및 p-웰은 MOS 트랜지스터가 형성되는 경우에 주입된다.
또한, 상기 실시예가 pnp-형 광 다이오드의 형성과 관련하여 기술되었지만, 본 발명은 이들 실시예로 제한되지 않는다. 본 발명은 또한 기판 내의 npn 영역으로부터 형성된 광 다이오드에도 적용 가능하다. 모든 구조체의 도펀트 및 도전형은 이에 따라 변화하고, 이동 게이트는, 상술한 실시예에서와 같이, NMOS 트랜지스터보다는 오히려 PMOS 트랜지스터의 부분이다.
게다가, 본 발명이 이동 게이트(307,607)를 가진 이동 트랜지스터를 이용하는 4-트랜지스터(4T) 화소 셀과 관련하여 기술되었지만, 본 발명은 또한 3-트랜지스터(3T) 또는 5-트랜지스터(5T) 내에 포함될 수 있다. 3T 셀은, 전하 이동 트랜지스터 및 관련 게이트(307, 607)의 생략 및, 광 다이오드의 n 영역 및 부동 확산 영역의 2개의 영역의 중복 또는 이들 2개의 영역을 브리지한 n 영역의 결합에 의해, 4T 셀과 상이하며, 이 결합은 본 기술 분야에 잘 알려져 있다. 5T 셀은, 셔터 트랜지스터 또는 CMOS 광 게이트 트랜지스터의 부가에 의해, 4T 셀과 상이하다.
본 발명의 실시예에 따른 화소를 포함하는 화소 배열을 가진 CMOS 영상 장치(981)를 포함하는 통상의 프로세서 기반 시스템(988)은 일반적으로 도 9에 도시되어 있다. 프로세서 기반 시스템(988)은 CMOS 영상 장치를 포함하는 디지털 회로를 가진 시스템의 일례이다. 제한없이, 이와 같은 시스템은, 컴퓨터 시스템, 카메라 시스템, 스캐너, 머신 비젼, 차량 내비게이션, 비디오폰, 감시 시스템, 자동 초점 시스템, 스타 트래커 시스템, 이동 검출 시스템, 영상 안정화 시스템 및 데이터 압축 시스템을 포함한다.
프로세서 기반 시스템은, 예컨대, 컴퓨터 시스템은 일반적으로, 버스(989)를 통해 입력/출력(I/O) 장치(982)와 통신하는 마이크로프로세서와 같은 중앙 처리 유닛(CPU)(986)을 포함한다. 화소 배열로부터 영상 출력을 생성시키는 CMOS 영상기(981)는 또한 버스(989)를 통해 시스템(988)과 통신한다. 프로세서 기반 시스템(988)은 또한 임의 접근 메모리(RAM)(983)를 포함하고, 플로피 디스크 구동부(984) 및 콤팩트 디스크(CD) ROM 구동부(984)와 같은 주변 장치를 포함할 수 있으며, 이 주변 장치는 또한 버스(989)를 통해 CPU(986)와 통신한다. CMOS 영상기(981)는, 단일 집적 회로 또는 프로세서와 다른 칩 상의 메모리 기억을 가지거나 가지지 않고, CPU, 디지털 신호 프로세서 또는 마이크로프로세서와 같은 프로세서와 조합될 수 있다.
상기 설명 및 도면은 예시적이고, 본 발명의 목적, 특징 및 이점을 달성하는 바람직한 실시예를 설명함을 알 수 있다. 본 발명은 설명된 실시예로 제한되는 것으로 의도되지 않는다. 다음의 청구범위의 정신 및 범주내에서 본 발명의 어떠한 수정은 본 발명의 부분으로 고려되어야 한다.

Claims (64)

  1. 광 다이오드로서,
    기판 베이스;
    상기 기판 베이스 위의 반도체 재료의 제 1 층;
    상기 기판 베이스이거나, 상기 기판 베이스 위의 도핑 층인 제 1 도전형의 베이스 층;
    상기 제 1 층의 표면 아래의 제 2 도전형의 하나 이상의 도핑 영역으로서, 상기 베이스 층과 제 1 접합을 형성하는 제 2 도전형의 하나 이상의 도핑 영역;
    제 2 도전형의 하나 이상의 영역 위의 제 1 도전형의 도핑 표면 층으로서, 제 2 도전형의 하나 이상의 영역과 제 2 접합을 형성하는 제 1 도전형의 도핑 표면 층을 포함하는 것을 특징으로 하는 광 다이오드.
  2. 제 1 항에 있어서,
    상기 제 1 및 2 도전형은 제각기 p 및 n인 것을 특징으로 하는 광 다이오드.
  3. 제 1 항에 있어서,
    상기 광 다이오드는 핀 광 다이오드인 것을 특징으로 하는 광 다이오드.
  4. 제 1 항에 있어서,
    상기 베이스 층은 p+ 베이스 층이고, 제 2 도전형의 하나 이상의 도핑 영역은 n- 영역이며, 도핑 표면 층은 p+ 표면 층인 것을 특징으로 하는 광 다이오드.
  5. 제 1 항에 있어서,
    상기 베이스 층 및 상기 도핑 표면 층은 ㎤ 당 대략 1×1017 내지 대략 1×1020 원자의 범위 내의 활동 도펀트 농도를 가지는 것을 특징으로 하는 광 다이오드.
  6. 제 1 항에 있어서,
    제 2 도전형의 상기 하나 이상의 도핑 영역은 ㎤ 당 대략 1×1015 내지 대략 5×1018 원자의 범위 내의 활동 도펀트 농도를 가지는 것을 특징으로 하는 광 다이오드.
  7. 제 1 항에 있어서,
    제 2 도전형의 상기 하나 이상의 영역과 상기 베이스 층 간의 상기 제 1 접합은 대략 적색광의 흡수 깊이에 또는 그 위의 깊이에 있는 것을 특징으로 하는 광 다이오드.
  8. 제 1 항에 있어서,
    제 2 도전형의 하나의 도핑 영역을 포함하는 것을 특징으로 하는 광 다이오드.
  9. 제 1 항에 있어서,
    제 2 도전형의 2 이상의 도핑 영역을 가지며, 제 2 도전형의 2 이상의 영역을 부분적으로 분리하는 제 1 도전형의 하나 이상의 도핑 중간 영역을 더 포함하는 것을 특징으로 하는 광 다이오드.
  10. 제 9 항에 있어서,
    상기 제 2 도전형의 2 이상의 영역은 상기 제 1 층의 표면 아래에서 수직으로 일정한 간격을 이루며, 제 2 도전형의 상기 영역 중 하나는 상기 베이스 층과 접합을 형성하고, 제 2 도전형의 상기 영역 중 다른 것은 상기 도핑 표면 층과 접합을 형성하는 것을 특징으로 하는 광 다이오드.
  11. 제 9 항에 있어서,
    상기 제 2 도전형의 2 이상의 영역은 그의 하나 이상의 에지를 따라 접속되는 것을 특징으로 하는 광 다이오드.
  12. 제 9 항에 있어서,
    상기 하나 이상의 도핑 중간 영역은 ㎤ 당 대략 1×1015 내지 대략 5×1017 원자의 범위를 가진 활동 도펀트 농도를 가지는 것을 특징으로 하는 광 다이오드.
  13. 광 다이오드로서,
    기판 베이스;
    상기 기판 베이스 위의 반도체 재료의 제 1 층;
    상기 기판 베이스이거나, 상기 기판 베이스 위의 도핑 층인 제 1 도전형의 베이스 층;
    상기 제 1 층의 표면 아래의 제 2 도전형의 도핑 영역으로서, 상기 베이스 층으로 연장하여, 상기 베이스 층과 접합을 형성하는 제 2 도전형의 도핑 영역;
    제 2 도전형의 상기 영역 위의 제 1 도전형의 도핑 표면 층으로서, 제 2 도전형의 상기 영역과 접합을 형성하는 제 1 도전형의 도핑 표면 층을 포함하는 것을 특징으로 하는 광 다이오드.
  14. 광 다이오드로서,
    기판 베이스;
    상기 기판 베이스 위의 반도체 재료의 제 1 층;
    상기 기판 베이스이거나, 상기 기판 베이스 위의 도핑 층인 제 1 도전형의 베이스 층;
    상기 제 1 층의 표면 아래에서, 상기 베이스 층 위에 수직으로 일정한 간격을 이룬 제 2 도전형의 2개의 도핑 영역으로서, 제 2 도전형의 2개의 영역은 그의 하나 이상의 에지를 따라 접속되고, 제 2 도전형의 2개의 영역 중 하나는 상기 베이스 층과 접합을 형성하는 제 2 도전형의 2개의 도핑 영역;
    제 2 도전형의 2개의 영역을 부분적으로 분리하는 제 1 도전형의 중간 도핑 영역; 및
    상기 베이스 층으로부터 가장 떨어져 있는 제 2 도전형의 영역 위의 제 1 도전형의 도핑 표면 층으로서, 상기 베이스 층으로부터 가장 떨어져 있는 제 2 도전형의 영역과 접합을 형성하는 제 1 도전형의 도핑 표면 층을 포함하는 것을 특징으로 하는 광 다이오드.
  15. 화소 셀로서,
    기판 베이스;
    상기 기판 베이스 위의 반도체 재료의 제 1 층;
    상기 기판 베이스이거나, 상기 기판 베이스 위의 도핑 층인 제 1 도전형의 베이스 층;
    상기 제 1 층 위에 형성된 트랜지스터의 게이트;
    상기 제 1 층 내에 형성된 전계 절연 영역; 및
    상기 전계 절연 영역에 인접하고, 상기 제 1 층의 표면 아래의 제 2 도전형의 하나 이상의 도핑 영역을 포함하는 광 다이오드로서, 제 2 도전형의 하나 이상의 영역은 상기 베이스 층과 제 1 접합을 형성하고, 제 2 도전형의 하나 이상의 영역 위의 제 1 도전형의 도핑 표면 층은 제 2 도전형의 하나 이상의 영역과 제 2 접합을 형성하는 광 다이오드를 포함하는 것을 특징으로 하는 화소 셀.
  16. 제 15 항에 있어서,
    상기 제 1 및 2 도전형은 제각기 p 및 n인 것을 특징으로 하는 화소 셀.
  17. 제 15 항에 있어서,
    상기 광 다이오드는 핀 광 다이오드인 것을 특징으로 하는 화소 셀.
  18. 제 15 항에 있어서,
    상기 베이스 층은 p+ 베이스 층이고, 상기 제 2 도전형의 하나 이상의 도핑 영역은 n- 영역이며, 상기 도핑 표면 층은 p+ 표면 층인 것을 특징으로 하는 화소 셀.
  19. 제 15 항에 있어서,
    제 2 도전형의 하나의 도핑 영역을 포함하는 것을 특징으로 하는 화소 셀.
  20. 제 15 항에 있어서,
    상기 제 1 층의 표면 아래에서 수직으로 일정한 간격을 이룬 제 2 도전형의 2 이상의 도핑 영역을 포함하는데, 제 2 도전형의 상기 영역 중 하나는 상기 베이스 층과 제 1 접합을 형성하고, 제 2 도전형의 상기 영역 중 다른 것은 상기 도핑 표면 층과 제 2 접합을 형성하는 것을 특징으로 하는 화소 셀.
  21. 제 20 항에 있어서,
    제 2 도전형의 2 이상의 영역을 부분적으로 분리하는 제 1 도전형의 하나 이상의 도핑 중간 영역을 더 포함하는 것을 특징으로 하는 화소 셀.
  22. 제 20 항에 있어서,
    상기 제 2 도전형의 2 이상의 영역은 그의 하나 이상의 에지를 따라 접속되는 것을 특징으로 하는 화소 셀.
  23. 제 20 항에 있어서,
    상기 도핑 표면 층과 상기 제 2 접합을 형성하는 상기 제 2 도전형의 영역은 상기 기판 베이스와 상기 제 1 접합을 형성하는 상기 제 2 도전형의 영역보다 더 높은 핀 전위를 가지는 것을 특징으로 하는 화소 셀.
  24. 제 15 항에 있어서,
    상기 트랜지스터는 4T 화소 셀의 부분인 이동 트랜지스터인 것을 특징으로 하는 화소 셀.
  25. CMOS 영상 시스템으로서,
    프로세서; 및
    상기 프로세서에 결합된 CMOS 영상 장치를 구비하는데, 상기 CMOS 영상 장치는,
    기판 베이스;
    상기 기판 베이스 위의 반도체 재료의 제 1 층;
    상기 기판 베이스이거나, 상기 기판 베이스 위의 도핑 층인 제 1 도전형의 베이스 층;
    상기 제 1 층 내에 형성된 전계 절연 영역 및;
    상기 전계 절연 영역에 인접하고, 상기 제 1 층 위에 형성된 트랜지스터의 게이트 및 광 다이오드를 포함하는 화소로서, 상기 광 다이오드는 상기 제 1 층의 표면 아래의 제 2 도전형의 하나 이상의 도핑 영역을 포함하고, 제 2 도전형의 하나 이상의 영역은 상기 베이스 층과 제 1 접합을 형성하고, 제 2 도전형의 하나 이상의 영역 위의 제 1 도전형의 도핑 표면 층은 제 2 도전형의 하나 이상의 영역과 제 2 접합을 형성하는 화소를 포함하는 것을 특징으로 하는 CMOS 영상 시스템.
  26. 제 25 항에 있어서,
    상기 제 1 및 2 도전형은 제각기 p 및 n인 것을 특징으로 하는 CMOS 영상 시스템.
  27. 제 25 항에 있어서,
    상기 광 다이오드는 핀 광 다이오드인 것을 특징으로 하는 CMOS 영상 시스템.
  28. 제 25 항에 있어서,
    상기 베이스 층은 p+ 베이스 층이고, 상기 제 2 도전형의 하나 이상의 도핑 영역은 n- 영역이며, 상기 도핑 표면 층은 p+ 표면 층인 것을 특징으로 하는 CMOS 영상 시스템.
  29. 제 25 항에 있어서,
    제 2 도전형의 하나의 도핑 영역을 포함하는 것을 특징으로 하는 CMOS 영상 시스템.
  30. 제 25 항에 있어서,
    상기 제 1 층의 표면 아래에서 수직으로 일정한 간격을 이룬 제 2 도전형의 2 이상의 도핑 영역을 포함하는데, 제 2 도전형의 상기 영역 중 하나는 상기 베이스 층과 제 1 접합을 형성하고, 제 2 도전형의 상기 영역 중 다른 것은 상기 도핑 표면 층과 제 2 접합을 형성하는 것을 특징으로 하는 CMOS 영상 시스템.
  31. 제 30 항에 있어서,
    제 2 도전형의 2 이상의 영역을 부분적으로 분리하는 제 1 도전형의 하나 이상의 도핑 중간 영역을 더 포함하는 것을 특징으로 하는 CMOS 영상 시스템.
  32. 제 30 항에 있어서,
    상기 제 2 도전형의 2 이상의 영역은 그의 하나 이상의 에지를 따라 접속되는 것을 특징으로 하는 CMOS 영상 시스템.
  33. 제 30 항에 있어서,
    상기 도핑 표면 층과 상기 제 2 접합을 형성하는 상기 제 2 도전형의 영역은 상기 기판 베이스와 상기 제 1 접합을 형성하는 상기 제 2 도전형의 영역보다 더 높은 핀 전위를 가지는 것을 특징으로 하는 CMOS 영상 시스템.
  34. 제 25 항에 있어서,
    상기 트랜지스터는 4T 화소 셀의 부분인 이동 트랜지스터인 것을 특징으로 하는 CMOS 영상 시스템.
  35. 광 다이오드를 형성하는 방법으로서,
    기판 베이스를 제공하는 단계;
    상기 기판 베이스 위에 반도체 재료의 제 1 층을 형성하는 단계;
    상기 기판 베이스가 제공되거나, 상기 기판 베이스 위에 형성된 도핑 층인 제 1 도전형의 베이스 층을 형성하거나 제공하는 단계;
    상기 제 1 층의 표면 아래에 제 2 도전형의 하나 이상의 도핑 영역을 형성하는 단계로서, 상기 제 2 도전형의 하나 이상의 도핑 영역은 상기 베이스 층과 제 1 접합을 형성하는 단계;
    제 2 도전형의 하나 이상의 영역 위에 제 1 도전형의 도핑 표면 층을 형성함으로써, 상기 도핑 표면 층이 제 2 도전형의 하나 이상의 영역과 제 2 접합을 형성하는 단계를 포함하는 것을 특징으로 하는 광 다이오드의 형성 방법.
  36. 제 35 항에 있어서,
    상기 제 1 및 2 도전형은 제각기 p 및 n인 것을 특징으로 하는 광 다이오드의 형성 방법.
  37. 제 35 항에 있어서,
    상기 광 다이오드는 핀 광 다이오드로서 형성되는 것을 특징으로 하는 광 다이오드의 형성 방법.
  38. 제 35 항에 있어서,
    p+ 베이스 층이 제공되거나 형성되고, 제 2 도전형의 하나 이상의 도핑 영역은 n- 영역으로서 형성되며, 도핑 표면 층은 p+ 표면 층으로서 형성되는 것을 특징으로 하는 광 다이오드의 형성 방법.
  39. 제 35 항에 있어서,
    상기 베이스 층 및 제 1 도전형의 상기 도핑 층은 ㎤ 당 대략 1×1017 내지 대략 1×1020 원자의 범위 내의 활동 도펀트 농도를 가지는 것을 특징으로 하는 광 다이오드의 형성 방법.
  40. 제 35 항에 있어서,
    제 2 도전형의 상기 하나 이상의 도핑 영역은 ㎤ 당 대략 1×1015 내지 대략 5×1018 원자의 범위 내의 활동 도펀트 농도를 가지도록 형성되는 것을 특징으로 하는 광 다이오드의 형성 방법.
  41. 제 35 항에 있어서,
    제 2 도전형의 상기 하나 이상의 영역과 상기 베이스 층 간의 상기 제 1 접합은 대략 적색광의 흡수 깊이에 또는 그 위의 깊이에 있는 것을 특징으로 하는 광 다이오드의 형성 방법.
  42. 제 35 항에 있어서,
    제 2 도전형의 하나의 도핑 영역은 상기 제 1 층의 표면 아래에 형성되는 것을 특징으로 하는 광 다이오드의 형성 방법.
  43. 제 35 항에 있어서,
    제 2 도전형의 2 이상의 도핑 영역은 상기 제 1 층의 표면 아래에 형성되며, 제 2 도전형의 2 이상의 영역을 부분적으로 분리하는 제 1 도전형의 하나 이상의 도핑 중간 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 광 다이오드의 형성 방법.
  44. 제 43 항에 있어서,
    상기 제 2 도전형의 2 이상의 영역은 상기 제 1 층의 표면 아래에서 수직으로 일정한 간격을 이루어 형성됨으로써, 제 2 도전형의 상기 영역 중 하나는 상기 베이스 층과 제 1 접합을 형성하고, 제 2 도전형의 상기 영역 중 다른 것은 상기 도핑 표면 층과 제 2 접합을 형성하는 것을 특징으로 하는 광 다이오드의 형성 방법.
  45. 제 43 항에 있어서,
    상기 제 2 도전형의 2 이상의 영역은 그의 하나 이상의 에지를 따라 접속되는 것을 특징으로 하는 광 다이오드의 형성 방법.
  46. 제 43 항에 있어서,
    제 1 도전형의 상기 하나 이상의 도핑 중간 영역은 ㎤ 당 대략 1×1015 내지 대략 5×1017 원자의 범위를 가진 활동 도펀트 농도를 가지는 것을 특징으로 하는 광 다이오드의 형성 방법.
  47. 화소 셀을 형성하는 방법으로서,
    기판 베이스를 제공하는 단계;
    상기 기판 베이스 위에 반도체 재료의 제 1 층을 형성하는 단계;
    상기 기판 베이스가 제공되거나, 상기 기판 베이스 위에 형성된 도핑 층인 제 1 도전형의 베이스 층을 제공하거나 형성하는 단계;
    상기 제 1 층 위에 트랜지스터의 게이트를 형성하는 단계;
    상기 제 1 층 내에 전계 절연 영역을 형성하는 단계; 및
    상기 전계 절연 영역에 인접하여 광 다이오드를 형성하는 단계로서, 상기 광 다이오드는 상기 제 1 층의 표면 아래의 제 2 도전형의 하나 이상의 도핑 영역을 포함하고, 제 2 도전형의 하나 이상의 영역은 상기 베이스 층과 제 1 접합을 형성하며, 제 2 도전형의 하나 이상의 영역 위의 제 1 도전형의 도핑 표면 층은 제 2 도전형의 하나 이상의 영역과 제 2 접합을 형성하는 단계를 포함하는 것을 특징으로 하는 화소 셀의 형성 방법.
  48. 제 47 항에 있어서,
    상기 제 1 및 2 도전형은 제각기 p 및 n인 것을 특징으로 하는 화소 셀의 형성 방법.
  49. 제 47 항에 있어서,
    상기 광 다이오드는 핀 광 다이오드인 것을 특징으로 하는 화소 셀의 형성 방법.
  50. 제 47 항에 있어서,
    p+ 베이스 층이 제공되거나 형성되고, 상기 제 2 도전형의 하나 이상의 도핑 영역은 n- 영역이며, 상기 도핑 표면 층은 p+ 표면 층인 것을 특징으로 하는 화소 셀의 형성 방법.
  51. 제 47 항에 있어서,
    상기 광 다이오드는 상기 제 1 층의 표면 아래에 제 2 도전형의 하나의 도핑 영역을 가지도록 형성되는 것을 특징으로 하는 화소 셀의 형성 방법.
  52. 제 47 항에 있어서,
    상기 광 다이오드는 상기 제 1 층의 표면 아래에서 수직으로 일정한 간격을 이룬 제 2 도전형의 2 이상의 도핑 영역을 갖도록 형성됨으로써, 제 2 도전형의 상기 영역 중 하나는 상기 베이스 층과 제 1 접합을 형성하고, 제 2 도전형의 상기 영역 중 다른 것은 상기 도핑 표면 층과 제 2 접합을 형성하는 것을 특징으로 하는 화소 셀의 형성 방법.
  53. 제 52 항에 있어서,
    제 2 도전형의 2개의 영역을 부분적으로 분리하는 제 1 도전형의 하나 이상의 도핑 중간 영역을 더 포함하는 것을 특징으로 하는 화소 셀의 형성 방법.
  54. 제 52 항에 있어서,
    상기 제 2 도전형의 2 이상의 영역은 그의 하나 이상의 에지를 따라 접속되는 것을 특징으로 하는 화소 셀의 형성 방법.
  55. 제 57 항에 있어서,
    상기 트랜지스터는 4T 화소 셀의 부분인 이동 트랜지스터인 것을 특징으로 하는 화소 셀의 형성 방법.
  56. CMOS 영상 시스템을 형성하는 방법으로서,
    프로세서를 제공하는 단계;
    CMOS 영상 장치를 제공하는 단계; 및
    상기 프로세서를 상기 CMOS 영상 장치에 결합하는 단계를 포함하는데, 상기 CMOS 영상 장치는,
    기판 베이스;
    상기 기판 베이스 위의 반도체 재료의 제 1 층;
    상기 기판 베이스이거나, 상기 기판 베이스 위의 도핑 층인 제 1 도전형의 베이스 층;
    상기 제 1 층 내에 형성된 전계 절연 영역; 및
    상기 전계 절연 영역에 인접하고, 트랜지스터의 게이트 및 상기 게이트에 인접한 광 다이오드를 포함하는 화소로서, 상기 광 다이오드는 상기 제 1 층의 표면 아래의 제 2 도전형의 하나 이상의 도핑 영역을 포함하고, 제 2 도전형의 하나 이상의 영역은 상기 베이스 층과 제 1 접합을 형성하고, 제 2 도전형의 하나 이상의 영역 위의 제 1 도전형의 도핑 표면 층은 제 2 도전형의 하나 이상의 영역과 제 2 접합을 형성하는 화소를 포함하는 것을 특징으로 하는 CMOS 영상 시스템의 형성 방법.
  57. 제 56 항에 있어서,
    상기 제 1 및 2 도전형은 제각기 p 및 n인 것을 특징으로 하는 CMOS 영상 시스템의 형성 방법.
  58. 제 56 항에 있어서,
    상기 광 다이오드는 핀 광 다이오드인 것을 특징으로 하는 CMOS 영상 시스템의 형성 방법.
  59. 제 56 항에 있어서,
    p+ 베이스 층이 제공되거나 형성되고, 상기 제 2 도전형의 하나 이상의 도핑 영역은 n- 영역이며, 상기 도핑 표면 층은 p+ 표면 층인 것을 특징으로 하는 CMOS 영상 시스템의 형성 방법.
  60. 제 56 항에 있어서,
    상기 광 다이오드는 제 2 도전형의 하나의 도핑 영역을 갖는 것을 특징으로 하는 CMOS 영상 시스템의 형성 방법.
  61. 제 56 항에 있어서,
    상기 광 다이오드는 상기 제 1 층의 표면 아래에서 수직으로 일정한 간격을 이룬 제 2 도전형의 2 이상의 도핑 영역을 가짐으로써, 제 2 도전형의 상기 영역 중 하나는 상기 베이스 층과 제 1 접합을 형성하고, 제 2 도전형의 상기 영역 중 다른 것은 상기 도핑 표면 층과 제 2 접합을 형성하는 것을 특징으로 하는 CMOS 영상 시스템의 형성 방법.
  62. 제 61 항에 있어서,
    제 2 도전형의 2개의 영역을 부분적으로 분리하는 제 1 도전형의 하나 이상의 도핑 중간 영역을 더 포함하는 것을 특징으로 하는 CMOS 영상 시스템의 형성 방법.
  63. 제 61 항에 있어서,
    상기 제 2 도전형의 2 이상의 영역은 그의 하나 이상의 에지를 따라 접속되는 것을 특징으로 하는 CMOS 영상 시스템의 형성 방법.
  64. 제 56 항에 있어서,
    상기 트랜지스터는 4T 화소 셀의 부분인 이동 트랜지스터인 것을 특징으로 하는 CMOS 영상 시스템의 형성 방법.
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