KR20080009750A - 분할 트렁크 픽셀 배치 - Google Patents

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KR20080009750A
KR20080009750A KR1020077028913A KR20077028913A KR20080009750A KR 20080009750 A KR20080009750 A KR 20080009750A KR 1020077028913 A KR1020077028913 A KR 1020077028913A KR 20077028913 A KR20077028913 A KR 20077028913A KR 20080009750 A KR20080009750 A KR 20080009750A
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제프리 에이. 맥키
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마이크론 테크놀로지, 인크
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Abstract

픽셀 어레이 구조는, 분할 트렁크 픽셀 배치로 배열되고 공통 픽셀 셀 구성요소를 공유하는 다중 픽셀 셀을 갖는다. 상기 어레이 구조는 곡선 인자, 그리고 또한, 픽셀 셀의 양자 효율을 증가시킨다. 상기 공통 픽셀 셀 구성 요소는 어레이에서 다수의 픽셀에 의해 공유될 수 있고, 픽셀 셀로부터의 신호의 저장 및 판독에 관련되는 몇 개의 구성요소를 포함할 수 있다.

Description

분할 트렁크 픽셀 배치 {SPLIT TRUNK PIXEL LAYOUT}
본 발명은 디지털 화상 센서 전반에 관한 것으로, 보다 상세하게는 고 양자 효율(high quantum efficiency)을 가진 픽셀 셀 어레이(pixel cell array) 구조에 관한 것이다.
일반적으로, 디지털 이미저(imager) 어레이는, 각 셀이 광센서, 예컨대. 광게이트, 광컨덕터 또는, 광다이오드를 포함하는, 초점 면(focal plane) 어레이의 픽셀 셀을 포함한다. CMOS 이미저에서, 판독 회로는 일반적으로 소스 팔로워(source follower) 출력 트랜지스터를 포함하는 각각의 픽셀 셀에 연결된다. 광센서는, 포톤(photon)을, 일반적으로 저장 노드, 예컨대, 소스 팔로워 출력 트랜지스터의 게이트에 연결되는 플로팅 확산 영역(floating diffusion region)으로 전송되는, 전자로 변환한다. 광센서로부터 플로팅 확산 영역으로 전하를 전송하기 위해, 전하 전송 소자(예컨대, 트랜지스터)가 포함될 수 있다. 또한, 상기와 같은 이미저 셀은, 일반적으로, 전하 전송 이전에 저장 노드를 미리 설정된 충전 레벨로 리셋 하기 위한 트랜지스터를 가진다. 소스 팔로워 트랜지스터의 출력은, 로우(row) 선택 트랜지스터에 의해 픽셀 출력 신호로서 게이트 인가된다.
모범적인 CMOS 촬상 회로, 그 처리 단계, 및 촬상 회로의 다양한 CMOS 요소 의 기능의 상세한 설명은, 예컨대 마이크론 테크놀로지 주식회사(Micron Technology, Inc.)의 미국 특허 제6,140,630호, 미국 특허 제6,376,868호, 미국 특허 제6,310,366호, 미국 특허 제6,326,652호, 미국 특허 제6,204,524호, 및 미국 특허 제 6,333,205호에 기술되어 있다. 상기 각 선행 특허의 개시는 참조에 의해 그 전체가 이 명세서에 통합되어 있다.
종래의 CMOS 픽셀 셀(100)의 평면도 및 단면도를 각각 예시하는 도 1 및 도 2를 참조하면, 입사광(187)이 광다이오드 광센서(120)의 표면을 타격할 때, 전자/정공 쌍이 광다이오드 광센서(120)(n- 축적 영역(122) 및 p+ 표층(123)의 경계에 표시됨)의 p-n 접합에서 생성된다. 생성된 전자(광-전하)는 광센서(120)의 n-형 축적 영역(122)에서 수집된다. 광-전하는, 전송 트랜지스터(106)를 통해 초기 전하 축적 영역(122)로부터 플로팅 확산 영역(110)으로 이동한다. 플로팅 확산 영역(110)의 전하는, 일반적으로 소스 팔로워 트랜지스터(108)에 의해 픽셀 출력 전압으로 변환된 다음에, 로우 선택 트랜지스터(109)를 통해서 칼럼 출력 라인(111)으로 출력된다.
픽셀(100)에 대해 도 1에서 도시된 바와 같이, 셀(100)의 절반만을 의미하는 대략 50 퍼센트의 곡선 인자(fill factor)를 제공하는 종래의 CMOS 이미저 설계는, 광을 전하 캐리어(carrier)로 변환하는 목적을 위해서만 사용된다. 도시된 바와 같이, 셀(100)의 작은 부분만이 광센서(120)(예컨대, 광다이오드)를 포함한다. 픽셀 셀(100)의 나머지는, 기판(101)에서 STI 영역으로 도시된 절연 영역(102), 전송 트랜지스터(106)의 전송 게이트(106')에 연결된 플로팅 확산 영역(110), 및 각각 게이트(107', 108', 109')를 갖는 리셋(107)과 소스 팔로워(108) 및 로우 선택(109) 트랜지스터에 대한 소스/드레인 영역(115)을 포함한다. 종래의 픽셀 셀(100) 배치에서, 소스/드레인 영역(115)을 공유하고 각각의 픽셀 셀(100)에 대해 귀중한 표면 영역을 필요로 하는, 각각의 리셋, 소스 팔로워 및 로우 선택 게이트(107', 108' 109')가 연속적으로 배치된다. 요구되는 픽셀의 크기 조정이 픽셀(100)의 전체 영역을 계속해서 감소시킴에 따라, 광센서를 위한 상대적으로 큰 영역을 유지하기 위해, 표면 영역의 최소량을 활용하는 고감도 광센서를 생성하는 것 또는, 픽셀 셀의 비-감광 구성 요소에 의해 요구되는 영역을 최소화하는 보다 효율적인 픽셀 셀 배치를 찾는 것의 중요성이 커지고 있다.
또한, 플로팅 확산 영역(110)과 같은, 종래의 저장 노드는, 제한된 양의 전하 저장 용량을 갖는다. 일단 이 용량이 도달되면, 픽셀 셀은 저 효율이 된다. 일단 전하 저장 용량이 초과되면, “블루밍(blooming)”으로 알려진, 바람직스럽지 않은 현상이 발생함으로써, “과-용량” 전하가 픽셀 셀(100)의 바람직스럽지 않은 부분 또는 인근의 픽셀 셀로 도피한다. 이 제한된 전하 저장 용량을 처리하기 위한 하나의 제안된 해결책은, 플로팅 확산 영역(110)에 연결된 캐패시터를 추가하는 것이다. 상기 캐패시터는 추가적인 과-용량 전하를 저장하는데 사용되고, 그리하여 전하는 셀의 다른 영역이나 인근의 셀로 흘러가지 않는다. 이 해결책의 문제는, 그러나, 추가적인 캐패시터가, 만약 그것이 아니라면 셀의 광센서의 크기를 증가시키는데 사용될 수 있는 셀에서의 공간을 차지함으로써, 픽셀 셀 및 어레이의 전반에 대한 퍼텐셜 곡선 인자를 감소시킨다는 것이다.
따라서, 개선된 곡선 인자 및 전하 저장 용량을 가진 보다 효율적인 픽셀 셀 어레이 구조를 위한 필요 및 요망이 있다.
본 발명은, 다양한 모범적인 실시예에서 예시되는 바와 같이, 분할 트렁크(split trunk) 픽셀 배치로 배열된 다중 픽셀 셀을 가지며, 공통 픽셀 셀 구성 요소를 공유하는, 픽셀 셀 어레이 구조를 제공한다. 상기 픽셀 셀 및 어레이 구조는, 곡선 인자를 증가시키고, 또한, 픽셀 셀 어레이의 양자 효율을 증가시킨다. 상기 공통 픽셀 셀 구성 요소는, 어레이에서 다수의 픽셀 셀에 의해 공유되고, 픽셀 셀로부터의 신호의 판독에 관련된 몇 개의 구성 요소를 포함할 수 있다. 상기 분할 트렁크 배치는, 하나의 트렁크 상의, 플로팅 확산 영역에 의해 분리되는 전송 트랜지스터 및 리셋 트랜지스터, 및 분리된 트렁크 상의 소스 팔로워 트랜지스터 및 로우 선택 트랜지스터에 의해 분리된 를 제공할 수 있다. 각 트렁크는, 각각의 능동 소자 영역을 갖는다.
본 발명의 모범적인 실시예에 따르면, 픽셀 셀 구조는, 제2 트렁크 상의 공유 로우 선택 및 소스 팔로워 트랜지스터로부터 분리된, 제1 트렁크 상에 위치되는, 다중 픽셀에 대한 공유 전송 게이트 플로팅 확산 영역 및 리셋 게이트를 포함한다. 다른 모범적인 실시예에서는, 소스 팔로워 트랜지스터 게이트가 캐패시터를 위한 하부 전극의 일부이다.
본 발명의 상기한 양태 및 다른 양태는, 첨부 도면들과 관련하여 제공되는 본 발명의 후술되는 상세한 설명으로부터 보다 잘 이해될 것이다.
도 1은 종래의 CMOS 픽셀 셀의 평면도,
도 2는 도 1의 픽셀 셀의 1-1' 라인을 따라 취해진 단면도,
도 3은 본 발명의 모범적인 실시예에 따라 구성된 CMOS 픽셀 셀 어레이의 일부의 평면도,
도 4는 도 3에 도시된 모범적인 픽셀 셀 어레이의 일부의 회로도,
도 5는 본 발명에 따라 구성된 어레이의 픽셀 셀을 가진 CMOS 이미저 칩의 블록도, 및
도 6은 본 발명에 따라 구성된 CMOS 이미저를 채용한 처리 시스템의 개략도.
하기의 상세한 설명에서는, 이 명세서의 일부를 형성하는 첨부 도면에 대해 언급하고, 본 발명이 실시될 수 있는 특정 실시예들을 예시하는 방식으로 도시하였다. 이들 실시예들은 당업자가 본 발명을 실시할 수 있을 정도로 충분히 상세하게 기술되었으며, 다른 실시예들이 활용될 수 있고, 본 발명의 사상 및 권리 범위를 벗어남 없이 구조적, 논리적, 및 전기적 변형도 만들 수 있다는 것은 당연하다. 기술된 처리 단계의 진행은 본 발명의 모범적인 실시예이다; 그렇지만, 단계의 순서는 이 명세서에 기술된 것에 한정되지 않고, 특정 순서에서 필수적으로 발생하는 단계의 제외와 더불어서, 당업계에 주지된 바와 같이 변경될 수 있다.
이 명세서에서 사용되는 바와 같은“웨이퍼”및“기판”이라는 용어는 당연히, 실리콘, 에피택셜(epitaxial), 실리콘-온-인슐레이터(SOI) 또는, 실리콘-온-사 파이어(SOS) 기술, 도핑 또는 언도핑된(undoped) 반도체, 및 여타 반도체 구조를 포함한다. 또한, 하기의 상세한 설명에서 “웨이퍼” 또는 “기판”에 대해 언급할 때, 베이스 반도체 구조 또는 기초의 내부 또는 상부에 영역, 접합, 또는 재료 층을 형성하기 위해 종전의 처리 공정들이 활용될 수 있다. 또, 반도체가 실리콘 기반일 필요는 없지만, 실리콘-게르마늄, 게르마늄, 갈륨 비화물(gallium arsenide) 또는 여타 반도체에 기반된 것일 수 있다.
이 명세서에 사용된 바와 같은“픽셀”이라는 용어는, 포톤을 전기적인 신호로 변환하기 위한, 광센서 및 관련 트랜지스터를 포함하는 광-요소 단위 셀을 말한다. 예시의 목적으로, 대표적인 픽셀 셀이 도시되었다; 하지만, 본 발명은 상기 대표적인 구성요소 부품을 가진 픽셀 셀에 한정되지 않는다. 따라서, 하기의 상세한 설명은 한정 의미를 갖지 않으며, 본 발명의 권리범위는 첨부된 청구범위에 의해서만 정의된다.
이 명세서에 사용된 바와 같은“비스듬히(at an angle)”,“각이 있는(angled)”, 및 “경사진(slanted)”이라는 용어는, 엄밀하게 병렬 또는 엄밀히 수직의 것(perpendicular)을 의미하지는 않는, 몇 개의 지정된 참조 포인트에 대한, 어떤 각도라도 의미하는 것으로서 해석된다. 따라서, 대상의 일부 및 몇 개의 참조 포인트가 만나서 0°, 90°, 또는 180°가 아닌 각도를 형성할 때, 상기 대상은 상기 참조 포인트에 대해서“비스듬히”,“각이 있는”, 또는 “경사진”으로 간주된다.
동일 숫자가 동일 요소를 나타내는 도면에 의하여, 본 발명의 제1 실시예가 이제 도 3 및 4에 관련하여 기술된다. 도 3은 본 발명의 제1 실시예에 따른 배치를 가진 기판의 평면도이다. 도 4는 도 3의 실시예에 대한 전기 회로를 도시한다.
도 3 및 4에서, 로우의 근접한 2개의 픽셀(400, 420)이 모범적인 픽셀 어레이의 일부를 형성한다. 460으로 지정된 점선은, 각기, 공통 구조(460) 및 광센서(401, 403), 예컨대 광다이오드, 중 하나에 의해 각각 형성되는, 2개의 픽셀(400, 420)에 의해 공유되는, 공통 공유 픽셀 구조를 나타낸다. 공통 공유 구조는, 분할 트렁크 픽셀 설계를 포함하는 460으로 예시된다. 제1 분할 트렁크(451)는, 각각의 능동 소자 영역을 가지며, 각 광센서(401, 403)에 각기 관련되고 각각의 전송 트랜지스터 게이트(405a, 405b)를 갖는 한 쌍의 전송 트랜지스터에 의해 지정된다. 제1 분할 트렁크(451)는, 또한 공통 플로팅 확산 영역(410), 리셋 트랜지스터(470)의 게이트(407), 및 리셋 트랜지스터(470)에 또한 관련되고 도 3에서 Vaa -pix로 지정된 공급 전압에 실제로 연결되는 소스/드레인 영역(406)을 갖는다. 각각의 능동 영역을 또한 갖는 분할 트렁크(452)의 다른 부분은, 공급 전압(Vaa -pix)에 연결될 수 있는 소스/드레인 영역(430), 소스 팔로워 트랜지스터 게이트(432), 소스/드레인 영역(415), 로우 선택 트랜지스터를 위한 게이트(434), 및 공유 픽셀(400, 420)을 위한 칼럼 출력부를 형성하는 다른 소스/드레인 영역(436)을 가진다.
도 3에 예시된 구조에서, 소스 팔로워 트랜지스터의 게이트(432)는, 또한, 다른 전극이 408'로 지정된 캐패시터의 하나의 전극(408'')이다. 컨덕터(438)는, 플로팅 확산 영역(410)과 소스 팔로워 트랜지스터(409)의 게이트 전극(432)의 상호 연결로서 도 3에 도시된다. 도 3에서 매설된 컨덕터, 즉, 기판의 표면에 가까운 컨덕터로 도시될 지라도, 컨덕터(438)는, 당업계에서 주지된, 상층 금속화 레벨(upper layer metallization level)을 통해서 또한 구현될 수 있다. 추가적인 매설 컨덕터(441)는, 캐패시터(408)의 전극(408'')과, 공급 전압(Vaa-pix)에 또한 연결되는 소스/드레인 영역(430)과의 상호 연결로서 예시된다.
도 3은, 점선(460)으로 에워싸인 공통 구조를 공유하는 2개의 픽셀(400, 420)을 예시한다. 각 픽셀은 401, 403과 관련된 각각의 광센서를 가진다. 따라서, 하나의 픽셀(400)은 광센서(401) 및 공통 구조(460)에 의해 형성되고, 다른 픽셀(420)은 광센서(403) 및 공통 구조(460)에 의해 형성된다. 절연 영역(412)은 2개의 근접한 광센서(401, 403)를 절연한다.
도 3 및 4에 예시된 실시예에서 묘사된 픽셀 구조는, 수평 및 수직의 양쪽 픽셀 어레이에서 여러 번 복제된다. 픽셀에 대한 분할 트렁크 구조의 장점은, 픽셀의 구동을 위해 요구되는 트랜지스터 구조의 배치에 있어서의 더욱 큰 유연성에 있다. 또한, 픽셀 공유 저장 및 판독 구조로 인해, 각각의 픽셀에 대해 개별적인 저장 및 판독 구조를 가질 필요가 없으므로, 보다 밀도 높은 픽셀 구조 또는 광센서(401, 403)를 위한 더욱 큰 영역이 가능케 된다. 예시된 실시예에서, 제1 분할 트렁크(451) 능동 소자 영역은 광센서(401, 403)의 사이 및 바로 위의 영역에 부분적으로 위치된다. 제2 트렁크(452) 능동 영역은, 제1 픽셀(400, 420) 쌍과, 도 3 의 픽셀(400, 420) 위에 있는 인근의 제2 픽셀(도시되지 않음) 쌍의 사이에 위치된다.
상기 예시된 모범적인 실시예에서, 적어도 전송 게이트(405a, 450b)(도 3)의 일부(451)가 광센서(401, 403)에 대해 각이 있다. 예컨대, 도 3을 참조하면, 각 게이트(405a, 405b)의 측면은, 관련된 광센서(401, 403)의 길이(L) 및 폭(W)에 대해서 경사진 것으로 도시되어 있다. 이 전송 게이트(405a, 405b)의 각이 있는 형태는, 전송 게이트의 효율적인 배치를 가능케 한다. 또한, 이 각이 있는 배치는, 각 픽셀에 대한 광센서(401, 403)의 영역을 최대화함으로써, 픽셀 셀의 곡선 인자를 최대화하는 데 또한 유익하다.
본 발명에 따라 주목되는 바와 같이, 2개의 픽셀 셀에 대한 공유 구성 요소는, 2개의 트렁크(451, 452)의 능동 소자 영역으로 정의되는, 분할 트렁크 설계로 배열된다. 2개의 능동 영역은, 픽셀이 형성된 기판의 표면에 가까운 매설 컨덕터 또는 픽셀 어레이(450) 표면 위의 배선 층으로서 형성될 수 있는 컨덕터(438)를 통해서 전기적으로 연결되며, 소스 팔로워 게이트(432)를 플로팅 확산 영역(410)에 전기적으로 연결할 수 있다. 적합한 어느 전도성 재료도 상호 연결 층(417)을 형성하는데 사용될 수 있다. 본 발명이 도 3의 모범적인 실시예에서 도시된 배치로 한정되지 않으므로, 다른 분할 트렁크 배치도 또한 본 발명의 권리 범위 내에 있음을 이해해야한다.
또한, 분할 트렁크 픽셀 구조에 따르면, 곡선 인자의 감소 없이 픽셀 셀(400, 420)의 고정-패턴 노이즈를 감소시키는, 소스 팔로워 게이트(432)의 영역 이 증가될 수 있다. 예시된 실시예는, 또한 게이트(432)를, 플로팅 확산 영역(410) 및 공급 전압(Vaa -pix) 사이에 전기적으로 연결된 공유 캐패시터(465)의 하나의 전극(408'')으로서 동작케 한다. 공유 캐패시터(465)는, 플로팅 확산 영역(410)의 전하 저장 용량 및 픽셀(400, 420)의 양자 효율을 증가시키는 데 사용될 수 있고, 소스 팔로워 트랜지스터(409) 게이트(432)의 캐패시터 전극(408'')으로서의 이중의 사용이, 캐패시터(465) 영역을 최대화하는 반면, 광센서 영역의 손실을 최소화한다.
공유 픽셀 구조(460)는, 도 3에 예시된, 이 명세서에서 구현된 분할 트렁크 픽셀 배치로 기술된 바와 같은 트랜지스터를 형성하기 위해, 주지된 트랜지스터 제조의 방법을 사용하여 기판에 형성될 수 있다. 광센서(401, 403)는 광 포톤을 전자(광-전하)로 변환하기 위해 적합한 어떠한 감광 구조로서도 형성될 수 있다. 바람직한 실시예에서는, 광센서(401, 403)가 핀드(pinned) 광다이오드 영역이지만, 광게이트, 쇼트키(Schottky) 다이오드, 또는 본 발명에 호환되는 다른 감광 소자로서도 형성될 수 있다. 광센서(401, 403) 사이에 절연 영역(412)을 형성하기 위한 방법은, 얕은 트렌치 소자 분리(shallow trench isolation; STI) 영역, 또는 다른 조건에 맞는 어떠한 절연 기술도 또한 사용될 수 있다. 이들 절연 기술은, 광센서(401)로부터 능동 영역을 절연시키기 위해, 그리고 픽셀을 서로 절연시키기 위해, 트렁크(451, 452)의 능동 영역 부분을 서로 절연시키는 데 또한 채용될 수 있다. 앞서 주목한 바와 같이, 컨덕터(438, 441)를 형성하는 조건에 맞는 방법은, 기판의 표면에 가깝게 매설된 상호 연결의 형태 또는 기판 상층의 금속화 배선을 포함할 수 있다. 만약, 캐패시터(465)가 필요해지면, 본 발명의 바람직한 실시예에 따라, 이 캐패시터의 전극(408'')이 소스 팔로워 트랜지스터의 게이트(432)로서 형성될 수 있다. 픽셀 셀 간에 공유될 수 있는 캐패시터(465)는, 다른 위치에 교호적으로 형성될 수 있으며, 예컨대, 공통 플로팅 확산 영역(410) 위에 형성될 수 있다.
도 5는, 상기 분할 트렁크 실시예에 따라 구성된 픽셀 셀로 형성된 픽셀 어레이(200)를 가진, 모범적인 CMOS 이미저(300)의 블록도를 예시한다. 픽셀 어레이(200)는 미리 설정된 개수의 칼럼(column) 및 로우(도시되지 않음)로 배열된 복수의 픽셀을 포함한다. 이 명세서에 기술된 바와 같이, 신호 처리 회로가 어레이(200)에 첨부된다. 어레이(200)의 각 로우의 픽셀은 동시에 동작될 수 있고, 각 칼럼의 픽셀은 각각의 칼럼 선택 라인에 의해 선택적으로 출력된다. 복수의 로우 및 칼럼 라인은 어레이(200)의 전체에 대해 마련된다. 로우 라인은, 로우 어드레스 디코더(decoder)(220)에 따른 로우 구동부(210)에 의해 선택적으로 능동화한다. 칼럼 선택 라인은 칼럼 어드레스 디코더(270)에 따른 칼럼 구동부(260)에 의해 선택적으로 능동화한다. 따라서, 로우 및 칼럼 어드레스는, 각각의 픽셀에 대해 마련된다.
CMOS 이미저(300)는, 픽셀 판독을 위해 적절한 로우 및 칼럼 라인을 선택하기 위한 어드레스 디코더(220, 270)를 제어하는 타이밍 및 제어 회로(250)에 의해 동작된다. 제어 회로(250)는, 이들 구동전압을 선택된 로우 및 칼럼 라인의 구동 트랜지스터로 인가하도록, 로우 및 칼럼 구동 회로(210, 260)를 또한 제어한다. 플로팅 확산 영역(410)이 리셋 된 후에 픽셀 출력으로서 취해지는, 픽셀 리셋 신호(Vrst) 및, 광센서에서 축전된 전하가 전송 트랜지스터(405)에 의해 플로팅 확산 영역(410)으로 게이트 인가된 후에 취해지는 픽셀 화상 신호(Vsig)를, 일반적으로 포함하는 픽셀 칼럼 신호는 칼럼 구동부(260)에 관련된 샘플 앤 홀드 회로(265)에 의해 판독된다. 차분 신호(Vrst - Vsig)는 차동 증폭기(267)에 의해 각 픽셀에 대해 생성된다. 상기 차분 신호는 아날로그-디지털 변환기(275)(ADC)에 의해 디지털화된다. 아날로그-디지털 변환기(275)는 디지털화된 픽셀 신호를, 디지털 화상을 형성 및 출력하는 화상 프로세서(280)로 공급한다.
도 6은 본 발명의 실시예에 따라 구성된 이미저(300)를 포함하는. 프로세서 시스템(308)을 도시한다. 프로세서 시스템(308)은 디지털 카메라 또는 여타 촬상 시스템의 일부일 수 있다. 이미저(300)는 제어 또는 여타 데이터를 시스템(308)으로부터 수신할 수 있다. 시스템(308)은, 화상 처리, 또는 다른 화상 취급 동작을 위한 중앙 처리 장치(CPU)를 가진 프로세서(302)를 포함한다. 프로세서(302)는 버스(304)를 통해서 다양한 장치들과 통신한다. 버스(304)에 연결되는 몇개의 소자는 시스템(308)의 내부 및 외부로의 통신을 제공한다; 입출력(I/O) 장치(306) 및 촬상 장치, 즉, 이미저(300)가, 상기한 통신 장치들이다. 버스(304)에 연결된 다른 장치들은 메모리, 예컨대, 랜덤 액세스 메모리(RAM)(310) 또는 탈착 가능 메모리(315)를 제공한다.
상기한 공정 및 장치들은, 바람직한 방법들과, 사용 및 제조될 수 있는 많은 일반적인 장치들을 예시한다. 상기한 기술 및 도면은, 본 발명의 목적, 특징, 및 장점을 달성하는 실시예들을 예시한다. 그러나, 본 발명을 상기 및 예시한 실시예들로 엄격히 제한하려고 의도한 것은 아니다. 예컨대, 본 발명이 칼럼의 근접한 픽셀들 사이 구성요소 부품의 2-픽셀 공유를 가진 픽셀 어레이를 참조해서만 논의되었을 지라도, 다른 다중-픽셀 공유 어레이도 또한 본 발명의 권리범위에 속하는 것으로 의도되었고, 분할 트렁크 설계는 어떠한 픽셀 셀 어레이로도 구현될 수 있다. 또한, 후술하는 청구범위의 사상 및 권리범위에 속하는 본 발명의 어떠한 변형도, 현재 예지할 수 없는 것일지라도, 본 발명의 일부로 간주되어야할 것이다.

Claims (37)

  1. 광에 반응하여 전하를 생성하기 위한 제1 광센서,
    상기 생성된 전하를 상기 광센서로부터 저장 노드로 전송하는 전송 게이트를 가지며, 상기 전송 게이트 및 저장 노드가 제1 능동 영역에 위치되는, 제1 전송 트랜지스터, 및
    상기 저장 노드로부터 전하를 수신하고 출력 신호를 제공하기 위한 게이트를 가지는 적어도 하나의 트랜지스터를 포함하며, 상기 적어도 하나의 트랜지스터가 상기 제1 능동 영역으로부터 분리된 제2 능동 영역에 위치되고, 상기 게이트가 또한 용량성 요소를 위한 전극을 포함하는, 이미저.
  2. 청구항 1에 있어서, 상기 적어도 하나의 트랜지스터는, 소스 팔로워 트랜지스터를 포함하는, 이미저.
  3. 청구항 1에 있어서, 상기 게이트는, 매설된 상호 연결 또는 금속화 배선 층 중 하나에 의해 상기 전하를 수신하는 것인, 이미저.
  4. 청구항 1에 있어서, 상기 전송 게이트의 적어도 일부가, 상기 제1 광센서에 대해서 비스듬히 위치되는, 이미저.
  5. 청구항 4에 있어서, 상기 전송 게이트의 측면 모서리만이, 상기 제1 광센서에 대해서 비스듬히 위치되는, 이미저.
  6. 청구항 1에 있어서, 상기 저장 노드를 리셋하기 위하여 상기 제1 능동 영역에 위치되는 리셋 트랜지스터를 더 포함하는, 이미저.
  7. 청구항 6에 있어서, 소스 팔로워 트랜지스터의 출력을 게이트 제어하기 위해 연결되는 로우 선택 트랜지스터를 더 포함하고, 상기 로우 선택 트랜지스터가 상기 제2 능동 영역에 마련되는, 이미저.
  8. 청구항 1에 있어서,
    광에 반응하여 전하를 생성하기 위한 제2 광센서, 및
    상기 생성된 전하를 상기 제2 광센서로부터 상기 저장 노드로 전송하기 위한 전송 게이트를 가진 제2 전송 트랜지스터를 더 포함하는, 이미저.
  9. 청구항 8에 있어서, 상기 제1 및 제2 전송 트랜지스터는, 각각의 전송게이트를 각기 가지는, 이미저.
  10. 청구항 8에 있어서, 제1 트렁크가, 상기 제1 및 제2 광센서 사이의 영역에 적어도 부분적으로 위치되는, 이미저.
  11. 청구항 10에 있어서, 제2 트렁크가, 상기 제1 및 제2 광센서 중 하나에 근접한 영역에 위치되는, 이미저.
  12. 광에 반응하여 광-전하를 생성하기 위한 제1 광센서를 포함하는 제1 픽셀, 및 광에 반응하여 광-전하를 생성하기 위한 제2 광센서를 포함하는 상기 제2 픽셀;
    상기 광-전하를 상기 제1 및 제2 광센서로부터 공통 저장 영역으로 각각 전송하기 위한 제1 및 제2 전송 트랜지스터 구조를 포함하는 제1 능동 영역; 및
    상기 제1 능동 영역으로부터 물리적으로 분리되지만 전기적으로는 연결되는 제2 능동 영역으로서, 상기 공통 저장 영역으로부터 신호를 판독하기 위한 적어도 하나의 트랜지스터를 포함하는 제2 능동 영역을 포함하는, 픽셀 어레이.
  13. 청구항 12에 있어서, 상기 제1 및 제2 전송 트랜지스터 구조는, 각각의 제1 및 제2 전송 트랜지스터 게이트를 각기 가지는, 픽셀 어레이.
  14. 청구항 12에 있어서, 상기 제1 능동 영역은, 상기 공통 저장 영역을 리셋하기 위한 리셋 게이트를 더 포함하는, 픽셀 어레이.
  15. 청구항 14에 있어서, 상기 제2 능동 영역은, 소스 팔로워 트랜지스터의 출력을 게이트 제어하기 위해 연결되는 로우 선택 트랜지스터를 더 포함하는, 픽셀 어 레이.
  16. 청구항 12에 있어서, 상기 제2 능동 영역 위에 위치되고 상기 공통 저장 영역에 전기적으로 연결되는 캐패시터를 더 포함하는, 픽셀 어레이.
  17. 청구항 16에 있어서, 소스 팔로워 트랜지스터의 게이트가 상기 캐패시터의 하나의 전극을 형성하는, 픽셀 어레이.
  18. 청구항 12에 있어서, 상기 제1 및 제2 픽셀은, 칼럼 근접 픽셀인, 픽셀 어레이.
  19. 청구항 12에 있어서, 상기 제1 및 제2 픽셀은 로우 근접 픽셀인, 픽셀 어레이.
  20. 기판에 광센서를 형성하는 단계,
    상기 광센서에 대해 각이 져 있는 적어도 일부를 가지며, 제1 능동 영역의 일부인 전송 게이트를 형성하는 단계,
    상기 제1 능동 영역으로부터 물리적으로 분리된 제2 능동 영역에, 상기 제1 능동 영역에 전기적으로 연결되는 트랜지스터 게이트를 형성하는 단계, 및
    캐패시터의 전극이 상기 트랜지스터 게이트가 되도록 캐패시터를 형성하는 단계를 포함하는, 픽셀 어레이 형성 방법.
  21. 청구항 20에 있어서, 광센서를 형성하는 상기 단계는, 광다이오드를 형성하는 단계를 포함하는, 픽셀 어레이 형성 방법.
  22. 청구항 20에 있어서, 상기 트랜지스터 게이트를 상기 제1 능동 영역으로 전기적으로 연결하기 위해, 상기 기판의 표면에 가깝게 매설된 상호 연결을 형성함으로써 상호 연결을 형성하는 단계를 더 포함하는, 픽셀 어레이 형성 방법.
  23. 청구항 20에 있어서, 상기 트랜지스터 게이트를 상기 제1 능동 영역으로 전기적으로 연결하기 위해, 상기 기판의 표면 위에 금속화 층을 형성함으로써 상호 연결을 형성하는 단계를 더 포함하는, 픽셀 어레이 형성 방법.
  24. 청구항 20에 있어서, 상기 제1 능동 영역은 상기 광센서의 제1 측면에 근접하게 형성되고, 상기 제2 능동 영역은 상기 광센서의 제2 측면에 근접하게 형성되는, 픽셀 어레이 형성 방법.
  25. 복수의 픽셀을 포함하는 픽셀 셀 어레이를 형성하는 방법으로서,
    인가되는 광에 반응하여 광-전하를 형성하기 위한 제1 및 제2 광센서를 형성하는 단계,
    상기 광-전하를 상기 각각의 제1 및 제2 광센서로부터 공통 저장 영역으로 전송하기 위한 것으로, 상기 제1 및 제2 광센서의 각각에 대해서 적어도 부분적으로 비스듬하게 위치되는 공통 전송 게이트를 포함하는 제1 트렁크를 형성하는 단계, 및
    상기 제1 트렁크로부터 분할되고, 상기 공통 저장 영역으로 전송되는 상기 광-전하를 나타내는 신호를 판독하기 위한 적어도 하나의 트랜지스터를 포함하는 제2 트렁크를 형성하는 단계를 포함하는, 픽셀 셀 어레이 형성 방법.
  26. 청구항 25에 있어서, 상기 적어도 하나의 트랜지스터가, 게이트를 가진 소스 팔로워 트랜지스터를 포함하는, 픽셀 셀 어레이 형성 방법.
  27. 청구항 25에 있어서, 상기 제2 트렁크에 용량성 요소를 형성하는 단계를 더 포함하는, 픽셀 셀 어레이 형성 방법.
  28. 청구항 25에 있어서, 상기 제1 및 제2 광센서를 형성하는 단계는. 로우 근접 광센서를 형성하는 단계를 포함하는, 픽셀 셀 어레이 형성 방법.
  29. 청구항 28에 있어서, 상기 제1 트렁크는, 상기 광센서들의 상부 및 사이의 영역에 적어도 부분적으로 형성되는, 픽셀 셀 어레이 형성 방법.
  30. 청구항 29에 있어서, 상기 제2 트렁크는, 상기 제1 및 제2 광센서 중 하나에 근접하게 형성되는, 픽셀 셀 어레이 형성 방법,
  31. 프로세서, 및 상기 프로세서에 전기적으로 연결된 촬상 장치를 포함하고, 상기 촬상 장치가 픽셀 어레이를 포함하는 처리 시스템으로서,
    상기 픽셀 어레이가,
    광에 반응하여 광-전하를 생성하기 위한 제1 광센서를 포함하는 제1 픽셀, 및 광에 반응하여 광-전하를 생성하기 위한 제2 광센서를 포함하는 제2 픽셀;
    상기 광-전하를 상기 제1 및 제2 광센서로부터 공통 저장 영역으로 전송하기 위한 공통 전송 게이트를 포함하는 제1 능동 영역; 및
    상기 제1 능동 영역으로부터 분할되고, 상기 공통 저장 영역으로부터 신호를 판독하기 위한 적어도 하나의 트랜지스터를 포함하고 캐패시터를 또한 포함하는 제2 능동 영역을 포함하는, 처리 시스템.
  32. 청구항 31에 있어서, 상기 촬상 장치는, CMOS 촬상 장치를 포함하는 것인, 처리 시스템.
  33. 청구항 31에 있어서, 상기 제1 및 제2 픽셀 셀이, 로우 근접 픽셀 셀인, 처리 시스템.
  34. 픽셀 셀 어레이를 포함하고, 상기 어레이가 제1 픽셀 쌍을 포함하는 촬상 장치로서,
    상기 제1 픽셀 쌍이,
    광-전하를 생성하기 위한 제1 및 제2 광센서,
    상기 광-전하를 상기 제1 및 제2 광센서로부터 저장 노드로 각각 전송하기 위한 제1 및 제2 전송 트랜지스터,
    상기 제1 및 제2 광센서의 사이에 적어도 부분적으로 위치되는 제1 능동 영역, 및
    상기 제1 능동 영역으로부터 물리적으로 분리되지만 전기적으로는 연결되는 제2 능동 영역으로서, 상기 픽셀 쌍을 위한 캐패시터를 포함하는 제2 능동 영역을 포함하는, 촬상 장치.
  35. 청구항 34에 있어서, 상기 제2 능동 영역은, 상기 어레이의 상기 제1 및 제2 픽셀 쌍 사이에 위치되는, 촬상 장치.
  36. 청구항 34에 있어서, 상기 캐패시터에 대한 전극이, 소스 팔로워 트랜지스터의 게이트를 포함하는 것인, 촬상 장치.
  37. 청구항 34에 있어서, 상기 제1 및 제2 전송 트랜지스터는, 제1 및 제2 전송 트랜지스터 게이트를 각각 포함하고, 상기 제1 및 제2 전송 트랜지스터 게이트의 각각은 상기 제1 및 제2 광센서에 대해 적어도 부분적으로 비스듬히 위치되는, 촬상 장치.
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