KR100933141B1 - 이중 변환 이득 게이트 및 커패시터 조합 - Google Patents

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Abstract

본 발명은 여러 가지 대표적인 실시예에서, 이중 변환 이득을 갖는 픽셀 셀 어레이 구조를 제공한다. 이중 변환 이득 요소는 플로팅 확산 영역과 각각의 저장 커패시터 사이에 연결된다. 제어 게이트를 갖는 이중 변환 이득 요소는 상기 플로팅 확산 영역의 변환 이득을 제1 변환 이득에서 제2 변환 이득으로 변경하도록 커패시터의 커패시턴스 내에서 스위치한다. 스페이스의 효율적인 사용을 증가시키기 위해, 이중 변환 이득 요소 게이트가 또한 커패시터의 하부 플레이트로서 기능을 한다. 본 발명의 하나의 특정 실시예에서, 높은 동적 범위 트랜지스터가 커패시터-DCG 게이트 조합을 갖는 픽셀 셀과 관련하여 사용되고, 다른 실시예에서는,인접하는 픽셀들이 커패시터-DCG 조합을 포함하는 픽셀 부품들을 공유한다.

Description

이중 변환 이득 게이트 및 커패시터 조합{DUAL CONVERSION GAIN GATE AND CAPACITOR COMBINATION}
본 발명은 디지털 이미지 센서에 관한 것으로, 특히 이중 변환 이득 이미저에 관한 것이다.
전하 결합 소자(CCDs)와 상보성 금속 산화물 반도체(CMOS) 이미저를 포함하는 이미징 장치가 광-이미징 애플리케이션에 일반적으로 사용된다.
일반적으로, 디지털 이미저 어레이는, 셀들의 각각이 광센서 예컨대, 포토게이트, 광도체, 또는 포토다이오드를 포함하는, 픽셀 셀의 초점면 어레이를 포함한다. CMOS 이미저에서는, 판독 회로가 소스 폴로워 출력 트랜지스터를 일반적으로 포함하는 각 픽셀 셀에 접속된다. 광센서는 광량자를, 저장 노드에 예컨대, 소스 폴로워 출력 트랜지스터의 게이트에 접속되는 플로팅 확산 영역에 일반적으로 전송되는 전자로 변환한다. 전하 전송 장치(예컨대, 트랜지스터)가 광센서로부터 플로팅 확산 영역에 전하를 전송하기 위해 포함될 수 있다. 또한, 그러한 이미저 셀은 일반적으로 전하 전송 전에 미리 정해진 전하 레벨로 저장 노드를 리셋하기 위한 트랜지스터를 갖는다. 소스 폴로워 트랜지스터의 출력은 로우(row) 선택 트랜지스터에 의해 픽셀 출력 신호로서 게이트(gated)된다.
대표적인 CMOS 이미징 회로, 그 처리 단계 및 이미징 회로의 다양한 CMOS 요소들의 기능의 상세한 설명이 마이크론 테크놀로지사에 각각 양도된, 예를 들면, 미국 특허 제6,140,630호, 미국 특허 제6,376,868호, 미국 특허 제6,310,366호, 미국 특허 제6,326,652호, 미국 특허 제6,204,524호 및 미국 특허 제6,333,205호에 기재되어 있다. 이상의 각각의 개시물은 참고로 그 전체 내용이 여기에 통합되어 있다.
도 1 및 도 2를 참조하면, 종래의 CMOS 픽셀 셀(100)의 상면도 및 횡단면도를 각각 도시하고, 입사광(187)이 포토다이오드 광센서(120)의 표면에 충돌할 때, 전자/홀 쌍들이 포토다이오드 광센서(120)의 p-n 접합에서 생성된다(n- 축적 영역(122) 및 p+ 표면층(123)의 경계에 나타난다). 생성된 전자(광-전하)는 광센서(120)의 n-형 축적 영역(122)에 수집된다. 광-전하는 전송 트랜지스터(106)를 통해 초기 전하 축적 영역(122)으로부터 플로팅 확산 영역(110)으로 이동한다. 플로팅 확산 영역(110)에서의 전하는 일반적으로 소스 폴로워 트랜지스터(108)에 의해 픽셀 출력 전압으로 변환된 후, 로우 선택 트랜지스터(109)를 통해 칼럼(column) 출력 라인(111) 상에 출력된다.
픽셀 셀(100)에 대한 도 1에 도시된 것과 같은 종래의 CMOS 이미저 설계는, 셀(100)의 1/2만이 광을 전하 캐리어로 변환하는 데 전용되는, 대략 50% 필 팩터(fill factor)를 제공한다. 도시된 바와 같이, 셀(100)의 작은 부분만이 광센서(120)(예컨대, 포토다이오드)를 포함한다. 픽셀 셀(100)의 나머지는 기판(101) 내에 STI 영역으로 도시된 분리 영역(102), 전송 트랜지스터(106)의 전송 게이 트(106')에 연결된 플로팅 확산 영역(110), 및 각각의 게이트(107', 108', 및 109')를 갖는 리셋(107), 소스 폴로워(108) 및 로우 선택(109) 트랜지스터의 소스/드레인 영역(115)을 포함한다. 종래의 픽셀 셀(100) 레이아웃에서는, 리셋, 소스 폴로워 및 로우 선택 트랜지스터 게이트(107', 108' 및 109')의 각각은 연속적으로 정렬되어, 소스/드레인 영역(115)을 공유하고 각 픽셀 셀(100)에 대해 상당히 큰 표면적을 필요로 한다. 픽셀들의 스케일링(scaling)이 픽셀(100)의 전체 면적을 지속적으로 감소시키므로, 최소 크기의 표면적을 이용하는 고감도 광센서를 생성하거나, 광센서에 대해 비교적 큰 면적을 유지하기 위해 픽셀 셀의 비감광성 부품에 의해 요구되는 면적을 최소화하도록 더욱 효율적인 픽셀 셀 레이아웃을 찾는 것이 점점 더 중요해진다.
또한, 플로팅 확산 영역(110)과 같은 종래의 저장 노드는 제한된 크기의 전하 저장 용량을 갖는다. 이 용량에 도달하면, 픽셀 셀은 덜 효율적으로 된다. 특히, 픽셀 셀에 사용 가능한 풀(full) 동적 범위가 이용될 수 없다. 전자 저장 용량이 초과되면, "블루밍(blooming)"으로 공지된 바람직하지 않은 현상이 일어나며, 그것에 의해 "용량 초과(over-capacity)" 전하들이 픽셀 셀(100)의 바람직하지 않은 부분이나 인접한 픽셀 셀로 빠져나간다. 이러한 제한된 전하 저장 용량을 다루기 위한 하나의 제안된 해결방법은 플로팅 확산 영역(110)에 접속되는 커패시터를 부가하는 것이다. 커패시터는 부가적인 초과 용량 전하들이 셀의 다른 영역이나 인접한 셀로 흐르지 못하게 그 전하들을 저장하는 데 사용된다. 그러나, 이 해결방법의 문제점은 부가적인 커패시터가 셀의 광센서의 사이즈를 증가시키는 데 사용 될 수 있는 셀 내의 공간을 차지하며, 그것에 의해 픽셀 셀 및 전체 어레이에 대한 포텐셜 필 팩터를 감소시키는 것이다.
따라서, 이미저 픽셀 셀의 필 팩터 및 저장 용량을 증가시키는 것이 필요하고 요구되고 있다. 그에 따라, 본 발명의 이중 변환 이득 게이트는 낮고 높은 광 조건에서 양호한 감도를 제공한다.
본 발명은 여러 가지 대표적인 실시예에서, 이중 변환 이득을 갖는 픽셀 셀 어레이 구조를 제공한다. 이중 변환 이득 요소는 플로팅 확산 영역과 각각의 저장 커패시터 사이에 연결된다. 제어 게이트를 갖는 이중 변환 이득 요소는 상기 플로팅 확산 영역의 변환 이득을 제1 변환 이득에서 제2 변환 이득으로 변경하도록 커패시터의 커패시턴스 내에서 스위치한다. 스페이스의 효율적인 사용을 증가시키기 위해, 이중 변환 이득 요소 게이트가 또한 커패시터의 하부 플레이트로서 기능을 한다.
본 발명의 하나의 특정 실시예에서, HDR(High dynamic range:높은 동적 범위, 이하 별도 설명없이 'HDR'로 표기함) 트랜지스터가 커패시터-DCG(Dual conversion gain : 이중 변환 이득, 이하 별도 설명없이 'DCG'로 표기함) 게이트 조합을 갖는 픽셀 셀과 관련하여 사용되고, 다른 실시예에서는, 인접하는 픽셀들이 커패시터-DCG 조합을 포함하는 픽셀 부품들을 공유한다.
본 발명의 이상의 및 다른 이점 및 특징들은 첨부하는 도면을 참조하여 이하 제공되는 대표적인 실시예의 상세한 설명으로부터 더욱 명백해질 것이다.
도 1은 종래의 CMOS 픽셀 셀의 상면도이다.
도 2는 라인 1-1'를 따라 취해진 도 1의 픽셀 셀의 횡단면도이다.
도 3은 본 발명의 대표적인 실시예에 따라 구성된 CMOS 픽셀 셀 어레이의 일부분의 상면도이다.
도 4는 도 3에 도시된 대표적인 실시예의 회로도이다.
도 5는 본 발명의 대표적인 실시예에 따르는 도 3의 픽셀 셀 어레이의 동작의 타이밍도이다.
도 6은 본 발명의 대표적인 실시예에 따라 구성된 CMOS 픽셀 셀 어레이의 일부분의 상면도이다.
도 7은 본 발명의 다른 대표적인 실시예에 따르는 회로도이다.
도 8은 본 발명의 다른 대표적인 실시예에 따르는 도 6의 픽셀 셀 어레이의 동작의 타이밍도이다.
도 9는 본 발명에 따라 구성된 픽셀 셀의 어레이를 갖는 CMOS 이미저 칩의 블록도이다.
도 10은 본 발명에 따라 구성된 CMOS 이미저를 채용한 처리 시스템의 개략도이다.
이하의 상세한 설명에서는, 본 발명이 실시될 수 있는 특정 실시예의 설명에 의해 도시되고 그 일부를 형성하는 첨부하는 도면에 대한 참조가 이루어진다. 이들 실시예는 당업자가 본 발명을 실시할 수 있도록 충분히 상세히 설명되고, 다른 실시예들이 이용될 수도 있다는 것과, 구조적인, 논리적인 및 전기적인 변형이 본 발명의 사상 및 범위를 벗어남 없이 이루어질 수 있다는 것이 이해될 것이다. 설명한 처리 단계의 진행은 본 발명의 실시예들의 예시이지만, 단계들의 순서가 여기에 나타낸 것으로 제한되지 않고, 반드시 정해진 순서로 발생하는 단계들을 제외하고는 당업자에게 공지된 바와 같이 변경될 수 있다.
용어 "웨이퍼" 및 "기판"은 여기에서 사용되는 바와 같이, 실리콘, 에피택셜, 실리콘-온-인슐레이터(SOI) 또는 실리콘-온-사파이어(SOS) 기술, 도핑 및 미도핑 반도체, 및 다른 반도체 구조들을 포함하는 것으로 이해되어야 한다. 또한, 이하의 설명에서 "웨이퍼"나 "기판"에 대해 참조가 이루어질 때, 이전의 처리 단계들은 베이스 반도체 구조 또는 파운데이션(foundation) 내 또는 상에 영역, 접합, 또는 재료층을 형성하는데 이용되어 왔을 수 있다. 또한, 반도체는 실리콘 베이스일 필요는 없고, 실리콘-게르마늄, 게르마늄, 갈륨 비소화물 또는 다른 반도체에 의거할 수 있다.
용어 "픽셀"은 여기에서 사용되는 바와 같이, 광센서와, 광량자를 전기 신호로 변환하기 위한 관련 트랜지스터를 포함하는 광-요소 유닛 셀을 지칭한다. 예시할 목적으로, 본 명세서의 도면 및 설명에는 소수의 대표적인 픽셀 셀이 도시되지만, 일반적으로는 유사한 다수의 픽셀 셀의 제조가 동시에 진행된다. 따라서, 이하의 상세한 설명은 제한할 의도로 취해진 것이 아니라, 본 발명의 범위는 첨부하는 청구의 범위에 의해서만 한정된다.
용어 "비스듬히", "기울어진" 및 "경사진"은 여기에서 사용되는 바와 같이, 어떤 정해진 기준점에 대하여 정확하게 평행 또는 정확하게 수직이 아닌 임의의 각 도로 있는 것을 의미하는 것으로 해석되어야 한다. 따라서, 대상의 일부와 어떤 기준점이 0°, 90°, 또는 180°가 아닌 각도를 형성하도록 만날 때, 대상은 기준점에 대하여 "기울어진", "비스듬한" 또는 "경사진" 것으로 고려된다.
본 발명은 일반적으로 픽셀 셀 내의 저장 커패시터의 하부 플레이트로서 기능을 하는 DCG 요소 게이트에 관한 것이다. 그 커패시터는 필요할 때 픽셀 셀의 전하 용량을 증가시키는 역할을 한다. DCG 게이트는 픽셀 셀에 넓은 동적 범위를 제공하면서 라이트 성능을 향상시킨다. 본 발명의 조합은 어레이 내의 픽셀 셀의 필 팩터를 증가시키는 효율적인 픽셀 어레이 구조를 제공한다. 본 발명의 하나의 특정 실시예에서는, HDR 트랜지스터가 커패시터-DCG 게이트 조합을 갖는 픽셀 셀과 함께 사용되며, 다른 실시예에서는, 인접한 픽셀들이 커패시터-DCG 조합을 포함하는 픽셀 부품들을 공유한다.
도 3∼4를 참조하면, 조합된 커패시터-DCG 요소 게이트의 하나의 대표적인 실시예가 4방향 공유 픽셀 회로(450)와 관련하여 도시된다. 픽셀 회로(450)를 포함하는 기판의 상면도가 도 3에 도시된다. 도 3의 픽셀 셀(450)의 회로도가 도 4에 도시된다. 도 4에 도시된 바와 같이, 픽셀 회로(450)는 4개의 픽셀 셀(450a, 450b, 450c, 450d)의 부분들을 포함한다. 도시된 공유 픽셀 회로(450)는 또한, 공유 DCG 트랜지스터(406), 커패시터(408), 리셋 트랜지스터(410), 소스 폴로워 트랜지스터(412), 로우 선택 트랜지스터(414) 및 플로팅 확산 영역(400)을 포함한다. 이후 더욱 상세히 논의되는 바와 같이, DCG 트랜지스터(406)의 게이트는 또한, 커패시터(408)를 구성하는 2개의 플레이트 중 하나의 플레이트로서의 역할을 한다.
제1 픽셀 셀(450a)은 제1 광센서(401a)(포토다이오드로 도시됨) 및 제1 전하 전송 트랜지스터(416a)를 포함한다. 제1 HDR 트랜지스터(418a)는 원하는 경우 픽셀 셀(450a)의 부분일 수 있다. 제1 HDR 트랜지스터(418a)는 광센서(401a)와 픽셀 공급 전압 VAA_PIX 사이에 접속된다. HDR 트랜지스터(418a)의 게이트 단자는 사용되는 경우, 제1 로우(row) HDR 제어 신호 HDR<0>을 수신하도록 접속된다. 제어 신호 HDR<0>이 수신될 때, HDR 트랜지스터(418a)는 일부 전하가 광센서(401a)로부터 유출될 수 있게 한다.
제1 전송 트랜지스터(416a)는 제1 광센서(401a)와 공유 플로팅 확산 영역(400) 사이에 접속되어, 제1 로우 짝수(even) 전송 게이트 제어 신호 TX_EVEN<0>에 의해 제어 가능하게 된다. 제1 짝수 전송 게이트 제어 신호 TX_EVEN<0>이 생성될 때, 제1 전송 트랜지스터(416a)가 활성화되어, 전하가 제1 광센서(401a)로부터 플로팅 확산 영역(400)으로 흐를 수 있게 한다.
제2 픽셀 셀(450b)은 제2 광센서(401b)(포토다이오드로 도시됨) 및 제2 전송 트랜지스터(416b)를 포함한다. 제2 HDR 트랜지스터(418b)는 원하는 경우 픽셀 셀(450b)의 부분일 수 있다. HDR 트랜지스터(418b)는 광센서(401b)와 픽셀 공급 전압 VAA_PIX 사이에 접속된다. HDR 트랜지스터(418b)의 게이트 단자는 제1 로우 HDR 제어 신호 HDR<0>을 수신하도록 접속된다. 제어 신호 HDR<0>이 수신될 때, 트랜지스터(418b)는 일부 전하가 광센서(401b)로부터 유출될 수 있게 한다.
제2 전송 트랜지스터(416b)는 제2 광센서(401b)와 공유 플로팅 확산 영 역(400) 사이에 접속되어, 제1 로우 홀수(odd) 전송 게이트 제어 신호 TX_ODD<0>에 의해 제어 가능하게 된다. 제1 로우 홀수 전송 게이트 제어 신호 TX_ODD<0>이 생성될 때, 제2 전송 트랜지스터(416b)가 활성화되어, 전하가 제2 광센서(401b)로부터 플로팅 확산 영역(400)으로 흐를 수 있게 한다.
제3 픽셀 셀(450c)은 제3 광센서(401c)(포토다이오드로 도시됨) 및 제3 전송 트랜지스터(416c)를 포함한다. 제3 HDR 트랜지스터(418c)는 원하는 경우 픽셀 셀(450c)의 부분일 수 있다. HDR 트랜지스터(418c)는 광센서(401c)와 픽셀 공급 전압 VAA_PIX 사이에 접속된다. 제3 HDR 트랜지스터(418c)의 게이트 단자는 제2 로우 HDR 제어 신호 HDR<1>을 수신하도록 접속된다. 제어 신호 HDR<1>이 수신될 때, 트랜지스터(418c)는 일부 전하가 광센서(401c)로부터 유출될 수 있게 한다.
제3 전송 트랜지스터(416c)는 제3 광센서(401c)와 공유 플로팅 확산 영역(400) 사이에 접속되어, 제2 로우 짝수 전송 게이트 제어 신호 TX_EVEN<1>에 의해 제어 가능하게 된다. 제2 로우 짝수 전송 게이트 제어 신호 TX_EVEN<1>이 생성될 때, 제3 전송 트랜지스터(416c)가 활성화되어, 전하가 제3 광센서(401c)로부터 플로팅 확산 영역(400)으로 흐를 수 있게 한다.
제4 픽셀 셀(450d)은 제4 광센서(401d)(포토다이오드로 도시됨) 및 제4 전송 트랜지스터(416d)를 포함한다. 제4 HDR 트랜지스터(418d)는 원하는 경우 픽셀 셀(401d)의 부분일 수 있다. 제4 HDR 트랜지스터(418d)는 광센서(401d)와 픽셀 공급 전압 VAA_PIX 사이에 접속된다. 제4 HDR 트랜지스터(418d)의 게이트 단자는 제2 로우 HDR 제어 신호 HDR<1>을 수신하도록 접속된다. 제어 신호 HDR<1>이 수신될 때, 트랜지스터는 일부 전하가 광센서(401d)로부터 유출될 수 있게 한다.
제4 전송 트랜지스터(416d)는 제4 광센서(401d)와 공유 플로팅 확산 영역(400) 사이에 접속되어, 제2 홀수 전송 게이트 제어 신호 TX_ODD<1>에 의해 제어 가능하게 된다. 제2 홀수 전송 게이트 제어 신호 TX_ODD<1>이 생성될 때, 제4 전송 트랜지스터(416d)가 활성화되어, 전하가 제4 광센서(401d)로부터 플로팅 확산 영역(400)으로 흐를 수 있게 한다.
커패시터-DCG 게이트 조합(408, 406)이 4개의 픽셀 셀(450a, 450b, 450c, 450d)에 의해 공유된다. 커패시터(480)는 DCG 게이트 전압으로부터 공급 전압을 수신한다. 플로팅 확산 영역(400)은 DCG 트랜지스터(406)의 드레인에 접속된다. DCG 트랜지스터(406)의 소스는 커패시터(408)의 플레이트에 접속된다. 4개의 광센서(401a, 401b, 401c, 401d)는 각각 인접한 픽셀과 전송 트랜지스터(416a, 416b, 416c, 416d)의 게이트를 공유하지만, 각 광센서(401a, 401b, 401c, 401d)는 자신의 전송 트랜지스터(416a, 416b, 416c, 416d)를 갖는다. 소스 폴로워 트랜지스터의 소스/드레인 단자는 어레이 픽셀 공급 전압 VAA_PIX에 접속된다. 로우 선택 트랜지스터(414)는 소스 폴로워 트랜지스터(412)와 칼럼 라인 사이에 접속된다. HDR 트랜지스터(418a, 418b, 418c, 418d)의 각각은 드레인 콘택트를 공유한다. HDR 트랜지스터(418a, 418b, 418c, 418d)는 본 발명을 실시하는 데 필수적인 것이 아닌 선택적인 부품임에 유의해야 한다.
커패시터-DCG 게이트 조합(408, 406)의 하나의 이점은 공간의 효율적인 사용이다. 상기 논의된 바와 같이, 커패시터(408)의 하부 플레이트로서의 DCG 게이트 기능(406)으로서, 커패시터(408)에 대해 2개의 플레이트를 제조할 필요성을 감소시킨다.
리셋 트랜지스터(410)는 어레이 픽셀 공급 전압 VAA_PIX와 플로팅 확산 영역(400) 사이에 접속된다. 커패시터(408)는 DCG 트랜지스터(406)의 게이트 단자와 DCG 트랜지스터(406)의 소스 사이에 접속된다. DCG 트랜지스터(406)는 이중 변환 이득 제어 신호 DCG에 접속되는 게이트를 갖는다. 이중 변환 이득 신호 DCG가 생성될 때, DCG 트랜지스터가 활성화되어, 커패시터(408)의 저장 커패시턴스를 플로팅 확산 영역(400)에 접속시킨다. 이것은 플로팅 확산 영역(400)의 저장 능력을 증가시켜, 바람직하게 되고 플로팅 확산 누설 문제를 완화시킨다. 상기에 나타낸 바와 같이, 픽셀 셀(450a, 450b, 450c, 450d)은 소스 폴로워 트랜지스터(412), 리셋 트랜지스터(410), 및 로우 선택 트랜지스터(414)를 공유한다. 각 전송 게이트(416a, 416b, 416c, 416d)는 다른 광센서(401a, 401b, 401c, 401d)에 무관하게 공유 플로팅 확산 영역(400)에 전하를 전송한다. 이 공유 픽셀 셀(450) 구조는, 픽셀 부품들(400, 414, 410, 412, 418) 및 조합된 DCG 게이트 및 커패시터 플레이트로 인해, 각 광센서(401a, 401b, 401c, 401d)가 크게 남아 있을 수 있게 한다.
상술한 대표적인 실시예에서, 전송 게이트(416)(도 3)의 적어도 일부분은 광센서(401a, 401b, 401c, 401d)에 대해 기울어진 에지를 갖는다. 예를 들어, 도 3을 참조하면, 전송 게이트(416a, 416b, 416c, 416d)의 측면들이 경사져 잇는 것으 로 도시되어, 더 큰 광센서(401a, 401b, 401c, 401d)를 허용한다. 이러한 전송 게이트(416a, 416b, 416c, 416d)의 기울어진 기하학적 구조는 전송 게이트의 효율적인 레이아웃을 허용한다. 또한, 이러한 기울어진 레이아웃은 각 픽셀 셀(450a, 450b, 450c, 450d)에 대해 광센서(401a, 401b, 401c, 401d)의 면적을 최대화함으로써 픽셀 셀(450)의 필 팩터를 최대화할 때 또한 유리하다.
도 5는 도 3∼4에 도시된 4방향 픽셀 셀(450)의 일부분의 하나의 대표적인 동작을 도시하는 타이밍도이다. 단지 명확하게 하기 위해, 그 타이밍도는 제1 픽셀 셀(450a)의 동작을 도시한다. 회로(450)의 동작은 픽셀 셀(450b, 450c, 450d)의 동작에 대한 아래의 단계들을 반복하는 것임에 유의해야 한다. 나머지 픽셀 셀(450b, 450c, 450d)의 동작은 근본적으로 동일하기 때문에(아래에 논의되는 것 제외), 픽셀 셀(450b, 450c, 450d)의 동작의 상세한 설명은 제공하지 않는다. 도 5는 로우 선택 신호 ROW를 어떤 경우에는 높고 낮게 토글(toggle)되는 것으로 도시한다. 이 제어 신호는 낮을 때 활성화된다. 로우 선택 신호 ROW는 원하는 경우, 모든 3개의 시간 기간 Ta, Tb, Tc 동안 인가되는 상태로 남아 있을 수 있다는 것을 이해해야 한다.
타이밍도는 3개의 시간 기간 Ta, Tb, Tc을 도시한다. 제1 시간 기간 Ta 동안, 로우 선택 신호 ROW가 로우 선택 트랜지스터(414)의 게이트에 인가된다(도 5에는 활성이 낮은 것으로 도시됨). 도 5는 대표적인 타이밍도이고, 도 5에서 신호가 활성이 낮거나 높은 것으로 도시되는지는 중요하지 않다. 본 발명의 실시에 필요 한 것은 모두 도시된 신호가 그 신호가 제어하고 있는 부품을 활성화시키는 것이다.
로우 선택 트랜지스터(414)가 온일 때, 픽셀 회로(450)의 플로팅 확산 영역(400)은 리셋 제어 신호 RST(도 5에서는 활성 낮은 것으로서 도시됨)를 어써트(assert)함으로써 리셋된다. 이것은 어레이 픽셀 공급 전압 VAA_PIX가 (리셋 트랜지스터(410)를 통해) 플로팅 확산 영역(400)에 인가되게 한다. DCG 게이트 전압은 DCG 트랜지스터(406)를 활성화시킴으로써(DCG의 펄싱(pulsing)) 커패시터(408)에 인가된다. (소스 폴로워 트랜지스터(412) 및 활성화된 로우 선택 트랜지스터(414)에 의한 출력으로서) 리셋 플로팅 확산 영역(400)과 관련된 리셋 신호 출력 Vrst는 샘플 및 홀드 회로(265)(도 9)에 접속되는 칼럼 라인에 인가된 후, 제1 픽셀 셀(450a)에 대해 리셋 샘플 및 홀드 신호 SHR의 펄싱에 의해 샘플 및 홀드된다.
제2 시간 기간 Tb 동안, 제1 광센서(450a) 내에 축적하는 전하는, 제1 짝수 전송 게이트 제어 신호 TX_EVEN<0>이 어써트될 때(도 5에서 활성이 낮은 것으로 도시됨), 플로팅 확산 영역(400)에 전송되어, 제1 전송 트랜지스터(416a)를 활성화시킨다. 소스 폴로워 트랜지스터(412) 및 활성화된 로우 선택 트랜지스터(414)에 의한 출력으로서, 플로팅 확산 영역(400)에 저장된 제1 픽셀 셀(450a)의 픽셀 신호 전하와 관련된 픽셀 신호 전압 Vsig1이 샘플 및 홀드 회로(265)(도 9)에 접속되는 칼럼 라인에 인가된 후, 샘플 및 홀드 픽셀 신호 SHS의 펄싱에 의해 샘플 및 홀드된다.
픽셀 셀(450a)의 전하 저장 용량을 증가시키기 위해, 아래의 동작이 제3 시간 기간 Tc 동안 실행된다. 아래의 제3 시간 기간 Tc 동작은 판독 동작마다 또는 상술한 용량 초과 조건을 회피할 필요가 있을 때(즉, 제어기나 이미지 프로세서가 입사광량이 플로팅 확산 영역(400)이 포화되게 한다고 판정할 때)에만 실행될 수도 있음을 유의해야 한다.
제3 시간 기간 Tc 동안, 이중 변환 이득 제어 신호 DCG가 인가된다(도 5에서 활성이 낮은 것으로 도시됨). 이것이 DCG 트랜지스터(406)가 활성이 되게 하여, 플로팅 확산 영역(400)을 커패시터(408)에 접속시킨다. 플로팅 확산 영역(400) 내의 전하는 또한 커패시터(408)로 흘러 거기에 저장된다. 제1 짝수 전송 게이트 제어 신호 TX_EVEN<0>가 제1 전송 트랜지스터(416a)를 활성화시키도록 인가된다(도 5에서 활성이 낮은 것으로 도시됨). 제1 광센서(401a)로부터의 나머지 잉여 전하는 플로팅 확산 영역(400)에 저장된다. 소스 폴로워 트랜지스터(412) 및 활성화된 로우 선택 트랜지스터(414)에 의한 출력으로서 플로팅 확산 영역(400)에 저장된 잉여 픽셀 신호 전하와 관련된 새로운 픽셀 신호 전압 Vsig2이 샘플 및 홀드 회로(265)(도 9)에 접속되는 칼럼 라인에 인가된 후, 제3 샘플 및 홀드 픽셀 신호(활성이 높음) SHD의 펄싱에 의해 제1 픽셀 셀(450a)에 대해 샘플 및 홀드된다. 픽셀(450a)에 대한 3개의 샘플 및 홀드된 신호는 그 후 각 변환 이득에 대한 실제 픽셀 신호 레벨(예컨대, Vrst-Vsig1 및 Vrst-Vsig2)을 얻기 위해 상관된 샘플링 동작이 행해진다. 이들 신호는 양자가 디지털 신호로 변환되어 이후에 논의되는 이미 지 프로세서(280)에 전송될 수 있거나, 2개의 신호 중 하나만이 선택되고, 변환되어 이미지 프로세서(280)에 전송된다.
동작들은 그 후 나머지 픽셀(450b, 450c, 450d)에 대해 반복된다. 나머지 픽셀(450b, 450c, 450d)에 대해, 전송 게이트(416b, 416c, 416d)가 전송 게이트 제어 신호 TX_EVEN<1>, TX_ODD<0>, TX_ODD<1>에 의해 각각 제어되는 것을 제외하고 동일한 동작들이 일어난다.
픽셀 회로(450) 내에 HDR 트랜지스터(418a, 418b, 418c, 418d)가 사용되면, 제1 및 제2 픽셀 로우 각각에 대해, HDR 제어 신호 HDR<0>, HDR<1>이 3개의 시간 기간 Ta, Tb, Tc의 모두에 걸쳐 인가되어, HDR 트랜지스터(418a, 418b, 418c, 418d)가 판독 동작 중에 활성으로 남는 것을 보증한다. 이것은 블루밍 및 다른 현상이, 판독 프로세스 중에 일부 전하를 광센서(410a, 401b, 401c, 401d)로부터 유출시킴으로써 일어나는 것을 방지한다.
본 발명에 따르는 다른 대표적인 실시예에서는, 공유되지 않은 픽셀 셀이 커패시터-DCG 조합을 이용한다. 도 6은 본 발명의 이 실시예에 따르는 이미저 픽셀 셀(550)의 상면도를 도시한다. 도 7은 도 6에 도시된 픽셀 셀(550)에 대한 회로도를 도시한다. 도 6은 DCG 트랜지스터(506), HDR 트랜지스터(508), 리셋 트랜지스터(510), 로우 선택 트랜지스터(514), 전송 트랜지스터(516) 및 소스 폴로워 트랜지스터(512)를 갖는 6개의 트랜지스터 트럼펫(trumpet) 픽셀을 도시한다. 리셋 트랜지스터(510), 로우 선택 트랜지스터(514) 및 소스 폴로워 트랜지스터(512)를 포함하는 판독 트렁크(trunk)가 광센서(501)의 왼쪽에 측면 방향으로 위치한다. 광센서(501)는 HDR 트랜지스터(518) 및 전송 트랜지스터(516)에 접속된다. 도 7에서, 전송 트랜지스터(516)는 전송 게이트 제어 신호 TX에 의해 제어 가능하다. 그 신호가 생성될 때, 전송 트랜지스터(516)는 광센서(501)에 의해 수집된 전하를 플로팅 확산 영역(500)에 전송한다. 소스 폴로워 트랜지스터(512)의 게이트는 플로팅 확산 영역(500)에 접속된다. 소스 폴로워 트랜지스터(512)의 소스/드레인 단자는 어레이 픽셀 공급 전압 VAA_PIX에 접속된다. 로우 선택 트랜지스터(514)는 소스 폴로워 트랜지스터(512)와 칼럼 라인(535) 사이에 접속된다.
리셋 트랜지스터(510)는 플로팅 확산 영역(500)과 어레이 픽셀 공급 전압 VAA_PIX 사이에 접속된다. 리셋 트랜지스터(510)는 전송 트랜지스터(516)에 의해 전하가 전송되기 전에, 플로팅 확산 영역(500)을 리셋한다. DCG 트랜지스터(506)는 플로팅 확산 영역(500)과 커패시터(508) 사이에 접속된다. DCG 트랜지스터(506)의 게이트는 커패시터(508)의 하부 플레이트로서 기능을 한다. DCG 트랜지스터(506)의 게이트는 이중 변환 이득 제어 신호 DCG를 수신하도록 접속된다. 이중 변환 이득 제어 신호 DCG가 생성될 때, DCG 트랜지스터(506)가 활성화되어 플로팅 확산 영역(500)을 커패시터(508)에 접속시킨다. 앞의 실시예에서와 같이, 커패시터(508)의 하나의 플레이트는 또한 DCG 트랜지스터(506)의 게이트이고, DCG 트랜지스터(506)에 대한 게이트 제어 신호로부터 전압을 수신한다.
도 8은 도 6∼7에 도시된 픽셀 셀(550)의 대표적인 동작을 도시하는 타이밍 도이다. 그 타이밍도는 3개의 기간 시간 기간 Ta, Tb, Tc을 도시한다. 제1 시간 기간 Ta 동안, 로우 선택 신호 ROW가 로우 선택 트랜지스터(514)의 게이트에 인가된다(도 8에는 활성이 낮은 것으로 도시됨). 도 8은 대표적인 타이밍도이고, 도 8에서 신호가 활성이 낮거나 높은 것으로 도시되는지는 중요하지 않다. 본 발명의 실시에 필요한 것은 모두 도시된 신호가 그 신호가 제어하고 있는 부품을 활성화시키는 것이다.
픽셀 셀(550)의 플로팅 확산 영역(500)은 동시에 리셋 제어 신호 RST(도 8에서는 활성이 낮은 것으로 도시됨)를 어써트함으로써 리셋된다. 이것이 어레이 픽셀 공급 전압 VAA_PIX가 리셋 트랜지스터(510)를 통해 플로팅 확산 영역(500)에 인가되게 한다. 소스 폴로워 트랜지스터(512) 및 활성화된 로우 선택 트랜지스터(512)에 의한 출력으로서, 리셋 플로팅 확산 영역(500)과 관련된 리셋 신호 전압 Vrst가 샘플 및 홀드 회로(265)(도 9)에 접속되는 칼럼 라인에 인가된 후, 리셋 샘플 및 홀드 신호 SHR(활성이 높다)에 의해 샘플 및 홀드된다.
제2 시간 기간 Tb 동안, 광센서(501) 내에 축적하는 전하는, 전송 게이트 제어 신호 TX가 어써트될 때(도 8에서 활성이 낮은 것으로 도시됨), 플로팅 확산 영역(500)에 전송되어, TX 트랜지스터(516)를 활성화시킨다. 소스 폴로워 트랜지스터(512) 및 활성화된 로우 선택 트랜지스터(514)에 의한 출력으로서, 플로팅 확산 영역(500)에 저장된 픽셀 신호 전하와 관련된 픽셀 신호 전압 Vsig1이 샘플 및 홀드 회로(265)(도 9)에 접속되는 칼럼 라인에 인가된 후, 샘플 및 홀드 픽셀 신호 SHS(활성이 높음)의 펄싱에 의해 샘플 및 홀드된다.
픽셀 셀(550)의 전하 저장 용량을 증가시키기 위해, 아래의 동작이 제3 시간 기간 Tc 동안 실행된다. 아래의 제3 시간 기간 Tc 동작은 판독 동작마다 또는 상술한 용량 초과 조건을 회피할 필요가 있을 때 즉, 제어기나 이미지 프로세서가 입사광량이 플로팅 확산 영역(400)이 포화되게 한다고 판정할 때에만 실행될 수도 있음을 유의해야 한다.
제3 시간 기간 Tc 동안, 이중 변환 이득 제어 신호 DCG가 인가된다(도 8에서 활성이 낮은 것으로 도시됨). 이것이 DCG 트랜지스터(506)가 활성이 되게 하여, 플로팅 확산 영역(500)을 커패시터(508)에 접속시킨다. 플로팅 확산 영역(500) 내의 풀(full) 전하는 또한 커패시터(508)로 흘러 거기에 저장된다. 전송 게이트 제어 신호가 전송 트랜지스터(516)를 활성화시키도록 인가된다(도 8에서 활성이 낮은 것으로 도시됨). 광센서(501)로부터의 나머지 전하는 플로팅 확산 영역(500)에 저장된다. 소스 폴로워 트랜지스터(512) 및 활성화된 로우 선택 트랜지스터(514)에 의한 출력으로서, 플로팅 확산 영역(500)에 저장된 픽셀 신호 전하와 관련된 새로운 픽셀 신호 전압 Vsig2이 샘플 및 홀드 회로(265)(도 9)에 접속되는 칼럼 라인에 인가된 후, 제3 샘플 및 홀드 픽셀 신호 SHD(활성이 높음)의 펄싱에 의해 샘플 및 홀드된다. 3개의 샘플 및 홀드된 신호는 그 후 실제 픽셀 신호 레벨(예컨대, Vrst-Vsig1 및 Vrst-Vsig2)을 얻기 위해 상관된 샘플링 동작이 행해진다. 제1 실시예에서와 같이, 이들 신호의 양자가 디지털 신호로 변환되어 이미지 프로세 서(280)에 전송될 수 있거나, 2개의 신호 중 하나만이 변환을 위해 선택되어 이미지 프로세서(280)에 전송될 수 있다.
픽셀 회로(550) 내에 HDR 트랜지스터(518)가 사용되면, HDR 제어 신호 HDR이 3개의 시간 기간 Ta, Tb, Tc의 모두에 걸쳐 인가되어, HDR 트랜지스터(518)가 전하 집적 동작 중에 활성으로 남는 것을 보증한다. 이것이 블루밍이 일어나는 것을 방지한다.
상술한 픽셀 구조는, 도 3 및 6에 도시되는 구현된 레이아웃에 여기에 설명하는 바와 같은 트랜지스터를 형성하도록 공지된 트랜지스터의 제조 방법을 사용하여 기판 내에 형성될 수 있다. 광센서(401a, 401b, 401c, 401d, 501)는 광량자를 전자(광-전하)로 변환하기 위한 임의의 적절한 감광 구조로서 형성될 수 있다. 바람직한 실시예에서는, 광센서(401a, 401b, 401c, 401d, 501)가 고정된 포토다이오드이지만, 그들 광센서는 포토게이트, 쇼트키 다이오드로서, 또는 본 발명과 호환 가능한 다른 광-감지 장치로서 형성될 수도 있다.
도 9는 상술한 조합된 DCG 트랜지스터 및 커패시터 실시예에 따라 구성된 픽셀 셀(즉, 픽셀(450a, 450b, 450c, 450d(도 3), 픽셀(550)(도 6))로 형성된 픽셀 어레이(200)를 갖는 대표적인 CMOS 이미저(300)의 블록도를 도시한다. 픽셀 어레이(200)는 미리 정해진 수의 칼럼 및 로우(도시 생략)로 배열되는 복수의 픽셀 셀을 포함한다. 픽셀 어레이(20)에는 여기에 설명하는 바와 같이, 신호 처리 회로가 부착된다. 어레이(200) 내의 각 로우의 픽셀 셀은 동시에 동작될 수 있고, 각 칼럼의 픽셀 셀은 각각의 칼럼 선택 라인에 의해 선택적으로 출력된다. 복수의 로우 및 칼럼 라인이 전체 어레이(200)에 제공된다. 로우 라인은 로우 어드레스 디코더(220)에 응답하여 로우 드라이버(210)에 의해 선택적으로 활성화된다. 칼럼 선택 라인은 칼럼 어드레스 디코더(270)에 응답하여 칼럼 드라이버(260)에 의해 선택적으로 활성화된다. 따라서, 로우 및 칼럼 어드레스가 각 픽셀 셀에 제공된다.
CMOS 이미저(300)는 픽셀 판독을 위해 적절한 로우 및 칼럼 라인을 선택하도록 어드레스 디코더(220, 270)를 제어하는 타이밍 및 제어 회로(250)에 의해 동작된다. 그 제어 회로(250)는 또한, 로우 및 칼럼 드라이버 회로(210, 260)를 제어하여, 이들이 구동 전압을 선택된 로우 및 칼럼 라인의 드라이브 트랜지스터에 인가하게 한다. 일반적으로, 픽셀 리셋 신호(Vrst), 및 픽셀 이미지 신호(Vsig1, Vsig2)를 포함하는 픽셀 칼럼 신호는 칼럼 드라이브(260)와 관련된 샘플 및 홀드 회로(265)에 의해 판독된다. 각 픽셀용의 증폭기(267)에 의해 신호가 생성된다. 신호는 아날로그-디지털 컨버터(275)(ADC)에 의해 디지털화된다. 아날로그-디지털 컨버터(275)는 디지털화된 픽셀 신호를 이미지 프로세서(280)에 공급하여, 디지털 이미지를 형성하여 출력한다.
도 10은 본 발명의 일 실시예에 따라 구성된 이미저(300)를 포함하는 프로세서 시스템(308)을 도시한다. 프로세서 시스템(308)은 디지털 카메라나 다른 이미징 시스템의 부분일 수 있다. 이미저(300)는 시스템(308)으로부터 제어 또는 다른 데이터를 수신할 수도 있다. 시스템(308)은 이미지 처리 또는 다른 이미지 핸들링 동작을 위한 중앙 처리 장치(CPU)를 갖는 프로세서(302)를 포함한다. 프로세 서(302)는 버스(304)를 통해 여러 가지 장치와 통신한다. 버스(304)에 접속되는 장치들 중 일부는 시스템(308)의 내외로 통신을 제공한다, 입/출력(I/O) 장치(306)와 이미징 장치, 즉, 이미저(300)가 그러한 통신 장치이다. 버스(304)에 접속되는 다른 장치들은 메모리 예컨대, 랜덤 액세스 메모리(RAM)(310) 또는 착탈 가능한 메모리(315)를 제공한다.
상술한 프로세스 및 장치들은 사용 및 생성될 수 있는 다수의 바람직한 방법 및 일반적인 장치들을 예시한다. 상기 설명 및 도면은 본 발명의 목적, 특징 및 이점을 달성하는 실시예들을 예시한다. 그러나, 본 발명은 상술한 예시된 실시예에 엄격히 제한되는 것은 아니다. 아래의 청구의 범위의 사상 및 범위 내에 있는 본 발명의 어떠한 변형도 본 발명의 부분으로 간주되어야 한다.

Claims (30)

  1. 제1 감광성 요소;
    상기 제1 감광성 요소와 확산 영역 사이에 연결되어, 상기 제1 감광성 요소로부터 상기 확산 영역으로 광-생성 전하를 전송하는 제1 전송 트랜지스터;
    커패시터; 및
    상기 확산 영역과 상기 커패시터 사이에 연결되어, 상기 확산 영역을 상기 커패시터에 선택적으로 접속시키는 이중 변환 이득 트랜지스터를 포함하며, 상기 이중 변환 이득 트랜지스터의 게이트가 상기 커패시터의 하나의 플레이트를 형성하는, 이미징 장치.
  2. 청구항 1에 있어서, 상기 확산 영역에 연결되는 리셋 요소를 더 포함하는, 이미징 장치.
  3. 청구항 1에 있어서, 상기 제1 감광성 요소에 연결되는 높은 동적 범위 요소를 더 포함하는, 이미징 장치.
  4. 청구항 3에 있어서, 상기 높은 동적 범위 요소는 활성화되어 상기 제1 감광성 요소로부터 전하를 방출시키는, 이미징 장치.
  5. 청구항 1에 있어서,
    제2 감광성 요소; 및
    상기 제2 감광성 요소와 상기 확산 영역 사이에 연결되는 제2 전송 트랜지스터를 더 포함하는, 이미징 장치.
  6. 청구항 5에 있어서,
    제3 감광성 요소;
    상기 제3 감광성 요소와 상기 확산 영역 사이에 연결되는 제3 전송 트랜지스터;
    제4 감광성 요소; 및
    상기 제4 감광성 요소와 상기 확산 영역 사이에 연결되는 제4 전송 트랜지스터를 더 포함하는, 이미징 장치.
  7. 청구항 1에 있어서, 상기 커패시터는 상기 이중 변환 이득 트랜지스터가 활성화될 때 상기 확산 영역의 변환 이득을 증가시키는, 이미징 장치.
  8. 청구항 1에 있어서, 상기 커패시터는 상기 이중 변환 이득 트랜지스터의 게이트와 소스 사이에 접속되는, 이미징 장치.
  9. 청구항 1에 있어서, 상기 제1 전송 트랜지스터는 상기 제1 감광성 요소에 대해 기울어진 적어도 일부분을 갖는, 이미징 장치.
  10. 청구항 1에 있어서, 상기 확산 영역에 접속되는 판독 트렁크를 더 포함하고, 상기 판독 트렁크, 상기 확산 영역은 상기 제1 감광성 요소의 측면 방향으로 위치하며, 상기 판독 트렁크는 리셋 트랜지스터, 로우 선택 트랜지스터 및 소스 폴로워 트랜지스터를 포함하는, 이미징 장치.
  11. 프로세서; 및
    상기 프로세서에 접속되는 이미징 장치를 포함하는 이미저 시스템으로서, 상기 이미징 장치는,
    제1 감광성 요소;
    상기 제1 감광성 요소와 확산 영역 사이에 연결되어, 상기 제1 감광성 요소로부터 상기 확산 영역으로 광-생성 전하를 전송하는 제1 전송 트랜지스터;
    커패시터;
    상기 확산 영역과 상기 커패시터 사이에 연결되어, 상기 확산 영역을 상기 커패시터에 선택적으로 접속시키는 이중 변환 이득 트랜지스터로서, 상기 이중 변환 이득 트랜지스터의 게이트가 상기 커패시터의 하나의 플레이트를 형성하는 이중 변환 이득 트랜지스터; 및
    상기 확산 영역에 연결되는 리셋 요소를 포함하는, 이미저 시스템.
  12. 청구항 11에 있어서, 상기 이미징 장치는 상기 제1 감광성 요소에 연결되는 높은 동적 범위 요소를 더 포함하는,이미저 시스템.
  13. 청구항 12에 있어서, 상기 높은 동적 범위 요소는 활성화되어 상기 제1 감광성 요소로부터 전하를 방출시키는, 이미저 시스템.
  14. 청구항 11에 있어서, 상기 이미징 장치는,
    제2 감광성 요소; 및
    상기 제2 감광성 요소와 상기 확산 영역 사이에 연결되는 제2 전송 트랜지스터를 더 포함하는, 이미저 시스템.
  15. 청구항 14에 있어서, 상기 이미징 장치는,
    제3 감광성 요소;
    상기 제3 감광성 요소와 상기 확산 영역 사이에 연결되는 제3 전송 트랜지스터;
    제4 감광성 요소;
    상기 제4 감광성 요소와 상기 확산 영역 사이에 연결되는 제4 전송 트랜지스터를 더 포함하는, 이미저 시스템.
  16. 청구항 11에 있어서, 상기 커패시터는 상기 이중 변환 이득 요소가 활성화될 때 상기 확산 영역의 변환 이득을 증가시키는, 이미저 시스템.
  17. 청구항 11에 있어서, 상기 커패시터는 상기 이중 변환 이득 트랜지스터의 게이트와 소스 사이에 접속되는, 이미저 시스템.
  18. 청구항 11에 있어서, 상기 제1 전송 트랜지스터는 상기 제1 감광성 요소에 대해 기울어진, 이미저 시스템.
  19. 청구항 11에 있어서, 상기 커패시터와, 확산 영역 및 상기 제1 전송 트랜지스터에 접속되는 판독 트렁크는 상기 제1 감광성 요소의 측면 방향으로 위치하는, 이미저 시스템.
  20. 확산 영역을 리셋하는 단계;
    상기 확산 영역에 광-생성 전하를 저장하는 단계;
    커패시터의 제1 전극인 이중 변환 이득 트랜지스터의 게이트를 활성화시키는 단계로서, 상기 커패시터의 제2 전극은 상기 이중 변환 이득 트랜지스터의 소스에 접속되는, 단계; 및
    상기 커패시터 내에 광-생성 전하를 저장하는 단계를 포함하는, 이미저 장치의 동작 방법.
  21. 청구항 20에 있어서,
    상기 리셋된 확산 영역을 나타내는 제1 신호를 출력하는 단계;
    상기 확산 영역에 저장된 광-생성 전하를 나타내는 제2 신호를 출력하는 단계; 및
    상기 커패시터 내에 저장된 광-생성 전하를 나타내는 제3 신호를 출력하는 단계를 더 포함하는, 이미저 장치의 동작 방법.
  22. 청구항 21에 있어서,
    상기 제1, 제2 및 제3 신호를 샘플 및 홀드하는 단계; 및
    상기 샘플 및 홀드된 제1, 제2 및 제3 신호를 사용하여 상관된 출력값을 결정하는 단계를 더 포함하는, 이미저 장치의 동작 방법.
  23. 청구항 20에 있어서, 감광성 장치로부터 잉여 전하를 유출시키는 단계를 더 포함하는, 이미저 장치의 동작 방법.
  24. 청구항 20에 있어서, 상기 광-생성 전하를 저장하는 단계는, 상기 광-생성 전하를 전송 요소를 통해 감광성 요소로부터 상기 확산 영역으로 전송하는 단계를 포함하는, 이미저 장치의 동작 방법.
  25. 청구항 20에 있어서, 상기 커패시터 내에 광-생성 전하를 저장하는 단계는,
    상기 확산 영역에 저장된 광-생성 전하가 미리 정해진 레벨을 초과하는지를 판정하는 단계; 및
    상기 확산 영역에 저장된 광-생성 전하가 미리 정해진 레벨을 초과하면, 상기 이중 변환 이득 트랜지스터의 게이트를 활성화시키는 단계를 더 포함하는, 이미저 장치의 동작 방법.
  26. 제1 감광성 요소를 제공하는 단계;
    상기 제1 감광성 요소와 확산 영역 사이에 연결되어, 상기 제1 감광성 요소로부터 상기 확산 영역으로 광-생성 전하를 전송하는 제1 전송 트랜지스터를 제공하는 단계; 및
    상기 확산 영역과 커패시터 사이에 연결되어 활성화되면 상기 확산 영역을 상기 커패시터에 접속시키는 이중 변환 이득 트랜지스터를 제공하는 단계를 포함하며,
    상기 이중 변환 이득 트랜지스터의 게이트는 상기 커패시터의 하나의 플레이트인, 이미징 장치의 제조 방법.
  27. 청구항 26에 있어서, 상기 확산 영역에 연결되는 리셋 요소를 제공하는 단계를 더 포함하는, 이미징 장치의 제조 방법.
  28. 청구항 26에 있어서, 상기 제1 감광성 요소에 연결되는 높은 동적 범위 요소를 제공하는 단계를 더 포함하는, 이미징 장치의 제조 방법.
  29. 청구항 26에 있어서,
    제2 감광성 요소를 제공하는 단계; 및
    상기 제2 감광성 요소와 상기 확산 영역 사이에 연결되는 제2 전송 트랜지스터를 제공하는 단계를 더 포함하는, 이미징 장치의 제조 방법.
  30. 청구항 29에 있어서,
    제3 감광성 요소를 제공하는 단계;
    상기 제3 감광성 요소와 상기 확산 영역 사이에 연결되는 제3 전송 트랜지스터를 제공하는 단계;
    제4 감광성 요소를 제공하는 단계; 및
    상기 제4 감광성 요소와 상기 확산 영역 사이에 연결되는 제4 전송 트랜지스터를 제공하는 단계를 더 포함하는, 이미징 장치의 제조 방법.
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