JP2009231342A - 固体撮像装置 - Google Patents

Abstract

【課題】各光電変換素子に隣接するＭＯＳトランジスタのゲートのレイアウトが非対称となった場合の各光電変換素子での暗電流の差を低減する、デジタルカメラ、デジタルビデオカメラ、複写機及びファクシミリ等に用いられる固体撮像装置及びそれを用いたカメラを提供する。
【解決手段】固体撮像装置は、第１の光電変換素子の受光面上に配された第１の反射防止膜１３０ａと、前記第２の光電変換素子の受光面上に配された第２の反射防止膜１３０ｂとを有し、前記第１の光電変換素子に隣接するゲート配線のうち、前記第１の光電変換素子に面している部分の長さの和が、前記第２の光電変換素子に隣接するゲート配線のうち前記第２の光電変換素子に面している部分の長さの和よりも短く、前記第１の反射防止膜１３０ａの面積が、前記第２の反射防止膜１３０ｂの面積よりも大きいことを特徴とする。
【選択図】図３

Description

本発明は、デジタルカメラ、デジタルビデオカメラ、複写機及びファクシミリ等に用いられる固体撮像装置及びそれを用いたカメラに関する。

固体撮像装置は多画素化の傾向にある。画素に増幅ＭＯＳトランジスタを有する増幅型固体撮像装置では、限られたチップ面積の中で画素数を増やすために、複数の光電変換素子に対して共通の画素読み出し回路を用いている。これにより、１つの光電変換素子あたりのトランジスタ数を削減する方法が実用化されている。

この場合、共通に接続された画素間における暗電流の差を小さくする手法が特許文献１に記載されている。この方法によれば、共通に接続された２つ以上画素の暗電流の差を抑制することができる。
特開２００６−０７４００９号公報

しかしながら、隣接する画素でトランジスタのゲート電極の長さと蓄積中のゲート電位を全て同じにすることは非常に困難である。特に画素の微細化が進むと、画素レイアウトの微妙な違いがエッチング精度、エッチング形状の違いにつながるので、加工後にゲート面積を同じにすることは更に困難である。更に、共通に使用するトランジスタが増加すると、駆動タイミング複雑になるため、蓄積期間中にゲート電極電位を同一にすることも困難である。特に高速の読み出しが要求されると、駆動タイミングの制約が更に増えるため、現実的には同一の電位にすることはできない。また複数の光電変換装置で、トランジスタを共有する場合に限らず、各光電変換素子に隣接するＭＯＳトランジスタのゲートの長さが異なる場合には同様の課題が生じる場合がある。

よって本発明は、各光電変換素子に隣接するＭＯＳトランジスタのゲートのレイアウトが非対称となった場合の各光電変換素子での暗電流の差を低減することを目的とする。

上記課題に鑑み、本発明は、第１及び第２の光電変換素子を含む複数の光電変換素子と、前記第１及び第２の光電変換素子の電荷に基づく信号を増幅して出力する増幅ＭＯＳトランジスタと、前記増幅トランジスタのゲートの電位を基準電位とするリセットＭＯＳトランジスタと、を少なくとも有する固体撮像装置であって、前記第１の光電変換素子の受光面上に配され、該第１の光電変換素子と層間絶縁膜との界面における光の反射を低減する第１の反射防止膜と、前記第２の光電変換素子の受光面上に配され、該第２の光電変換素子と層間絶縁膜との界面における光の反射を低減する第２の反射防止膜と、を有し、前記第１の光電変換素子に隣接する素子分離領域上に配された前記増幅ＭＯＳトランジスタ及び前記リセットＭＯＳトランジスタのゲート配線のうち、前記第１の光電変換素子に面している部分の長さの和が、前記第２の光電変換素子に隣接する素子分離領域上に配された前記増幅ＭＯＳトランジスタ及び前記リセットＭＯＳトランジスタのゲート配線のうち前記第２の光電変換素子に面している部分の長さの和よりも短く、前記第１の反射防止膜の面積が、前記第２の反射防止膜の面積よりも小さいことを特徴とする。

本発明によれば、暗電流差の低減された固体撮像装置を提供することが可能となる。

（第１の実施形態）
本実施形態の固体撮像装置の等価回路図を図１に示す。４００ａ，ｂは光電変換素子である。４００ａを第１の光電変換素子、４００ｂを第２の光電変換素子とする。ここではフォトダイオードを用いている。ここでは二つの光電変換素子のみしか示していないが、更に多数の光電変換素子を有していてもよい。

４０１ａ，ｂは光電変換素子の電荷を転送する転送部である。ここではＭＯＳトランジスタを用いている。４０４は後述の増幅部の入力部をリセットするリセット部である。増幅トランジスタのゲートの電位を基準電位とする。ここではＭＯＳトランジスタを用いている。４０５は光電変換素子で生じた信号電荷に基づく信号を増幅して出力する増幅部である。ここではＭＯＳトランジスタを用いており、不図示の定電流源と共にソースフォロワ回路を構成している。ＭＯＳトランジスタ４０５のゲートは半導体基板に配される浮遊拡散領域（ＦＤ領域）と電気的に接続されている。光電変換素子４００から転送部を介してＦＤ領域へ信号電荷が転送されて電圧に変換され、この電圧に基づく信号がＭＯＳトランジスタ４０５を介して信号線へ読み出される。

４０６は選択部であり、ＭＯＳトランジスタ４０５の動作、非動作状態を制御し画素の選択動作を行なう。ここではＭＯＳトランジスタを用いている。図１では複数の光電変換素子（２つ）に対して読み出し回路部（ＭＯＳトランジスタ４０４、４０５、４０６）が共通に設けられている。

図２に図１で説明した等価回路図に対応する固体撮像装置の平面図を示す。

５００ａは第１の光電変換素子の一部を構成する半導体領域、５００ｂは第２の光電変換素子の一部を構成する半導体領域である。これらは、信号電荷を蓄積可能な領域であり、信号電荷が電子の場合にはＮ型の半導体領域、ホールの場合にはＰ型の半導体領域である。５０１ａ，ｂは転送部を構成するＭＯＳトランジスタ（転送ＭＯＳトランジスタ）のゲートである。

５１３はリセット部を構成するＭＯＳトランジスタ（リセットＭＯＳトランジスタ）のゲートである。５１４は増幅部を構成するＭＯＳトランジスタ（増幅ＭＯＳトランジスタ）のゲートである。５１５は選択部を構成するＭＯＳトランジスタ（選択ＭＯＳトランジスタ）のゲートである。各ゲートはＭＯＳトランジスタのチャネルとなるべき活性領域上と、各活性領域を画定する素子分離領域上とに配されている。説明のためチャネル上に配される部分と、素子分離領域上に配される部分とを総称してゲートとする。

Ｌｓは選択ＭＯＳトランジスタのゲートの長さ、ＬｒはリセットＭＯＳトランジスタのゲートの長さ、Ｌｆは増幅ＭＯＳトランジスタのゲートの長さを示す。更に詳細には、光電変換素子に隣接する素子分離領域上に配された各ＭＯＳトランジスタのゲート配線のうち、各光電変換素子に面している部分の長さを示している。

添え字はそれぞれ第１、第２の光電変換素子にそれぞれ隣接し、且つそれぞれの光電変換素子に面していることを示す。各光電変換素子によって、各光電変換素子に隣接する部分のゲートの長さが異なっている。具体的には、本実施形態ではＬｓ１＋Ｌｒ１＋Ｌｆ１＜Ｌｓ２＋Ｌｒ２＋Ｌｆ２という関係である。ここで転送ＭＯＳトランジスタは、全ての光電変換素子に対して一つずつ設けられているので隣接するゲート長さが各光電変換素子によって異なるということがおこらない。したがって、以下の説明では転送ＭＯＳトランジスタを除いた他のトランジスタに関して説明を行なう。

５２０ａは第１の光電変換素子の受光面上に配された第１の反射防止膜である。５２０ｂは第２の光電変換素子の受光面上に配された第２の反射防止膜である。光電変換素子と不図示の層間絶縁膜との界面における入射光の反射を低減する。光電変換素子を構成する材料、例えばシリコンと、層間絶縁膜を構成する材料、例えばシリコン酸化膜との間の屈折率を有する材料で構成するのがよい。例えば、シリコン窒化膜が用いられる。

５３０ａ、５３０ｂはチャネルストップ領域である。信号電荷と逆導電型の半導体領域により構成され、素子分離領域下や側面に配されて隣接する活性領域間のチャネル形成を抑制する。第１のチャネルストップ領域５３０ａは第１の光電変換素子に隣接する素子分離領域下部に、第１の光電変換素子に隣接して配されている。第２のチャネルストップ領域５３０ｂは第２の光電変換素子に隣接する素子分離領域下部に、第２の光電変換素子に隣接して配されている。例えば信号電荷が電子の場合にはＰ型の半導体領域で構成される。

図３（ａ）は、図２のＡ−Ａ´における断面図、図３（ｂ）はＢ−Ｂ´における断面図である。各半導体領域の導電型は信号電荷として電子を用いる場合について説明する。信号電荷としてホールを用いる場合には各半導体領域の導電型を逆導電型とすればよい。

１００ａ、１００ｂは光電変換素子の一部を構成するＮ型の半導体領域である。信号電荷を蓄積しうる領域である。図２の５００ａ、５００ｂに対応する。

１０２はＰ型のウエルである。Ｐ型ウエル１０２の一部と１００ａ，ｂとでＰＮ接合ダイオードを構成し、このＰＮ接合ダイオードが光電変換素子を構成する。

１０３は素子分離領域である。ＬＯＣＯＳ、ＳＴＩなどで構成される。素子分離領域１０３により各素子が形成される活性領域が画定される。例えば、光電変換素子の一部を構成する半導体領域１００ａ，ｂの周囲は、電荷を転送するチャネル領域を除いて素子分離領域１０３により囲まれている。素子分離領域により隣接する活性領域と電気的に分離されている。隣接する活性領域には、例えば、各ＭＯＳトランジスタのソース、ドレイン領域、もしくは隣接する光電変換素子が配される。チャネル領域上には、転送部を構成するＭＯＳトランジスタのゲートが配されている。１０４は素子分離領域１０３上に配されたＭＯＳトランジスタのゲート配線である。ここでは、選択ＭＯＳトランジスタのゲート配線である。

１０６は隣接する活性領域に配されたＭＯＳトランジスタのソース、ドレイン領域である。１０７は半導体領域１００ａ，ｂの上部に配されたＰ型の半導体領域である。Ｐ型半導体領域１０７により光電変換素子をいわゆる埋め込み型のフォトダイオードとすることが可能となり、表面で発生する暗電流の影響を抑制することが可能となる。

１２０、１２１はＰ型のチャネルストップ領域である。図２の５３０ａ，ｂに対応する。チャネルストップ領域１２０はチャネルストップ領域１２１の上部に配され、不純物濃度がチャネルストップ領域１２１に比べて低くなっている。チャネルストップ領域１２０，１２１は、少なくとも素子分離領域１０３下部に配されている。側面まで延在していてもよい。

１３０ａ、１３０ｂは反射防止膜である。図２の５２０ａ，ｂに対応する。反射防止膜１３０を形成した後に不図示の層間絶縁膜及び金属の配線層による多層配線構造が積層される。

多層配線構造を構成する金属配線層上には、例えばプラズマＣＶＤ法により形成されたシリコン窒化膜（不図示）が配される。このシリコン窒化膜は保護膜として機能する。このシリコン窒化膜を用いて受光表面近傍の界面準位を低減させる、水素シンター処理を行なう。具体的には、シリコン窒化膜を形成した後に、４００℃〜４７５℃の熱処理を行うことにより、シリコン窒化膜から水素ラジカルを離脱させ、層間絶縁膜中を拡散して基板に到達させる。この水素ラジカルがシリコンとシリコン酸化膜（層間絶縁膜等）との界面準位を低減する。界面準位を低減させることにより、暗電流源が低減するため、暗電流を抑制することが可能となる。

更に、カラー撮像を行う固体撮像装置の場合には、最上層に色フィルターとマイクロレンズを配してもよい。

上述したように本実施形態においては第１の光電変換素子と、素子分離領域を介してこれに隣接する第２の光電変換素子とで、それぞれの光電変換素子に隣接するゲートの長さが異なる。具体的には、Ｌｓ１＋Ｌｒ１＋Ｌｆ１＜Ｌｓ２＋Ｌｒ２＋Ｌｆ２である。図２から明らかなように、選択ＭＯＳトランジスタのゲート長さが第１の光電変換素子に隣接する部分の長さに比べて、第２の光電変換素子に隣接する部分の長さが長い。ここで選択ＭＯＳトランジスタは、光電変換素子に電荷を蓄積している期間（電荷蓄積期間）中の一部において導通状態となる。これは例えばＣＤＳ処理などを行なう際に必要な画素のリセット信号を外部に読み出すためである。また更に信号の読み出しを高速に行なう必要がある場合においても導通状態とする場合がある。

選択ＭＯＳトランジスタがＮ型であるとすると、ゲートに非導通状態に比べて高い電圧が供給される。ゲートに高い電圧が供給されている状態においては、素子分離領域下のＰ型のチャネルストップ領域と素子分離領域界面付近に電子が集まりこれが暗電流源となる。ここで、各光電変換素子に対して隣接する選択ＭＯＳトランジスタのゲートの長さが異なるようなレイアウトの非対称性が存在すると、各光電変換素子に対する暗電流が異なる場合がある。本実施形態においてはこのレイアウトの非対称性によって生じる暗電流差を反射防止膜の面積を異ならせることによって抑制する。具体的には、反射防止膜５２０ａの面積を反射防止膜５２０ｂの面積よりも大きくする。

反射防止膜は、通常層間絶縁膜として用いられるシリコン酸化膜などと比較すると水素吸蔵効果を有する場合が多い。例えば、シリコン窒化膜を反射防止膜として用いた場合などである。このような構成で、界面準位の低減のために上述のように反射防止膜越しに水素ラジカルを供給させた場合には、供給した水素ラジカルのうち所定の割合が反射防止膜により捕獲される。捕獲量は反射防止膜の体積により異なるが、通常反射防止膜の膜厚は各画素で一定であるため、ほぼ面積によって捕獲量は決まる。本発明者らは、反射防止膜の面積により水素捕獲量が異なることに着目し、隣接する選択ＭＯＳトランジスタのゲート電極の長さの違いによる暗電流差を反射防止膜の面積を調整することにより低減した。

具体的には、隣接する選択ＭＯＳトランジスタのゲートの長さが短い光電変換素子（第１の光電変換素子）の反射防止膜の面積を、隣接する選択ＭＯＳトランジスタのゲートの長さが長い光電変換素子（第２の光電変換素子）の反射防止膜の面積よりも大きくした。図２における５２０ａ（図３における１３０ａ）の面積を、５２０ｂ（図３における１３０ｂ）の面積よりも大きくしている。

このような構成によれば、水素供給による界面準位の低減効果が第１の光電変換素子に比べて第２の光電変換素子のほうが大きくなり、第１の光電変換素子と第２の光電変換素子との暗電流差を抑制することが可能となる。

全蓄積期間中に選択トランジスタを導通させる電圧がゲートに供給されている場合、選択ＭＯＳトランジスタのゲートのレイアウト非対称性によって数％〜十数％の暗電流差が生じる場合があった。これに対して本実施形態の構成を適用することにより、この暗電流差を３０％程度低減することが可能となった。

本実施形態においては特に選択ＭＯＳトランジスタを用いて説明したが、これに限られるものではない。光電変換素子の蓄積期間中の少なくとも一部に、素子分離領域下のチャネルストップ領域などの半導体領域に暗電流の元となる電荷が集まるような電圧が供給され得るものであれば適用可能である。したがって、リセットＭＯＳトランジスタが蓄積期間中の一部に増幅ＭＯＳトランジスタのゲートにリセット電圧を供給する場合も、非導通状態と比べて高い電圧となるため本実施形態を適用することができる。また信号電荷をホールとし各ＭＯＳトランジスタをＰ型とした場合には、全ての導電型が逆となるのみで暗電流発生のメカニズムは同様である。この場合にも光電変換素子の蓄積期間中において、ＭＯＳトランジスタを導通させるための電圧（パルス）が供給されていれば同様に本実施形態の構成を適用可能である。

更に、本実施形態においては選択ＭＯＳトランジスタ、転送ＭＯＳトランジスタを有する構成に関して説明したが、これらを有さない構成においても適用可能である。具体的には光電変換素子と、増幅ＭＯＳトランジスタのゲートが直接接続されている構成や選択ＭＯＳトランジスタを設けずにリセットＭＯＳトランジスタにより増幅ＭＯＳトランジスタのゲートの電位を制御することにより画素の選択を行なう場合である。後者の場合には少なくとも増幅、リセットＭＯＳトランジスタのゲート配線のうち、第１の光電変換素子に面している部分の長さの和が、第２の光電変換素子に面している部分の長さの和よりも短い場合に適用可能である。

また反射防止膜のレイアウトは図２、３に限られるものではない。ただし、光電変換素子に対するエッチングダメージなどを考慮すると、その反射防止膜の端部は素子分離領域上に存在するのがよい。つまり、反射防止膜は光電変換素子の表面は全て覆い、素子分離領域もしくは素子分離領域上のゲート配線を覆って配されるのがよい。

（第２の実施形態）
本実施形態の平面図を図４に、図４のＡ−Ａ´、Ｂ−Ｂ´断面図を図５に示す。第１の実施形態と同様の機能を有する部分には同様の符号を付し詳細な説明は省略する。本実施形態においては反射防止膜の面積は異ならせることなく、チャネルストップ領域の面積（幅）を異ならせている。ここでチャネルストップ領域の面積とは上面図における面積を指す。

本実施形態においても第１の実施形態と同様に、各光電変換素子に隣接するＭＯＳトランジスタのゲート長さが異なる。図４では、半導体領域５００ａを含んで構成される第１の光電変換素子と、半導体領域５００ｂを含んで構成される第２の光電変換素子とにそれぞれ隣接するゲート長さが異なる。具体的にはＬｓ１＋Ｌｒ１＋Ｌｆ１＜Ｌｓ２＋Ｌｒ２＋Ｌｆ２の関係を満たしている。本実施形態においても第１の実施形態と同様に第１の光電変換素子と第２の光電変換素子とでゲートレイアウトの非対称性に起因する暗電流差が存在する。本実施形態においては、反射防止膜の面積を異ならせることなく、チャネルストップ領域の面積（幅）により暗電流差を抑制している。ここで幅を異ならせることにより暗電流発生量が異なる理由を説明する。活性領域を画定するために設けられる絶縁体により構成される素子分離領域とシリコンとの界面は、素子分離領域形成時のダメージ等により暗電流源となりやすい。チャネルストップ領域を配することにより、この界面近傍で発生する暗電流を抑制することが可能となる。素子分離領域とシリコンとの界面近傍にチャネルストップ領域が配されていることが重要であるため、素子分離領域の上面図における幅に対してどの程度の幅を覆っているかが重要である。つまり、チャネルストップ領域の幅を異ならせることにより素子分離領域とシリコンとの界面を覆うことが可能な領域を異ならせることが可能になる。したがって、チャネルストップ領域の幅を異ならせる。

具体的には図４のチャネルストップ領域４３０ａ、４３０ｂの、半導体領域５００の上下に配されている部分の幅をＲｃｎｓａ＜Ｒｃｎｓｂとした。チャネルストップ領域の幅が広い方が流れ込む電荷量をより抑制することが可能となる。つまり。暗電流の抑制量が大きくなる。したがって、第１の光電変換素子に隣接するチャネルストップ領域４２０ａの幅を第２の光電変換素子に隣接するチャネルストップ領域４２０ｂの幅よりも狭くすることにより、暗電流の差を抑制することが可能となる。チャネルストップ領域の幅を異ならせる領域は、ゲート長さが異なる部分の近傍に配されたチャネルストップ領域とするのがよい。具体的には選択ＭＯＳトランジスタのゲートの長さが異なるのであれば、選択ＭＯＳトランジスタのゲート配線が配された素子分離領域下のチャネルストップ領域の幅を異ならせるのがよい。図４においては、左右方向のチャネルストップ領域の幅は異ならせずに、上下方向のチャネルストップ領域の幅を異ならせている。

本実施形態においても、レイアウトの非対称性により生じる暗電流差を抑制することが可能となる。

（第３の実施形態）
本実施形態の固体撮像装置の平面図を図６に示す。図６のＡ−Ａ´における断面図を図７（ａ）に、図６のＢ−Ｂ´における断面を図７（ｂ）に示す。第１、２の実施形態と同様の機能を有する部分には同様の符号を付し詳細な説明は省略する。

本実施形態においては、光電変換素子での蓄積期間中において、第１、第２の実施形態に比べてゲートに低い電圧（非導通）が供給されている時間が長い場合に関して説明する。最も象徴的には、光電変換素子の全蓄積期間中において複数のＭＯＳトランジスタのゲートに、当該ＭＯＳトランジスタを非導通とする電圧が供給されているような状態である。ここで複数のＭＯＳトランジスタとは、各光電変換素子に対して複数設けられており、信号の読み出しや、リセットなどを行なうものである。

本実施形態においても第１の光電変換素子と第２の光電変換素子、それぞれに隣接するゲートの長さが異なっている。具体的には、Ｌｓ１＋Ｌｒ１＋Ｌｆ１＜Ｌｓ２＋Ｌｒ２＋Ｌｆ２の関係を満たしている。

本実施形態においては蓄積期間中に各ゲートに非導通となる電圧が供給される時間が長いため、第１、第２の実施形態に比べると、レイアウトの非対称性により生じる暗電流の差は小さくなる。しかし、低照度での撮影や長時間露光（長時間蓄積）での撮影においては、小さな暗電流差であっても画像に対する影響は小さくない。

ここで素子分離領域上にゲート配線が配されている領域と、配されていない領域との素子分離領域下の電荷状態の違いに関して説明する。電子の数は素子分離領域上にゲート配線が配されている領域の方が配されていない領域に比べて少ない。したがって、暗電流に関してもゲート配線が配される領域の方が発生量が小さくなる。この暗電流差を抑制するために、隣接するゲート長さが長い方の光電変換素子、本実施形態では第２の光電変換素子の上部に配された反射防止膜の面積を第１の光電変換素子の上部に配された反射防止膜の面積よりも大きくする。図６における反射防止膜６２０ｂ（７３０ｂ）の面積が、図６における反射防止膜６２０ａ（７３０ａ）の面積よりも大きい。つまり半導体領域５００ｂ（１００ｂ）を含んで構成される第２の光電変換素子上の反射防止膜６２０ｂ（７３０ｂ）の面積が、半導体領域５００ａ（１００ａ）を含んで構成される第１の光電変換素子上の反射防止膜６２０ａ（７３０ａ）の面積よりも大きい。

このような構成とすることによりゲートレイアウトの非対称性により生じる暗電流差を抑制することが可能となる。反射防止膜のレイアウトに関しては図６、７に限られるものではない。実施形態１と同様に、反射防止膜は光電変換素子に対するエッチングダメージなどを考慮すると、その端部は素子分離領域上に存在するのがよい。つまり、反射防止膜は光電変換素子の表面は全て覆い、素子分離領域もしくは素子分離領域上のゲート電極を覆う領域の大きさにより面積を調整するのがよい。

（第４の実施形態）
本実施形態の固体撮像装置の平面図を図８に示す。図８のＡ−Ａ´における断面図を図９（ａ）に、図８のＢ−Ｂ´における断面を図９（ｂ）に示す。第１〜第３の実施形態と同様の機能を有する部分には同様の符号を付し詳細な説明は省略する。本実施形態においては、ゲート電極に対して第３の実施形態と同様の電圧が供給される構成において、暗電流の差をチャネルストップ領域の幅により抑制する。図８において８３０ａが第１の光電変換素子に隣接するチャネルストップ領域、８３０ｂが第２の光電変換素子に隣接するチャネルストップ領域である。図９において９２０ａ、９２１ａが第１の光電変換素子に隣接するチャネルストップ領域であり、９２０ｂ、９２１ｂが第２の光電変換素子に隣接するチャネルストップ領域である。図８、９により明らかなように、第１の光電変換素子に隣接するチャネルストップ領域９２０ａの幅を第２の光電変換素子に隣接するチャネルストップ領域９２０ｂの幅よりも広くする。更に第２の実施形態と同様に、チャネルストップ領域の幅を異ならせる領域は、ゲートの長さが異なる部分の近傍に配されたチャネルストップ領域とするのがよい。具体的には本実施形態のように選択ＭＯＳトランジスタのゲートの長さが異なるのであれば、選択ＭＯＳトランジスタが配された素子分離領域下のチャネルストップ領域の幅を異ならせるのがよい。具体的には、図４の左右方向のチャネルストップ領域の幅を異ならせずに、上下方向のチャネルストップ領域の幅を異ならせている。

（第５の実施形態）
本実施形態の固体撮像装置の平面図を図１０に示す。第１〜４の実施形態と同様の機能を有する部分には同様の符号を付し、詳細な説明は省略する。本実施形態においては、リセットＭＯＳトランジスタのゲート１０１３の形状が、第１〜４の実施形態と異なる。蓄積期間中における各ＭＯＳトランジスタのゲート電極へ供給される電圧は第４の実施形態と同様である。

蓄積期間中にＭＯＳトランジスタを導通させる電圧がゲートに供給されているＭＯＳトランジスタと、非導通にさせる電圧がゲートに供給されているＭＯＳトランジスタとが混在する場合を考える。この場合には、導通する電圧がゲートに供給されているＭＯＳトランジスタのゲート電極のレイアウトに注目する。暗電流差に対する影響が大きいためである。

本実施形態では、蓄積期間中にハイレベルの電圧が供給される期間を有するリセットＭＯＳトランジスタのゲートの第２の光電変換素子５００ｂに隣接する長さＬｒ２が、増幅ＭＯＳトランジスタのゲートの第１の光電変換素子５００ａに隣接する長さＬｆ２より長い。したがって、反射防止膜１０２０ａの面積より、反射防止膜１０２０ｂの面積を大きくすることにより、第１の光電変換素子５００ａと第２の光電変換素子５００ｂの暗電流の差を低減することができる。

図１１ではチャネルストップ領域１１３０の幅Ｒｎｃｓａ，Ｒｎｃｓｂの幅を異ならせることにより暗電流差を低減している。Ａ−Ａ´、Ｂ−Ｂ´における断面はこれまで述べてきた実施形態と同様であるため詳細な説明は省略する。１１１３はリセットＭＯＳトランジスタのゲート、
また図１０と図１１に示すように蓄積期間中に異なるＭＯＳトランジスタのゲートに導通させるため電圧が供給される場合には、導通電圧が供給される期間の長さおよびそれぞれのゲートが光電変換素子と隣接する長さを積分する。そして、反射防止膜の面積及びチャネルストップ領域の幅が等しい場合の暗電流の差を算出する。算出した暗電流の差を低減するように、反射防止膜あるいはチャネルストップ領域の面積の異ならせればよい。

（第６の実施形態）
本実施形態の固体撮像装置の等価回路図を図１２に、平面図を図１３に示す。第１〜第５の実施形態と同様の機能を有する部分には同様の符号を付し詳細な説明は省略する。本実施形態においては画素増幅部の入力部となる増幅ＭＯＳトランジスタのゲートの電位を制御することにより画素の選択を行なう例に関して説明する。具体的にはリセットＭＯＳトランジスタ１２０４により増幅ＭＯＳトランジスタのゲートに選択、非選択の少なくとも二つの異なる電圧を供給することにより画素の選択動作を行なう。選択ＭＯＳトランジスタを別途設けていないため、第１〜第５の実施形態に比べて、画素領域に配されるＭＯＳトランジスタの数が更に少なくなり画素の縮小化には有利である。しかしながら、ひとつのトランジスタが複数の役割を担うため、駆動タイミングの自由度は低い。つまり、蓄積期間中に暗電流の発生を小さくするためにＭＯＳトランジスタのゲートに非導通とするための低い電圧を供給する時間を長く取ることができない。このような構成においては、高い電圧を供給されているゲートの割合が増えるため、レイアウトの非対称性により生じる暗電流差も大きくなる傾向にある。

図１２において、１２００が光電変換素子、１２０１が転送ＭＯＳトランジスタ、１２０４がリセットＭＯＳトランジスタ、１２０５が増幅ＭＯＳトランジスタである。本実施形態においては、リセットＭＯＳトランジスタ１３１３と増幅トランジスタ１３１４の配置がこれまでの実施形態とは異なる。リセットＭＯＳトランジスタを介して増幅ＭＯＳトランジスタのゲート電位を制御し画素を選択する場合には、蓄積期間中にリセットトランジスタのゲートにはロウレベルの電圧が供給される。そして、増幅トランジスタのゲートには蓄積期間の一部の期間でハイレベルの電圧が供給される。したがって隣接する増幅ＭＯＳトランジスタ１３１４のゲート長さの違いが暗電流差に対する影響が大きい。第１の光電変換素子５００ａに隣接するゲート長さＬｆ１に比べて、第２の光電変換素子５００ｂと隣接するゲート長さＬｆ２の方が短い。したがって、反射防止膜１３２０ａの面積を１３２０ｂの面積に比べて小さくする。このように反射防止膜の面積を異ならせることにより、暗電流の差を低減することが可能となる。

図１４においては、図１３とＭＯＳトランジスタのゲートのレイアウトは同様であり、チャネルストップ領域１４３０の幅を異ならせている。第１の光電変換素子に隣接するチャネルストップ領域１４３０ａの幅Ｒｃｎｓａを第２の光電変換素子に隣接するチャネルストップ領域１４３０ｂの幅Ｒｃｎｓｂよりも大きくする。このような構成によっても図１３と同様に暗電流差を低減することが可能となる。

（第７の実施形態）
本実施形態の固体撮像装置の等価回路図を図１５に、平面図を図１６に示す。第１〜第６の実施形態と同様の機能を有する部分には同様の符号を付し詳細な説明は省略する。本実施形態においては４つの光電変換素子により画素の読み出し回路を共有している。

図１５において光電変換素子１５００ａ〜ｄによって、画素の読み出し回路を構成する、リセットＭＯＳトランジスタ１５０４、増幅ＭＯＳトランジスタ１５０５、選択ＭＯＳトランジスタ１５０６を共有している。１５０１ａ〜ｄは転送ＭＯＳトランジスタである。

図１６においては、ＭＯＳトランジスタのゲートレイアウトの非対称性をできるだけ小さくするために、ダミーゲート１６１６を設けている。ダミーゲートは回路機能を果たさない。蓄積期間中における各ＭＯＳトランジスタのゲートに供給される電圧は、リセットＭＯＳトランジスタ、増幅ＭＯＳトランジスタにはハイレベルの電圧、選択ＭＯＳトランジスタのゲートにはロウレベルの電圧が供給されている。１６２０は反射防止膜である。１６１３はリセットＭＯＳトランジスタのゲート、１６１４は増幅ＭＯＳトランジスタのゲート、１６１５は選択ＭＯＳトランジスタのゲートである。

各光電変換素子に隣接するゲートの長さはそれぞれ、Ｌｆ１＋Ｌｄ２、Ｌｓ１＋Ｌｆ２、Ｌｒ１＋Ｌｓ２、Ｌｄ１＋Ｌｒ２となる。このうちゲートにハイレベルの電圧が供給されているゲート長さが長い順に並べると、第３の光電変換素子４００ｃ、４００ｄ、４００ｂ、４００ａの順となる。このゲート長さの違いに基づいて、反射防止膜１６２０の面積を、１６２０ａ＞１６２０ｂ＞１６２０ｄ＞１６２０ｃとした。このような構成により暗電流差を低減することが可能となる。また図示はしないが、上述の実施形態と同様にチャネルストップ領域の長さを異ならせることによっても暗電流差を低減することが可能となる。

以上、具体的な実施形態を挙げて本発明の説明を行なったが本発明はこれら実施形態に限定されるものではなく、発明の要旨を逸脱しない限りで適宜変更、組み合わせは可能である。例えば、各実施形態の図面においては、反射防止膜、チャネルストップ領域の両者を設けた構成に関して説明したが、どちらか一方のみを有する構成にも適用可能である。更に、反射防止膜及びチャネルストップ領域の両者を有する場合には、どちらか一方の面積、もしくは幅を変化させても良いし、両者を変化させてもよい。暗電流差などによって適宜組み合わせればよい。

また複数の光電変換素子で画素の読み出し回路のＭＯＳトランジスタを供給する構成に関して述べたが、ＭＯＳトランジスタのゲートのレイアウトが非対称になるのであればよい。つまり読み出し回路を構成するＭＯＳトランジスタの数は各光電変換素子で等しい構成にも適用可能である。

更に、信号電荷としてホールを用いる場合には各半導体領域の導電型を逆にし、電圧関係も逆とすることにより同様に適用可能である。

本発明の固体撮像装置の等価回路図の一例である。 第１の実施形態の固体撮像装置の平面図である。 第１の実施形態の固体撮像装置の断面図である。 第２の実施形態の固体撮像装置の平面図である。 第２の実施形態の固体撮像装置の断面図である。 第３の実施形態の固体撮像装置の平面図である。 第３の実施形態の固体撮像装置の断面図である。 第４の実施形態の固体撮像装置の平面図である。 第４の実施形態の固体撮像装置の断面図である。 第５の実施形態の固体撮像装置の平面図である。 第５の実施形態の固体撮像装置の変形例の平面図である。 第６の実施形態の固体撮像装置の等価回路図である。 第６の実施形態の固体撮像装置の平面図である。 第５の実施形態の固体撮像装置の変形例の平面図である。 第７の実施形態の固体撮像装置の等価回路図である。 第７の実施形態の固体撮像装置の平面図である。

符号の説明

１２０、１２１、５３０ チャネルストップ領域
１０３ 素子分離領域
４００ 光電変換素子
４０４ リセットＭＯＳトランジスタ
４０５ 増幅ＭＯＳトランジスタ
５０１、５１３、５１４、５１５ ＭＯＳトランジスタのゲート
５２０ 反射防止膜

Claims (14)

1. 第１及び第２の光電変換素子を含む複数の光電変換素子と、
   前記光電変換素子の電荷に基づく信号を増幅して出力する増幅ＭＯＳトランジスタと、
   前記増幅トランジスタのゲートの電位を基準電位とするリセットＭＯＳトランジスタと、を少なくとも有する固体撮像装置であって、
   前記第１の光電変換素子の受光面上に配され、該第１の光電変換素子と層間絶縁膜との界面における光の反射を低減する第１の反射防止膜と、
   前記第２の光電変換素子の受光面上に配され、該第２の光電変換素子と層間絶縁膜との界面における光の反射を低減する第２の反射防止膜と、を有し、
   前記第１の光電変換素子に隣接する素子分離領域上に配された前記増幅ＭＯＳトランジスタ及び前記リセットＭＯＳトランジスタのゲート配線のうち、前記第１の光電変換素子に面している部分の長さの和が、前記第２の光電変換素子に隣接する素子分離領域上に配された前記増幅ＭＯＳトランジスタ及び前記リセットＭＯＳトランジスタのゲート配線のうち前記第２の光電変換素子に面している部分の長さの和よりも小さく、前記第１の反射防止膜の面積が、前記第２の反射防止膜の面積よりも大きいことを特徴とする固体撮像装置。
2. 前記増幅ＭＯＳトランジスタは前記第１及び第２の光電変換素子に共通に設けられていることを特徴とする請求項１に記載の固体撮像装置。
3. 前記増幅ＭＯＳトランジスタもしくは前記リセットＭＯＳトランジスタのゲートには、前記光電変換素子の電荷蓄積期間において当該ＭＯＳトランジスタを導通させる電圧が供給されていることを特徴とする請求項１又は２のいずれかに記載の固体撮像装置。
4. 前記複数の光電変換素子は更に第３、４の光電変換素子を有し、前記増幅ＭＯＳトランジスタは、前記第１、２、３および４の光電変換素子に共通に設けられていることを特徴とする請求項１〜３のいずれか１項に記載の固体撮像装置。
5. 更に、前記増幅ＭＯＳトランジスタからの信号の読み出しを制御する選択ＭＯＳトランジスタを有することを特徴とする請求項１〜４のいずれか１項に記載の固体撮像装置。
6. 更に、前記光電変換素子の電荷を前記増幅ＭＯＳトランジスタのゲートに転送する転送ＭＯＳトランジスタを有し、前記リセットＭＯＳトランジスタにより前記増幅ＭＯＳトランジスタのゲートの電位を制御することにより、該増幅ＭＯＳトランジスタからの信号の読み出しを制御することを特徴とする請求項１〜４のいずれか１項に記載の固体撮像装置。
7. 第１及び第２の光電変換素子を含む複数の光電変換素子と、
   前記第１及び第２の光電変換素子の電荷に基づく信号を増幅して出力する増幅ＭＯＳトランジスタと、
   前記増幅トランジスタのゲートの電位を基準電位とするリセットＭＯＳトランジスタと、を少なくとも有する固体撮像装置であって、
   前記第１の光電変換素子に隣接する素子分離領域下部に、前記第１の光電変換素子に隣接して配された第１のチャネルストップ領域と、
   前記第２の光電変換素子に隣接する素子分離領域下部に、前記第２の光電変換素子に隣接して配された第２のチャネルストップ領域と、を有し、
   前記第１の光電変換素子に隣接する素子分離領域上に配された前記増幅ＭＯＳトランジスタ及び前記リセットＭＯＳトランジスタのゲート配線のうち、第１の光電変換素子に面している部分の長さの和が、前記第２の光電変換素子に隣接して配された素子分離領域上に配された前記増幅ＭＯＳトランジスタ及び前記リセットＭＯＳトランジスタのゲート配線のうち前記第２の光電変換素子に面している部分の長さの和よりも小さく、前記第１のチャネルストップ領域の幅が、前記第２のチャネルストップ領域の幅よりも狭いことを特徴とする固体撮像装置。
8. 前記増幅ＭＯＳトランジスタは前記第１及び第２の光電変換素子に共通に設けられていることを特徴とする請求項７に記載の固体撮像装置。
9. 前記増幅ＭＯＳトランジスタもしくは前記リセットＭＯＳトランジスタのゲートには、前記光電変換素子の電荷蓄積期間において当該ＭＯＳトランジスタを導通させる電圧が供給されていることを特徴とする請求項７又は８のいずれかに記載の固体撮像装置。
10. 前記複数の光電変換素子は更に第３、４の光電変換素子を有し、前記増幅ＭＯＳトランジスタは、前記第１、２、３および４の光電変換素子に共通に設けられていることを特徴とする請求項７〜９のいずれか１項に記載の固体撮像装置。
11. 更に、前記増幅ＭＯＳトランジスタからの信号の読み出しを制御する選択ＭＯＳトランジスタを有することを特徴とする請求項７〜１０のいずれか１項に記載の固体撮像装置。
12. 更に、前記光電変換素子の電荷を前記増幅ＭＯＳトランジスタのゲートに転送する転送ＭＯＳトランジスタを有し、前記リセットＭＯＳトランジスタにより前記増幅ＭＯＳトランジスタのゲートの電位を制御することにより、該増幅ＭＯＳトランジスタからの信号の読み出しを制御することを特徴とする請求項７〜１０のいずれか１項に記載の固体撮像装置。
13. 第１及び第２の光電変換素子を含む複数の光電変換素子と、
    前記光電変換素子の電荷に基づく信号を読み出すためのトランジスタを各光電変換素子に対して複数有する固体撮像装置であって、
    前記第１の光電変換素子の受光面上に配され、該第１の光電変換素子と層間絶縁膜との界面における光の反射を低減する第１の反射防止膜と、
    前記第２の光電変換素子の受光面上に配され、該第２の光電変換素子と層間絶縁膜との界面における光の反射を低減する第２の反射防止膜と、を有し、
    前記第１の光電変換素子に隣接する素子分離領域上に配された前記複数のＭＯＳトランジスタのゲート配線のうち、前記第１の光電変換素子に面している部分の長さの和が、前記第２の光電変換素子に隣接する素子分離領域上に配された前記複数のＭＯＳトランジスタのゲート配線のうち前記第２の光電変換素子に面している部分の長さの和よりも小さく、
    前記光電変換素子の全蓄積期間中において前記複数のＭＯＳトランジスタのゲートには当該ＭＯＳトランジスタを非導通とする電圧が供給されており、
    前記第１の反射防止膜の面積が、前記第２の反射防止膜の面積よりも小さいことを特徴とする固体撮像装置。
14. 第１及び第２の光電変換素子を含む複数の光電変換素子と、
    前記光電変換素子の電荷に基づく信号を読み出すためのトランジスタを各光電変換素子に対して複数有する固体撮像装置であって、
    前記第１の光電変換素子に隣接する素子分離領域下部に、前記第１の光電変換素子に隣接して配された第１のチャネルストップ領域と、
    前記第２の光電変換素子に隣接する素子分離領域下部に、前記第２の光電変換素子に隣接して配された第２のチャネルストップ領域と、を有し、
    前記第１の光電変換素子に隣接する素子分離領域上に配された前記複数のＭＯＳトランジスタのゲート配線のうち、前記第１の光電変換素子に面している部分の長さの和が、前記第２の光電変換素子に隣接して配された素子分離領域上に配された前記複数のＭＯＳトランジスタのゲート配線のうち前記第２の光電変換素子に面している部分の長さの和よりも小さく、
    前記光電変換素子の全蓄積期間中において前記複数のＭＯＳトランジスタのゲートには当該ＭＯＳトランジスタを非導通とする電圧が供給されており、
    前記第１のチャネルストップ領域の幅が、前記第２のチャネルストップ領域の幅よりも広いことを特徴とする固体撮像装置。

Images