JP2009200480A - 半導体基板の製造方法 - Google Patents

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Abstract

【課題】半導体基板における半導体層表面の平坦性を向上させることを目的の一とする。又は、半導体基板の生産性を向上させることを目的の一とする。
【解決手段】単結晶半導体基板の一表面にイオンを照射して損傷領域を形成し、単結晶半導体基板の一表面上に絶縁層を形成し、絶縁表面を有する基板の表面と絶縁層の表面とを接触させて、絶縁表面を有する基板と単結晶半導体基板とを貼り合わせ、加熱処理を施すことにより、損傷領域において単結晶半導体基板を分離して絶縁表面を有する基板上に単結晶半導体層を形成し、単結晶半導体層をパターニングして複数の島状半導体層を形成し、島状半導体層の一に、該島状半導体層の全面を覆うように成形されたレーザ光を照射する。
【選択図】図2

Description

技術分野は、半導体基板の製造方法に関する。
近年、バルク状のシリコン基板に代わり、SOI(Silicon On Insulator)基板を使った集積回路が開発されている。絶縁層上に形成された薄い単結晶シリコン層の特徴を生かすことで、集積回路中のトランジスタ同士を完全に分離して形成することができ、またトランジスタを完全空乏型とすることができるため、高集積、高速駆動、低消費電力など付加価値の高い半導体集積回路が実現できる。
SOI基板を製造する方法の1つに、水素イオン注入と剥離を組み合わせた、水素イオン注入剥離法が知られている。水素イオン注入剥離法の代表的な工程を以下に示す。
はじめに、シリコン基板に水素イオンを注入することによって、表面から所定の深さにイオン注入層を形成する。次に、ベース基板となる別のシリコン基板を酸化して酸化珪素膜を形成する。その後、水素イオンを注入したシリコン基板と、別のシリコン基板の酸化珪素膜とを密着させて、2枚のシリコン基板を貼り合わせる。そして、加熱処理を行うことにより、イオン注入層を劈開面として一方のシリコン基板を劈開させる。
水素イオン注入剥離法を用いて、ガラス基板上に単結晶シリコン層を形成する方法が知られている(例えば、特許文献1参照)。特許文献1では、イオン注入によって形成された欠陥層や、剥離面の段差を除去するために、剥離面を機械研磨している。
特開平11−097379号公報
上記のように、イオン注入剥離法を用いて単結晶半導体層を形成する場合には、イオンの注入により、単結晶半導体層中の欠陥が増大する。単結晶半導体層中に欠陥が多数存在する状況では、例えば、ゲート絶縁膜との界面に欠陥の準位が形成されやすくなるため、これを用いて作製した半導体素子の特性は良好なものではなくなる。また、単結晶半導体層中に欠陥が多数存在する場合には、そもそも単結晶半導体本来の特性を得ることができない。
上記の問題を解消する方策としては、例えば、高温(800℃以上)での加熱や、研削・研磨といった処理を挙げることができる。しかしながら、高温での加熱や、研削・研磨といった処理は、ガラス基板上に形成した単結晶半導体層に対する処理としては適当でない。ガラス基板の耐熱温度は650℃程度であり、また、ガラス基板はシリコン基板などと比較して大型のためである。
上記手法に代わるものとしては、例えば、単結晶半導体層に対してレーザ光を照射する方法がある。レーザ光を照射することにより、単結晶半導体層のみを選択的に溶融させて、欠陥を低減することができる。なお、上記のレーザ光としては、主としてパルス発振レーザ光が用いられる。パルス発振レーザ光(以下、パルスレーザ光ともいう)は、連続発振レーザ光(以下、CWレーザ光ともいう)と比較して所望の強度を得やすいというメリットを有している。
ここで、単結晶半導体層に対してパルスレーザ光を照射する場合には、パルスレーザ光の端部が照射される領域において単結晶半導体層表面の凹凸が増大するという問題がある。これは、当該領域においては溶融領域と非溶融領域とが混在することになるため、溶融領域と非溶融領域との境界においては単結晶半導体層に歪みが生じ易くなることに起因する。このような歪みを緩和する方法として、照射位置を僅かにずらしながら、多数のパルスレーザ光を照射する方法が挙げられるが、この場合にはスループットが低下するという問題が生じる。
上述の問題点に鑑み、半導体基板における半導体層表面の平坦性を向上させることを目的の一とする。又は、半導体基板の生産性を向上させることを目的の一とする。
開示に係る発明の一態様では、半導体層に対してパルスレーザ光を照射する前にパターニングすることで島状半導体層を形成し、パルスレーザ光の端部(固体状態と液体状態の境界が生じる領域)が島状半導体層に照射されないようにする。すなわち、パルスレーザ光の所定の領域が、パターニング後の島状半導体層全面を覆うように照射される。
開示に係る半導体基板の製造方法の一は、単結晶半導体基板の一表面にイオンを照射して損傷領域を形成し、単結晶半導体基板の一表面上に絶縁層を形成し、絶縁表面を有する基板の表面と絶縁層の表面とを接触させて、絶縁表面を有する基板と単結晶半導体基板とを貼り合わせ、加熱処理を施すことにより、損傷領域において単結晶半導体基板を分離して絶縁表面を有する基板上に単結晶半導体層を形成し、単結晶半導体層をパターニングして複数の島状半導体層を形成し、島状半導体層の一に、該島状半導体層の全面を覆うように成形されたレーザ光を照射することを特徴とする。ここで、イオンの照射とは、イオンを電界で加速させて対象物に照射することをいう。これにより、対象物の表面から所定の深さの領域に、対象物の組成、原子配列等が変化した領域(損傷領域)を形成することができる。
開示に係る半導体基板の製造方法の他の一は、単結晶半導体基板の一表面にイオンを照射して損傷領域を形成し、単結晶半導体基板の一表面上に第1の絶縁層を形成し、絶縁表面を有する基板の表面上に第2の絶縁層を形成し、第2の絶縁層の表面と第1の絶縁層の表面とを接触させて、絶縁表面を有する基板と単結晶半導体基板とを貼り合わせ、加熱処理を施すことにより、損傷領域において単結晶半導体基板を分離して絶縁表面を有する基板上に単結晶半導体層を形成し、単結晶半導体層をパターニングして複数の島状半導体層を形成し、島状半導体層の一に、該島状半導体層の全面を覆うように成形されたレーザ光を照射することを特徴とする。
開示に係る半導体基板の製造方法の他の一は、単結晶半導体基板の一表面にイオンを照射して損傷領域を形成し、単結晶半導体基板をパターニングして、その底部が損傷領域より深い凹部を形成し、単結晶半導体基板の一表面上に絶縁層を形成し、絶縁表面を有する基板の表面と絶縁層の表面とを接触させて、絶縁表面を有する基板と単結晶半導体基板とを貼り合わせ、加熱処理を施すことにより、損傷領域において単結晶半導体基板を分離して絶縁表面を有する基板上に複数の島状半導体層を形成し、島状半導体層の一に、該島状半導体層の全面を覆うように成形されたレーザ光を照射することを特徴とする。
開示に係る半導体基板の製造方法の他の一は、単結晶半導体基板の一表面にイオンを照射して損傷領域を形成し、単結晶半導体基板をパターニングして、その底部が損傷領域より深い凹部を形成し、単結晶半導体基板の一表面上に第1の絶縁層を形成し、絶縁表面を有する基板の表面上に第2の絶縁層を形成し、第2の絶縁層の表面と第1の絶縁層の表面とを接触させて、絶縁表面を有する基板と単結晶半導体基板とを貼り合わせ、加熱処理を施すことにより、損傷領域において単結晶半導体基板を分離して絶縁表面を有する基板上に複数の島状半導体層を形成し、島状半導体層の一に、該島状半導体層の全面を覆うように成形されたレーザ光を照射することを特徴とする。
上記において、島状半導体層の一には、レーザ光の中央の領域が照射される(つまり、レーザ光の端部が照射されない)。ここで、レーザ光の中央の領域とは、半導体層に対して照射した場合に表面凹凸が形成される領域(すなわち、液体状態と固体状態の境界が形成される領域)を除く領域をいう。例えば、そのピーク強度の80%以上の強度を有する領域とすることができる。また、ここでいう表面凹凸とは、半導体装置の製造において問題となる程度の表面凹凸を指す。なお、レーザ光と島状半導体層の位置関係は、島状半導体層に上記「表面凹凸が形成される領域」が照射されない構成であれば良いため、上記構成に限定して解釈されるものではない。例えば、島状半導体層と島状半導体層の間の領域に、「表面凹凸が形成される領域」が照射されるような位置関係としても良い。
また、上記において、レーザ光の照射は減圧雰囲気において行うことが好ましい。例えば、50Pa以下(好ましくは5×10−1Pa以下、より好ましくは5×10−3Pa以下)とすることができる。
また、上記において、レーザ光の照射の際の島状半導体層の溶融状態を判定した後、島状半導体層が非溶融状態にあると判定した場合には、該島状半導体層に対して再度レーザ光を照射することができる。この場合、上記レーザ光の照射による島状半導体層の溶融状態の判定は、島状半導体層にレーザ光を照射する際に、島状半導体層の表面又は裏面に所定の波長の参照光を照射して該参照光の反射率を測定することにより行うことができる。例えば、第1の反射率と第2の反射率を基準として、反射率が第1の反射率未満である場合には島状半導体層が非溶融状態にあると判定し、反射率が第1の反射率以上第2の反射率未満である場合には島状半導体層が部分溶融状態にあると判定し、反射率が第2の反射率以上である場合には島状半導体層が完全溶融状態にあると判定することができる。また、上記において、第1の反射率は、島状半導体層の表面が溶融状態にある場合の反射率とし、第2の反射率は、島状半導体層の裏面が溶融状態にある場合の反射率とすることができる。
本明細書等(少なくとも、明細書、特許請求の範囲、および図面を含む)において開示する発明の一態様では、島状半導体層の形状等に合わせてレーザ光を成形している。又はレーザ光の照射領域に合わせて半導体層をパターニングしている。これにより、レーザ光の中央領域が照射され、レーザ光の端部が半導体層に照射されないため、レーザ光端部の照射に起因する表面凹凸を抑制し、平坦性の高い半導体層を有する半導体基板を提供することができる。また、表面凹凸を抑制するために多数のパルスレーザ光を照射する必要がなくなるため、半導体基板の製造に係る効率を向上することができる。
半導体基板の製造方法について説明する図である。 半導体基板の製造方法について説明する図である。 半導体層に対するレーザ照射を説明する図である。 島状半導体層に対するレーザ光の照射を説明する図である。 島状半導体層とパルスレーザ光の照射領域との関係を説明する図である。 評価方法の原理を示す図である。 評価方法の原理及び評価方法の一例について示す図である。 評価方法の一例について示す図である。 評価方法の一例について示す図である。 半導体装置の作製工程を示す図である。 半導体装置の作製工程を示す図である。 半導体装置の平面図及び断面図である。 薄膜トランジスタの製造方法の一例について説明する断面図である。 薄膜トランジスタの製造方法の一例について説明する断面図である。 薄膜トランジスタの製造方法の一例について説明する平面図である。 半導体装置を用いた電子機器を示す図である。 半導体装置を用いた電子機器を示す図である。
実施の形態について、図面を用いて以下に説明する。但し、開示する発明の一態様は以下の説明に限定されず、発明の趣旨から逸脱することなく形態及び詳細を様々に変更し得ることは当業者にとって自明である。なお、以下に説明する構成において、同じものを指す符号は異なる図面間で共通して用いることとする。また、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指すものとする。
(実施の形態1)
本実施の形態では、半導体基板の製造方法について、図1乃至4を参照して説明する。
はじめに、ベース基板100を用意する(図1(A)参照)。ベース基板100としては、例えば、液晶表示装置などに使用される可視光透過性を有するガラス基板を用いることができる。ガラス基板としては、歪み点が580℃以上680℃以下(好ましくは、600℃以上680℃以下)であるものを用いると良い。また、ガラス基板は無アルカリガラス基板であることが好ましい。無アルカリガラス基板には、例えば、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスなどのガラス材料が用いられている。
なお、ベース基板100としては、ガラス基板の他、セラミック基板、石英基板やサファイア基板などの絶縁体でなる絶縁性基板、珪素などの半導体材料でなる半導体基板、金属やステンレスなどの導電体でなる導電性基板などを用いることもできる。
本実施の形態においては示さないが、ベース基板100の表面に絶縁層を形成しても良い。該絶縁層を設けることにより、ベース基板100に不純物(アルカリ金属やアルカリ土類金属など)が含まれている場合であっても、当該不純物が半導体層へ拡散することを防止できる。絶縁層は単層構造でも良いし積層構造でも良い。絶縁層を構成する材料としては、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウムなどを挙げることができる。
なお、本明細書において、酸化窒化物とは、その組成として、窒素よりも酸素の含有量が多い物質であり、また、窒化酸化物とは、その組成として、酸素よりも窒素の含有量が多い物質をいう。例えば、酸化窒化珪素とは、酸素が50原子%以上70原子%以下、窒素が0.5原子%以上15原子%以下、珪素が25原子%以上35原子%以下、水素が0.1原子%以上10原子%以下の範囲で含まれる物質とすることができる。また、窒化酸化珪素とは、酸素が5原子%以上30原子%以下、窒素が20原子%以上55原子%以下、珪素が25原子%以上35原子%以下、水素が10原子%以上25原子%以下の範囲で含まれる物質とすることができる。但し、上記組成の範囲は、ラザフォード後方散乱法(RBS:Rutherford Backscattering Spectrometry)や、水素前方散乱法(HFS:Hydrogen Forward Scattering)を用いて測定した場合のものである。また、構成元素の含有比率の合計は、100原子%を超えない。
次に、単結晶半導体基板110を用意する(図1(B)参照)。単結晶半導体基板110としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコンなどの第4属元素でなる半導体基板を用いることができる。もちろん、ガリウムヒ素、インジウムリンなどの化合物半導体でなる基板を用いてもよい。本実施の形態においては、単結晶半導体基板110として、単結晶シリコン基板を用いることとする。単結晶半導体基板110のサイズや形状に制限は無いが、例えば、8インチ(200mm)、12インチ(300mm)、18インチ(450mm)といった円形の半導体基板を、矩形に加工して用いると良い。なお、本明細書において、単結晶とは、結晶構造が一定の規則性を持って形成されており、どの部分においても結晶軸が同じ方向を向いているものをいう。つまり、欠陥の多少については問わないものとする。
単結晶半導体基板110を洗浄した後、単結晶半導体基板110表面に絶縁層112を形成する。絶縁層112を設けない構成とすることもできるが、後のイオン照射の際の単結晶半導体基板110の汚染、単結晶半導体基板110表面の損傷、単結晶半導体基板110表面のエッチング等を防ぐためには、絶縁層112を設けることが好ましい。絶縁層112の厚さは1nm以上400nm以下程度にすると良い。
絶縁層112を構成する材料としては、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素、酸化ゲルマニウム、窒化ゲルマニウム、酸化窒化ゲルマニウム、窒化酸化ゲルマニウムなどの、珪素またはゲルマニウムを組成に含む絶縁材料を挙げることができる。また、酸化アルミニウム、酸化タンタル、酸化ハフニウムなどの金属の酸化物、窒化アルミニウムなどの金属の窒化物、酸化窒化アルミニウムなどの金属の酸化窒化物、窒化酸化アルミニウムなどの金属の窒化酸化物を用いてもよい。絶縁層112の形成方法としては、CVD法、スパッタ法、単結晶半導体基板110の酸化(又は窒化)による方法などがある。
次に、絶縁層112を介して、電界で加速されたイオンでなるイオンビーム130を単結晶半導体基板110に照射し、単結晶半導体基板110の表面から所定の深さの領域に、損傷領域114を形成する(図1(C)参照)。損傷領域114が形成される領域の深さは、イオンビーム130の加速エネルギーとイオンビーム130の入射角によって制御することができる。ここで、損傷領域114は、イオンの平均侵入深さと同程度の深さの領域に形成されることになる。
上述の損傷領域114が形成される深さにより、単結晶半導体基板110から分離される単結晶半導体層の厚さが決定される。損傷領域114が形成される深さは、単結晶半導体基板110の表面から20nm以上500nm以下であり、好ましくは30nm以上200nm以下である。
イオンを単結晶半導体基板110に照射する際には、イオン注入装置又はイオンドーピング装置を用いることができる。イオン注入装置では、ソースガスを励起してイオン種を生成し、生成されたイオン種を質量分離して、所定の質量を有するイオン種を被処理物に注入する。イオンドーピング装置は、プロセスガスを励起してイオン種を生成し、生成されたイオン種を質量分離せずに被処理物に照射する。なお、質量分離装置を備えているイオンドーピング装置では、イオン注入装置と同様に、質量分離を伴うイオンの照射を行うこともできる。
イオンドーピング装置を用いる場合のイオンの照射工程は、例えば、以下の条件で行うことができる。
・加速電圧 5kV以上100kV以下(好ましくは30kV以上80kV以下)
・ドーズ量 6×1015ions/cm以上4×1016ions/cm以下
・ビーム電流密度 2μA/cm以上(好ましくは5μA/cm以上、より好ましくは10μA/cm以上)
イオンドーピング装置を用いる場合、イオンの照射工程のソースガスには水素を含むガスを用いることができる。該ガスを用いることにより、イオン種としてH、H 、H を生成することができる。該ガスをソースガスとして用いる場合には、H を多く照射することが好ましい。具体的には、イオンビーム130に、H、H 、H の総量に対してH イオンが70%以上含まれるようにすることが好ましい。また、H イオンの割合を80%以上とすることがより好ましい。このようにH の割合を高めておくことで、損傷領域114に1×1020atoms/cm以上の濃度で水素を含ませることが可能である。このように、局所的に多量のイオンを照射することにより、損傷領域114における分離が容易になる。また、H イオンを多く照射することで、H、H を照射するよりもイオンの照射効率が向上する。つまり、イオンの照射にかかる時間を短縮することができる。
イオン注入装置を用いる場合には、質量分離により、H イオンが注入されるようにすることが好ましい。もちろん、HやH を注入してもよい。ただし、イオン注入装置を用いる場合には、イオン種を選択して注入することになるため、イオンドーピング装置を用いる場合と比較して、イオンの照射の効率は低いものになる。
イオン照射工程のソースガスには水素を含むガスの他に、ヘリウムやアルゴンなどの希ガス、フッ素ガスや塩素ガスに代表されるハロゲンガス、フッ素化合物ガス(例えば、BF)などのハロゲン化合物ガスから選ばれた一種または複数種類のガスを用いることができる。ソースガスにヘリウムを用いる場合には、質量分離を行わなくとも、Heイオンの割合が高いイオンビーム130を作り出すことができる。このようなイオンビーム130を用いることで、損傷領域114を効率よく形成することができる。
また、複数回のイオン照射工程を行うことで、損傷領域114を形成することもできる。この場合、イオン照射工程毎にソースガスを異ならせても良いし、同じソースガスを用いてもよい。例えば、ソースガスとして希ガスを用いてイオン照射を行った後、水素を含むガスをソースガスとして用いてイオン照射を行うことができる。また、初めにハロゲンガス又はハロゲン化合物ガスを用いてイオン照射を行い、次に、水素ガスを含むガスを用いてイオン照射を行うこともできる。
上記の損傷領域114を形成した後、絶縁層112を除去し、新たに絶縁層116を形成する(図1(D)参照)。ここで、絶縁層112を除去するのは、上記のイオン照射の際に、絶縁層112が損傷する可能性が高いためである。なお、絶縁層112の損傷が問題とならない場合には絶縁層112を除去する必要はない。この場合、絶縁層112上に新たに絶縁層116を形成しても良いし、絶縁層116を形成しない構成としても良い。
絶縁層116を構成する材料としては、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素、酸化ゲルマニウム、窒化ゲルマニウム、酸化窒化ゲルマニウム、窒化酸化ゲルマニウムなどの、珪素またはゲルマニウムを組成に含む絶縁材料を挙げることができる。また、酸化アルミニウム、酸化タンタル、酸化ハフニウムなどの金属の酸化物、窒化アルミニウムなどの金属の窒化物、酸化窒化アルミニウムなどの金属の酸化窒化物、窒化酸化アルミニウムなどの金属の窒化酸化物を用いてもよい。絶縁層116の形成方法としては、CVD法、スパッタ法、単結晶半導体基板110の酸化(又は窒化)による方法などがある。なお、本実施の形態において、絶縁層116は単層構造で示しているが、開示に係る発明はこれに限定して解釈されない。2層以上の積層構造とすることもできる。
絶縁層116は、貼り合わせに係る層であるから、その表面は、高い平坦性を有することが好ましい。例えば、表面の算術平均粗さが0.6nm以下(好ましくは0.3nm以下)、二乗平均平方根粗さが0.7nm以下(好ましくは0.4nm以下)の層を形成する。このような絶縁層116としては、例えば、有機シランガスを用いて化学気相成長法により形成される酸化珪素膜を用いることができる。なお、以下では説明の便宜上、図1(D)に示す構造を基板140と呼ぶこととする。
その後、上記のベース基板100と基板140とを貼り合わせる(図1(E)参照)。具体的には、ベース基板100及び基板140の表面を超音波洗浄(周波数が50kHz乃至5MHzの、いわゆるメガソニック洗浄を含む。)などの方法で洗浄し、親水基を付加する薬液(オゾン水や、アンモニア水と過酸化水素水(と水)との混合溶液など。その他の酸化剤でも良い。)を用いて処理した後、ベース基板100の表面と基板140の表面とを密着させて圧力をかける。なお、ベース基板100及び基板140の表面に施す処理としては、薬液処理以外にも、例えば酸素プラズマ処理などを挙げることができる。
なお、貼り合わせにはファン・デル・ワールス力や水素結合などが関与していると考えられているため、これらの貼り合わせに係るメカニズムを最大限に利用する方法を用いることが好ましい。例えば、貼り合わせを行う前に、ベース基板100及び基板140の表面に親水基を付加する薬液を用いた処理や、酸素プラズマ処理などを施すことにより、その表面を親水性にする方法がある。該処理によって、ベース基板100及び基板140の表面に親水基が付加されるため、貼り合わせ界面に多数の水素結合を形成することができるようになる。つまり、貼り合わせの強度を向上させることができる。
なお、貼り合わせの際の雰囲気は、大気雰囲気、窒素雰囲気のような不活性雰囲気、酸素やオゾンを含む雰囲気、または減圧雰囲気とすることができる。不活性雰囲気中や、酸素やオゾンを含む雰囲気中で貼り合わせを行うことにより、ベース基板100及び基板140の表面に付加された親水基を有効に利用した貼り合わせが可能である。一方で、減圧雰囲気において貼り合わせを行うことも可能である。この場合には、雰囲気中の汚染物による影響を低減することができるため、貼り合わせに係る界面を清浄に保つことができる。また、貼り合わせの際の空気の閉じ込めを低減することもできる。
次に、貼り合わせられたベース基板100及び基板140に対して加熱処理を施して、貼り合わせを強固なものとする。当該加熱処理は、可能な限り貼り合わせ直後に行うようにする。貼り合わせ後、加熱処理前に基板の搬送を行う場合には、ベース基板100の撓みなどにより基板140が剥離する可能性が極めて高くなるためである。
上記加熱温度は、ベース基板の耐熱温度以下、かつ、損傷領域における分離が生じない温度とする必要がある。例えば、150℃以上450℃以下、好ましくは200℃以上400℃以下とすることができる。処理時間は、好ましくは1分以上10時間以下(より好ましくは3分以上3時間以下)であるが、処理速度と貼り合わせ強度との関係から最適な条件を適宜設定することができる。本実施の形態においては、200℃、2時間の加熱処理を施すこととする。なお、基板の貼り合わせに係る領域にのみマイクロ波を照射することで、局所的に加熱することも可能である。
次に、基板140を絶縁層116及び単結晶半導体層118と、単結晶半導体基板142とに分離する(図1(F)参照)。基板140の分離は、加熱処理により行う。該加熱処理の温度は、ベース基板100の耐熱温度を目安にすることができる。例えば、ベース基板100としてガラス基板を用いる場合には、加熱温度は400℃以上ガラスの歪み点以下とすることが好ましい。なお、本実施の形態においては、600℃、2時間の加熱処理を施すこととする。
上述のような加熱処理を施すことで、損傷領域114に形成された微小な空孔の体積変化が生じ、損傷領域114に亀裂が生ずる。その結果、損傷領域114に沿って単結晶半導体基板110が分離する。絶縁層116はベース基板100と貼り合わせられているので、ベース基板100上には単結晶半導体基板110から分離された単結晶半導体層118が残存することになる。また、この加熱処理で、ベース基板100と絶縁層116の接合界面が加熱されるため、接合界面に共有結合が形成され、ベース基板100と絶縁層116の結合力が一層向上する。なお、上記単結晶半導体基板142は、その表面を平坦化した後、再度利用することができる。
以上により、ベース基板100上に単結晶半導体層118を有する半導体基板が形成される。該半導体基板は、ベース基板100上に、絶縁層116、単結晶半導体層118が順に積層された構成となっている。
上述のようにして形成された単結晶半導体層118の表面には、イオン照射工程や分離工程による欠陥が存在し、また、その平坦性が損なわれている。このように単結晶半導体層118中に欠陥が多い状態では、単結晶半導体本来の特性を発揮することができず、また、単結晶半導体層118とゲート絶縁層との界面における局在準位密度が高くなるなど、トランジスタの性能及び信頼性に悪影響を与える可能性が高い。さらに、このような平坦性が低い(つまり、凹凸が大きい)単結晶半導体層118の表面に、薄く、且つ、高い絶縁耐圧のゲート絶縁層を形成することは困難である。そのため、単結晶半導体層118の欠陥低減処理及び平坦化処理を行う。
本実施の形態において、単結晶半導体層118の欠陥低減及び平坦性向上は、単結晶半導体層118にパルスレーザ光132を照射することで実現される。より具体的には、単結晶半導体層118を複数の島状半導体層120に分離し(図2(A)参照)、その後、パルスレーザ光132の照射処理を行うことにより(図2(B)参照)、欠陥低減及び平坦性向上が実現された島状半導体層122を形成することができる(図2(C)参照)。単結晶半導体層118の島状半導体層120への分離は、エッチングにより行うことができる。該エッチング処理において用いるレジストマスクは、感光性物質であるレジスト材料を塗布した後、パターンを露光することで形成する。
上記パルスレーザ光の発振源としては、Arレーザ、Krレーザ、エキシマ(ArF、KrF、XeCl)レーザ、COレーザ、YAGレーザ、YVOレーザ、YLFレーザ、YAlOレーザ、GdVOレーザ、Yレーザ、ルビーレーザ、アレキサンドライトレーザ、Ti:サファイアレーザ、銅蒸気レーザ、金蒸気レーザ等を用いることができる。
パルスレーザ光132の波長は、島状半導体層120に吸収される波長とする必要がある。その波長は、パルスレーザ光の表皮深さ(skin depth)などを考慮して決定すればよい。例えば、250nm以上700nm以下の範囲とすることができる。また、パルスレーザ光132の強度(エネルギー密度)は、パルスレーザ光132の波長、パルスレーザ光の表皮深さ、単結晶半導体層118の膜厚などを考慮して決定することができる。例えば、300mJ/cm以上800mJ/cm以下のエネルギー密度の範囲とすることができる。なお、上記エネルギー密度の範囲は、パルス発振レーザとしてXeClエキシマレーザ(波長:308nm)を用いた場合の一例である。
パルスレーザ光132の照射は、真空又は減圧雰囲気で行うことが好ましい。真空又は減圧雰囲気で行うことにより、気体を媒質とする熱伝導を抑制することができるため、島状半導体層120表面の平坦性をより一層向上することができる。特に、開示に係る発明においては、島状半導体層120が相互に及ぼし合う熱の影響は決して小さいものではないから、真空又は減圧雰囲気におけるパルスレーザ光の照射は極めて有効であると言える。なお、熱伝導を抑制するという観点からは、真空度は高いことが好ましい。例えば、50Pa以下(好ましくは5×10−1Pa以下、より好ましくは5×10−3Pa以下)とすることができる。
真空又は減圧雰囲気に代えて、窒素やアルゴンのような不活性雰囲気で行う構成としても良い。不活性雰囲気中でパルスレーザ光132を照射するには、気密性のあるチャンバー内でパルスレーザ光132を照射し、このチャンバー内の雰囲気を制御すればよい。チャンバーを用いない場合は、パルスレーザ光132の被照射面に窒素ガスなどの不活性ガスを吹き付けることで、不活性雰囲気を形成することもできる。窒素などの不活性雰囲気で行う場合には、大気雰囲気で行う場合よりも島状半導体層120の平坦性を向上させる効果は高い。
ここで、単結晶半導体層118を島状半導体層120に分離してパルスレーザ光132を照射する理由について、図3及び4を用いて説明する。
図3は、多結晶半導体層を形成する場合などにおいて好んで用いられる矩形状パルスレーザ光(線状パルスレーザ光とも言う。)の短辺方向のプロファイル(図3(A))及び当該パルスレーザ光を上記単結晶半導体層118のような単結晶半導体層(分離していない単結晶半導体層)に対して照射した場合のパルスレーザ光照射後の半導体層の状態(図3(B)、(C))について示すものである。ここで、図3(B)は図3(C)のA−Bにおける断面に対応している。なお、図3(B)、(C)においては、絶縁層300上に単結晶半導体層302を設けた構造を示している。
本件発明者の研究により、単結晶半導体層の欠陥を低減するためのパルスレーザ光の照射強度は、パルスレーザ光の照射による単結晶半導体層の溶融状態が、部分溶融状態、又は部分溶融状態と完全溶融状態の境界付近の状態(以下、「初期の完全溶融状態」と呼ぶ。)となるようにすることが好ましいこと分かっている。「初期の完全溶融状態」以外の完全溶融状態とする場合には、液体となった後の無秩序な核発生により微結晶化し、結晶性が低下する可能性が高いためである。ここで、部分溶融状態とは、この場合、単結晶半導体層の上部は溶融して液体となるが、下部は溶融せずに固体のままであることをいう。他方、完全溶融状態とは、単結晶半導体層が下部絶縁層との界面まで溶融され、液体状態になることをいう。
一方で、部分溶融状態とする場合には、溶融されていない固体の領域から結晶成長が進行するため、結晶性を保ったまま欠陥を低減することができる。また、「初期の完全溶融状態」とする場合には、下方への熱の拡散により、単結晶半導体層と下部絶縁層との界面付近から固化し、これを種結晶として、再度の単結晶化を進行させることができる。「初期の完全溶融状態」においては、原子の配列が完全にランダムになっているわけではなく、特に、温度上昇が小さい下部絶縁層との界面付近においては、原子配列は固体状態の単結晶半導体層のものと相違がない。このため、下部絶縁層との界面付近からの固化により、結晶性を低下させることなく欠陥を低減することができるものと考えられる。または、下部絶縁層との界面付近において、溶融していない固体が僅かに残存しており、これを種結晶として結晶成長が進行している可能性もある。
図3(A)は、パルスレーザ光のプロファイルを示すものであるが、ここで、Ithは単結晶半導体層302(図3(B)、(C)参照)の溶融状態が変化するしきい値強度を示している。具体的には、しきい値Ith未満の強度において、単結晶半導体層302は非溶融状態となり、しきい値Ith以上の強度において部分溶融状態となる。すなわち、図3(A)の実線で示すパルスレーザ光の照射時には、図3(B)、(C)に示す単結晶半導体層302の領域aの少なくとも表面付近は液体状態となる。一方で、単結晶半導体層の領域bは固体状態のままである。
このように、「固体状態と液体状態の境界」が存在する場合には、その境界付近で歪みが生じやすくなる。つまり、その境界付近において単結晶半導体層302の表面には凹凸が生じやすくなる。このような表面凹凸を低減するための方法としては、例えば、僅かに照射領域をずらしてパルスレーザ光を照射する方法を挙げることができる。
ここで、僅かに照射領域をずらしてパルスレーザ光を照射する場合について考察する。図3(A)において、実線で示されるプロファイルは、ある時点で照射されるパルスレーザ光(以下、第1パルスレーザ光と呼ぶ。)を示すものであり、点線で示されるプロファイルは、その直後に照射されるパルスレーザ光(以下、第2パルスレーザ光と呼ぶ。)を示すものである。
図3(A)の場合のように、第1パルスレーザ光の照射後に僅かに照射領域をずらして第2パルスレーザ光を照射する場合には、第1パルスレーザ光の照射時における「固体状態と液体状態の境界」と第2パルスレーザ光の照射時における「固体状態と液体状態の境界」が僅かにずれることになるため、表面凹凸が形成される領域も僅かにずれることになる。また、第1パルスレーザ光の照射により表面凹凸が形成された領域に照射される第2パルスレーザ光の強度は、第1パルスレーザ光による表面凹凸形成時の強度より大きいか、又は小さいものとなる。
つまり、このような場合、第1パルスレーザ光によって表面凹凸が形成された領域には、表面凹凸が形成されない強度の第2パルスレーザ光が照射されることになる。これを利用することにより、第1パルスレーザ光によって形成された表面凹凸を低減することが可能になるのである。
しかしながら、このような方法により表面凹凸の低減を図る場合には、第2パルスレーザ光の対象領域に照射される光強度が、第1パルスレーザ光によって形成された表面凹凸を低減することができる程度の強度であることが必要となる。このため、第1パルスレーザ光と第2パルスレーザ光との重ね合わせ量(いわゆるオーバーラップ率)は自ずと限定されてしまう。つまり、一定以上の重ね合わせ量を持たせてパルスレーザ光を照射せざるを得ず、スループットの面で問題が生じる。
また、第1パルスレーザ光により形成された表面凹凸が、第2パルスレーザ光により完全に平坦化されるとは限らない。特に、表面凹凸の形成時より弱い強度が照射される状況では、表面凹凸の十分な低減は困難であるとも言える。
次に、図4に示す場合を考える。図4は、絶縁層400上に形成された単結晶半導体層を島状に分離して、該分離した島状半導体層402に対してパルスレーザ光を照射する場合を示すものである。この際に用いるパルスレーザ光は、島状半導体層402の形状に合わせたプロファイルを有している(図4(A)参照)。具体的には、島状半導体層402において、「固体状態と液体状態の境界」が生じないようにパルスレーザ光が成形されている。なお、図4(A)においては、単結晶半導体層を矩形状の島状半導体層402に分離し、該矩形状の島状半導体層402全面に、しきい値Ith以上の強度を有するパルスレーザ光が照射される場合について示している。ここでは、島状半導体層402の形状を矩形状としているが、これに限定されず、その形状を任意に決定することができる。例えば、円状にしても良いし、五角形や六角形などの形状としても良い。その際には、パルスレーザ光のプロファイルも島状半導体層の形状に合わせて変更することが好ましい。
このように、島状半導体層402の全面にしきい値Ith以上の強度を有するパルスレーザ光を照射することで、「固体状態と液体状態の境界」が生じないようにレーザ処理を行うことが出来る。これにより、単結晶半導体層表面に凹凸が形成されずに済むため、多数のパルスレーザ光を照射する必要がなく、パルスレーザ処理のスループットが大きく向上する。なお、「固体状態と液体状態の境界」は、パルスレーザ光の端部の照射により生じるものであるから、単に「パルスレーザ光の端部を照射しない」とか「パルスレーザ光の中央部を照射する」のように言い換えることもできる。
上述のようにパルスレーザ光132を照射した後には、島状半導体層122の膜厚を小さくする薄膜化工程を行っても良い。島状半導体層122の薄膜化には、ドライエッチングまたはウエットエッチングの一方、または双方を組み合わせたエッチング処理(エッチバック処理)を適用すればよい。例えば、島状半導体層122がシリコン材料からなる層である場合、SFと0をプロセスガスに用いたドライエッチング処理で、島状半導体層122を薄くすることができる。以上により、薄い島状半導体層124を有する半導体基板150を製造することができる(図2(D)参照)。
なお、本実施の形態においては、パルスレーザ光の照射により表面を平坦化等した後でエッチング処理を行う構成を例に挙げているが、開示に係る発明はこれに限定して解釈されるものではない。例えば、パルスレーザ光の照射前にエッチング処理を行ってもよい。この場合には、エッチング処理により半導体層表面の凹凸や欠陥をある程度低減することができる。また、パルスレーザ光の照射前及び照射後の両方に上記処理を適用しても良い。また、パルスレーザ光の照射と上記処理を交互に繰り返しても良い。このように、パルスレーザ光の照射とエッチング処理を組み合わせて用いることにより、半導体層表面の凹凸、欠陥等を著しく低減することができる。
また、パルスレーザ光132を照射する前、又はパルスレーザ光132を照射した後に、ベース基板100の耐熱温度以下における加熱処理を施しても良い。また、上述のエッチング処理や加熱処理などに加えて、又は代えて、CMP(Chemical Mechanical Polishing)などの平坦化処理を施しても良い。
また、本実施の形態においては、ベース基板上に単結晶半導体層を形成し、その後パターニングする工程について示しているが、開示に係る発明はこれに限定されるものではない。例えば、単結晶半導体基板をパターニングして凹部(溝部)を形成しておき、この単結晶半導体基板をベース基板に貼り合わせることで、ベース基板に複数の島状半導体層を形成しても良い。この場合、図1(C)に示す工程と図1(D)に示す工程の間に単結晶半導体基板をパターニングする工程を加えればよい。もちろん、この場合には、図2(A)に示すパターニング工程は不要である。
なお、本明細書において示した島状半導体層へのパルスレーザ光の照射工程は、単結晶半導体に対して用いることに限定されず、例えば、非晶質半導体や微結晶半導体に対してパルスレーザ光を照射する場合であっても適用が可能である。この場合には、本実施の形態において示したように、島状半導体層を形成した後、該島状半導体層の全面を覆うようにパルスレーザ光を照射すればよい。
開示に係る発明の一態様では、島状半導体層の形状等に合わせてパルスレーザ光を成形している。又はパルスレーザ光の照射領域に合わせて半導体層をパターニングしている。これにより、パルスレーザ光の中央領域が照射され、パルスレーザ光の端部が半導体層に照射されないため、パルスレーザ光端部(すなわち「固体状態と液体状態の境界」が生じ得る領域)の照射に起因する表面凹凸を抑制し、平坦性の高い半導体層を有する半導体基板を提供することができる。また、表面凹凸を抑制するために多数のパルスを照射する必要がなくなるため、半導体基板の製造に係る効率を向上することができる。
(実施の形態2)
本実施の形態では、実施の形態1において示した半導体基板の製造方法における、島状半導体層とパルスレーザ光の照射領域との関係について図5を参照して説明する。なお、図5においては、矩形状の半導体層及び矩形状のパルスレーザ光(面状のパルスレーザ光)を用いる場合について説明するが、開示に係る発明の一態様はこれに限定されるものではない。
図5(A)は、ベース基板500上に形成された一の島状半導体層502に対して、一のパルスレーザ光を照射する場合について示している。ここで、パルスレーザ光の照射領域は、領域504(図5(A)における破線で示す領域)により示される。なお、パルスレーザ光の照射領域とは、実施の形態1におけるしきい値Ith以上の強度を有するパルスレーザ光が照射される領域を言うものとする。ここで、図5(A)における破線上では、パルスレーザ光の強度がIthとなる。
島状半導体層502の配置(島状半導体層502の大きさや、島状半導体層502同士の間隔など)については特に限定されないが、少なくとも、パルスレーザ光の照射の際に、表面凹凸が形成される領域(すなわち、破線付近の領域)が照射されない配置であることが求められる。このような島状半導体層502の配置としては、例えば、島状半導体層502同士の間隔を1μm以上(好ましくは50μm以上、より好ましくは200μm以上)とする構成を挙げることができる。なお、図5(A)においては、島状半導体層502をその一辺が1mmの正方形状とし、パルスレーザ光の照射領域をその一辺が1.2mmの正方形状とした場合について示しているが、開示に係る発明の一態様はこれに限定されない。
図5(B)は、ベース基板510上に形成された四つの島状半導体層512に対して、一のパルスレーザ光を照射する場合について示している。ここで、パルスレーザ光の照射領域は、領域514(図5(B)における破線で示す領域)により示される。なお、パルスレーザ光の照射領域の定義は、図5(A)の場合と同様である。
あらかじめ、素子のサイズに切り分けてからパルスレーザ光を照射する場合には、図5(B)に示すような構成を用いることも可能である。この場合、一のパルスレーザ光が照射される領域における四つの島状半導体層512相互の間隔は十分に小さいものであっても良い。例えば、1μm程度の間隔とすることもできる。なお、図5(B)においては、島状半導体層512をその一辺が0.55mmの正方形状とし、パルスレーザ光の照射領域をその一辺が1.2mmの正方形状とした場合について示しているが、開示に係る発明の一態様はこれに限定されない。
本実施の形態は、実施の形態1と適宜組み合わせて用いることができる。
(実施の形態3)
本実施の形態では、半導体基板の製造方法に用いることができる評価方法について、図6乃至9を参照して説明する。はじめに、図6及び7を参照して、半導体層に照射した参照光の反射率が半導体層の溶融状態に応じて変化する様子及びこの性質を利用した半導体層の評価方法について示す。なお、図6及び7における説明では簡単のため、パルスレーザ光の照射時間(パルス幅)や照射パルス数を一定にして、パルスレーザ光の照射強度のみを変化させた場合について示す。
図6において、半導体層616は絶縁層612上に形成されており、絶縁層612はベース基板600上に形成されている。なお、半導体層616を溶融させるためのパルスレーザ光640は半導体層616の上方から照射される。
参照光650は、パルスレーザ光640が照射される面とは反対の面、すなわち、図中下方(裏面)から照射される。ここで、参照光650は半導体層616の溶融状態を判断するためのものであるから、少なくともその一部が半導体層616にまで到達する必要がある。すなわち、参照光650は、ベース基板600及び絶縁層612を透過する波長の光とする。具体的には、例えば、ベース基板としてガラス基板を用いる場合には、200nm以上の波長の光を選択することが好ましい。なお、本実施の形態においては、参照光650を裏面から照射する場合について説明しているが、表面から照射する構成としても良い。
図6(A)はパルスレーザ光640の照射強度が小さく、半導体層616が非溶融状態にある場合を示している。参照光650が図中下方から照射されると、一部は半導体層616を透過し、他の一部は半導体層616などの界面において反射され、反射光652となる。そして、照射した参照光650の強度と、反射光652の強度の比から、反射率を算出することができる。なお、図6(A)においては簡単のため、半導体層616と絶縁層612との界面における反射のみを図示しているが、実際の反射光にはその他の界面等からの反射が含まれている。
図6(B)には、パルスレーザ光640の照射強度が比較的大きく、半導体層616の一部が溶融状態となっている場合(部分溶融状態となっている場合)を示す。この場合には、参照光650の大部分が、溶融状態となっている半導体層616aと固体の(溶融していない)半導体層616bとの界面において反射されるため、図6(A)の場合と比較して反射光652の強度(反射率)は増大することになる。
ここで、参照光650の波長として、固体の半導体層616bに一定程度吸収される波長を選択した場合には、固体の半導体層616bの厚さに依存して反射光652の強度が変化することになる。例えば、半導体層616aが非常に薄い場合(半導体層616の表面のごく一部のみが溶融状態となっている場合)には、半導体層616aが厚い場合(半導体層の多くの部分が溶融状態となっている場合)と比較して半導体層616bにおける参照光650の吸収が大きくなるため、反射光652の強度は小さいものとなる。これは、半導体層616の溶融状態に依存して反射光652の強度が変化することを意味している。
上記の性質を利用することにより、部分溶融状態の詳細な評価が可能になる。この場合、参照光650の波長の選択が問題となるが、少なくとも一部が半導体層616bに吸収される波長であれば良いため、例えば、半導体層として単結晶シリコン半導体層を用いる場合には、800nm以下の波長を選択することができる。波長の下限は、光の侵入長と半導体層との膜厚を考慮して決定すればよいが、例えば、半導体層616の厚みが100nm程度であるならば、少なくとも300nm以上の波長を選択することが好ましいと言える。また、参照光650を用いて溶融状態を評価するのであるから、参照光650の強度は溶融状態に大きな影響を与えない(溶融状態を実質的に変化させない)程度とすることが重要である。
図7(A)には、パルスレーザ光640の照射強度が十分に大きく、半導体層616全体が溶融状態となっている場合(完全溶融状態となっている場合)を示す。この場合には、図6(B)の場合のように、溶融していない半導体層(固体の半導体層)による吸収が存在しないため、反射光652の強度は図6(A)、(B)の場合と比較して大きくなる。なお、この状態においては、パルスレーザ光640の照射強度の変化に対して、反射光652の強度の変化は極めて小さいと言える。
図7(B)に、パルスレーザ光640の照射強度と、参照光650及び反射光652から算出した反射率との関係を模式的に示す。ここで、グラフの横軸はパルスレーザ光640の照射強度Iであり、縦軸は反射率Rである。上述のように、パルスレーザ光640の照射強度が小さい場合には、半導体層616は非溶融状態であるため、反射率は他の状態と比較して小さい(反射率:R0)。なお、非溶融状態では、反射率は、パルスレーザ光640の照射強度にかかわらず概ね一定である。
パルスレーザ光640の照射強度が徐々に大きくなり、I1で示される値に達した場合には、半導体層616の表面が溶融する。この際、溶融状態の半導体層616a表面(界面)での反射が生じるため、反射率は急激に増大する(反射率:R1)。さらに、パルスレーザ光640の照射強度を大きくすると、半導体層616が溶融状態となる領域が大きくなり、非溶融状態である領域が小さくなるため、パルスレーザ光640の照射強度に依存して反射率が増大することになる。そして、さらにパルスレーザ光640の照射強度を大きくしていくと、I2で示される値において、反射率が飽和する。
以上、まとめると次のようになる。
・半導体層のパルスレーザ光が照射される面とは反対の面に参照光を照射して、その反射率を観測する。
・第1の反射率(R1)と第2の反射率(R2)を基準とする。
・第1の反射率(R1):パルスレーザ光の照射強度と反射率との関係を示すグラフにおいて、反射率が急激に増大する反射率である。すなわち、半導体層の表面のみが溶融状態にある場合の反射率である。
・第2の反射率(R2):パルスレーザ光の照射強度と反射率との関係を示すグラフにおいて、反射率が飽和する反射率である。すなわち、半導体層の略全体(表面から裏面まで)が溶融状態にある場合の反射率である。
・反射率が第1の反射率未満である場合:半導体層が非溶融状態にあると判断される。
・反射率が第1の反射率以上、第2の反射率未満である場合:半導体層が部分溶融状態にあると判断される。
・反射率が第2の反射率以上である場合:半導体層が完全溶融状態にあると判断される。
このように、反射率を観測することにより、半導体層の溶融状態を評価することができる。本実施の形態の構成では反射率のみを観測すればよいため、きわめて簡便に半導体層の溶融状態を評価することができる。
次に、図8を用いて、パルスレーザ光により半導体層を溶融させる場合における溶融状態の評価方法を説明する。なお、ここでは説明の便宜上、パルス発振の発振周波数が極めて高く、パルスレーザ光を照射している間の半導体層の冷却について、実質的に無視することができる状況を想定して説明することとする。
図8(A)は、パルスレーザ光の強度と時間の関係を示す図である。図8(B)は、参照光の反射率と時間の関係を示す図である。図8(A)の時間軸と、図8(B)の時間軸は対応しており、時間t1、時間t2、時間t3、時間t4、時間t5においてパルスレーザ光の強度がピークを有している。
図8において、一パルスの強度は、部分溶融となる強度I1を僅かに下回っており、最初のパルスが照射される時間t1において、半導体層は溶融しない。このため、時間t1においては、反射率はR0から変化しない。その後、2番目のパルスが照射される時間t2において半導体層は溶融(部分溶融)し、反射率がR1を超えることになる。そして3番目のパルスが照射される時間t3において、さらに溶融が進行し、残存する非溶融状態の半導体層が減少する。
4番目のパルスが照射される時間t4において、半導体層は完全溶融し、反射率がR2に達する。その後、5番目のパルスが照射される時間t5においては、反射率は飽和しており、反射率はR2から変化しない。なお、ここでは冷却(固化)による反射率の変化については示していないが、これはあくまで模式図であり、実際には冷却による反射率の変化を伴う。
なお、図8において、パルスレーザ光の強度はI1を僅かに下回っているが、これは説明の便宜のためであり、パルスレーザ光の強度は任意で構わない。例えば、パルスレーザ光の強度をI1以上としても全く問題はない。パルスレーザ光の強度はその目的にあわせて適宜設定することができる。
以上、まとめると次のようになる。
・半導体層のパルスレーザ光が照射される面とは反対の面に参照光を照射して、その反射率の経時変化を観測する。
・反射率が変化しない段階:半導体層が非溶融状態にあると判断される。
・反射率が変化する段階:半導体層が部分溶融状態にあると判断される。
・反射率が飽和した段階:半導体層が完全溶融状態にあると判断される。
なお、パルスレーザ光の強度をI1より大きく設定した場合には、最初のパルスが照射された段階で半導体層が部分溶融状態となるため、上記の「反射率が変化しない段階」は存在しないことになる。また、パルスレーザ光の強度をI2より大きく設定した場合には、最初のパルスが照射された段階で半導体層が完全溶融状態となるため、上記の「反射率が変化しない段階」及び「反射率が変化する段階」は存在しないことになる。したがって、これらの場合を考慮して半導体層の溶融状態を評価すればよい。
このように、反射率を観測することにより、半導体層の溶融状態を評価することができる。本実施の形態の構成では反射率のみを観測すればよいため、きわめて簡便に半導体層の溶融状態を評価することができる。
なお、現実には、図8(A)のように安定した強度でパルス発振させることは難しい。したがって、パルスレーザ光を照射しながら、半導体層が所望の溶融状態であるか否かによって照射パルス数、照射時間、照射強度などを適宜調節することが好ましいと言える。
次に、図9を用いて、パルスレーザ光により半導体層を溶融させる場合における評価方法の別の例について説明する。なお、ここではパルス発振の発振周波数が低く、一パルスの照射により加熱された半導体層が、次の一パルスを照射するまでの間に冷却されてしまう状況、すなわち、熱の蓄積がない状況を想定して説明することとする。
図9(A)は、パルスレーザ光の強度と時間の関係を示す図である。図9(B)は、参照光の反射率と時間の関係を示す図である。図9(A)の時間軸と、図9(B)の時間軸は対応しており、時間t1’、時間t2’においてパルスレーザ光の強度がピークを有している。
図9(A)において、目的のパルスレーザ光の強度をI’にて示す。上述のように、現実のパルスレーザ光ではその強度を安定させることは困難であるから、目的のパルスレーザ光の強度I’が決定している場合であっても、目的のパルスレーザ光の強度I’に対して現実のパルスレーザ光の強度が小さくなる場合や大きくなる場合が生じ得る。例えば、時間t1’においては、現実のパルスレーザ光の強度は目的のパルスレーザ光の強度I’を下回っている。
このように、所望の強度が得られていない場合には、半導体層も所望の溶融状態には達していないと考えられるから、このままでは欠陥の低減が不十分であり、半導体層の特性は低いものとなってしまう。この問題を解消するための一例としては、多数のパルスレーザ光を半導体層に照射して、パルス毎の強度ぶれの影響を低減する方法がある。しかしながら、この方法は最初の一パルスにて所望の溶融状態が得られた場合であっても一律に多数のパルスレーザ光を照射することになるから、スループットの面で問題がある。また、多数のパルスを無駄に発振することになるから、レーザ発振器の寿命という点からも好ましくない。
ここでは、上記の問題を解消するために、半導体層の溶融状態を評価する。より具体的には、パルスレーザ光の照射毎に所望の溶融状態に達したか否かを評価する。これにより、半導体層の溶融状態の評価にあわせてパルスレーザ光の照射処理の継続の要否を決定することができるため、スループットを向上させることができる。また、レーザ発振器の寿命を延ばすことにもつながる。
具体的な評価方法は以下の通りである。
はじめに、目的の溶融状態を決定し、目的の溶融状態に対応する「目的の反射率(R’)」を決定する。当該決定の際には、上述した評価方法を用いることもできる。
次に、パルスレーザ光を照射した際の反射率の経時変化を測定する。例えば、図9において、最初のパルスが照射される時間t1’における反射率(最大値)は、目的の反射率(R’)未満となっている。この場合には、所望の溶融状態には達していないものと判断する。その後、2番目のパルスが照射される時間t2’における反射率(最大値)が目的の反射率(R’)に達している、この場合には所望の溶融状態に達していると判断する。なお、目的の反射率(R’)以上となる一定範囲では、所望の溶融状態に達していると判断しても構わない。一定範囲の具体例としては、例えば、「目的の反射率(R’)以上第2の反射率(R2)以下」とすることができる。
なお、図9においては示していないが、反射率が上記の一定範囲を超えた場合には、所望の溶融状態を超えたものと判断することができる。例えば、一定範囲を「目的の反射率(R’)以上第2の反射率(R2)以下」として、反射率が当該一定範囲を超えた場合には、所望の溶融状態を超えたものと判断することができる。なお、第2の反射率(R2)を超える状況では微結晶化が進行し、単結晶半導体としては好ましくない。
以上、まとめると次のようになる。
・半導体層のパルスレーザ光が照射される面とは反対の面に参照光を照射して、その反射率の経時変化を観測する。
・目的の反射率(R’)を基準とする。
・目的の反射率(R’):目的の強度のパルスレーザ光が照射された場合の反射率(の最大値)である。
・反射率の最大値が目的の反射率未満である場合:半導体層が所望の溶融状態に達していないと判断される。
・反射率の最大値が目的の反射率以上の一定範囲にある場合:半導体層が所望の溶融状態に達したと判断される。
・反射率の最大値が一定範囲を超えた場合:半導体層が所望の溶融状態を超える溶融状態に達したと判断される。
なお、所望の溶融状態に達したと判断された場合には、該当する照射領域におけるパルスレーザ光の照射処理は完了したものとみなすことができる。したがって、その後、基板又は光学系を移動させて別の領域に対してパルスレーザ光を照射しても良いし、他にパルスレーザ光の照射処理を施す必要がない場合などにはパルスレーザ光の発振を停止しても良い。また、所望の溶融状態を超える溶融状態に達したと判断された場合には、該当する領域の半導体層を半導体素子等に使用しない構成とすると良い。なお、該当する領域を修復する手段がある場合には、修復させて利用する構成としても良い。このような修復手段としては、例えば、所望の反射率が得られるまでパルスレーザ光を照射して修復する方法がある。
このように、反射率を観測することにより、半導体層の溶融状態を評価することができる。本実施の形態の構成では反射率のみを観測すればよいため、きわめて簡便に半導体層の溶融状態を評価することができる。また、半導体層の評価にあわせてパルスレーザ光の照射処理の継続の要否を決定することができるため、半導体層の特性を向上しつつ、スループットを向上させることができる。また、レーザ発振器の寿命を延ばすことにつながるため、結果として良好な半導体層を低いコストで作製することができるようになる。
なお、本実施の形態においては、評価の目的やパルスレーザ光の照射条件が異なる場合などにあわせていくつかの評価方法を提案したが、半導体層の評価方法はこれに限定されない。上記評価方法を適宜組み合わせて用いることもできる。
本実施の形態は、実施の形態1又は2と適宜組み合わせて用いることができる。
(実施の形態4)
本実施の形態では、図10乃至12を参照して、上述の半導体基板を用いた半導体装置の作製方法について説明する。ここでは、半導体装置の一例として複数のトランジスタからなる半導体装置の作製方法について説明することとする。なお、以下において示すトランジスタを組み合わせて用いることで、様々な半導体装置を形成することができる。
図10(A)は、実施の形態1により作製した半導体基板の断面図である。ただし、本実施の形態においては、実施の形態1における絶縁層116を2層構造とした場合について示すこととする。
半導体層1000(実施の形態1における島状半導体層124に対応)には、TFTのしきい値電圧を制御するために、硼素、アルミニウム、ガリウムなどのp型不純物、若しくはリン、砒素などのn型不純物を添加しても良い。不純物を添加する領域、および添加する不純物の種類は、適宜変更することができる。例えば、nチャネル型TFTの形成領域にはp型不純物を添加し、pチャネル型TFTの形成領域にn型不純物を添加することができる。上述の不純物を添加する際には、ドーズ量が1×1015/cm以上1×1017/cm以下程度となるように行えばよい。その後、半導体層1000を島状に分離して、半導体層1002、及び半導体層1004を形成する(図10(B)参照)。
次に、半導体層1002と半導体層1004を覆うように、ゲート絶縁層1006を形成する(図10(C)参照)。ここでは、プラズマCVD法を用いて、酸化珪素膜を単層で形成することとする。その他にも、酸化窒化珪素、窒化酸化珪素、窒化珪素、酸化ハフニウム、酸化アルミニウム、酸化タンタル等を含む膜を、単層構造又は積層構造で形成することによりゲート絶縁層1006としても良い。
プラズマCVD法以外の作製方法としては、スパッタリング法や、高密度プラズマ処理による酸化または窒化による方法が挙げられる。高密度プラズマ処理は、例えば、ヘリウム、アルゴン、クリプトン、キセノンなどの希ガスと、酸素、酸化窒素、アンモニア、窒素、水素などガスの混合ガスを用いて行う。この場合、プラズマの励起をマイクロ波の導入により行うことで、低電子温度で高密度のプラズマを生成することができる。このような高密度のプラズマで生成された酸素ラジカル(OHラジカルを含む場合もある)や窒素ラジカル(NHラジカルを含む場合もある)によって、半導体層の表面を酸化または窒化することにより、1nm以上20nm以下、望ましくは2nm以上10nm以下の絶縁層を半導体層に接するように形成する。
上述した高密度プラズマ処理による半導体層の酸化または窒化は固相反応であるため、ゲート絶縁層1006と半導体層1002及び半導体層1004との界面準位密度をきわめて低くすることができる。また、高密度プラズマ処理により半導体層を直接酸化または窒化することで、形成される絶縁層の厚さのばらつきを抑えることが出来る。また、半導体層が結晶性を有するため、高密度プラズマ処理を用いて半導体層の表面を固相反応で酸化させる場合であっても、結晶粒界における不均一な酸化を抑え、均一性が良く、界面準位密度の低いゲート絶縁層を形成することができる。このように、高密度プラズマ処理により形成された絶縁層をトランジスタのゲート絶縁層の一部または全部に用いることで、特性のばらつきを抑制することができる。
プラズマ処理による絶縁層の作製方法のより具体的な一例について説明する。亜酸化窒素(NO)を、アルゴン(Ar)を用いて1倍以上3倍以下(流量比)に希釈し、10Pa以上30Pa以下の圧力下で3kW以上5kW以下のマイクロ波(2.45GHz)電力を印加して、半導体層1002と半導体層1004の表面を酸化または窒化させる。この処理により1nm以上10nm以下(好ましくは2nm以上6nm以下)のゲート絶縁層1006の下層を形成する。さらに、亜酸化窒素(NO)とシラン(SiH)を導入し、10Pa以上30Pa以下の圧力下で3kW以上5kW以下のマイクロ波(2.45GHz)電力を印加して気相成長法により酸化窒化シリコン膜を形成し、ゲート絶縁層1006の上層とする。このように、固相反応と気相成長法を組み合わせてゲート絶縁層1006を形成することにより界面準位密度が低く絶縁耐圧の優れたゲート絶縁層1006を形成することができる。なお、この場合においてゲート絶縁層1006は2層構造となる。
或いは、半導体層1002と半導体層1004を熱酸化させることで、ゲート絶縁層1006を形成するようにしても良い。このような熱酸化を用いる場合には、耐熱性の比較的高いベース基板を用いることが好ましい。
なお、水素を含むゲート絶縁層1006を形成し、その後、350℃以上450℃以下の温度による加熱処理を行うことで、ゲート絶縁層1006中に含まれる水素を半導体層1002及び半導体層1004中に拡散させるようにしても良い。この場合、ゲート絶縁層1006として、プラズマCVD法を用いた窒化シリコン又は窒化酸化シリコンを用いることができる。なお、プロセス温度は350℃以下とすると良い。このように、半導体層1002及び半導体層1004に水素を供給することで、半導体層1002中、半導体層1004中、ゲート絶縁層1006と半導体層1002の界面、及びゲート絶縁層1006と半導体層1004の界面における欠陥を効果的に低減することができる。なお、この処理を水素化と呼んでもよい。
次に、ゲート絶縁層1006上に導電層を形成した後、該導電層を所定の形状に加工(パターニング)することで、半導体層1002と半導体層1004の上方に電極1008を形成する(図10(D)参照)。導電層の形成にはCVD法、スパッタリング法等を用いることができる。導電層は、タンタル(Ta)、タングステン(W)、チタン(Ti)、モリブデン(Mo)、アルミニウム(Al)、銅(Cu)、クロム(Cr)、ニオブ(Nb)等の材料を用いて形成することができる。また、上記金属を主成分とする合金材料を用いても良いし、上記金属を含む化合物を用いても良い。または、半導体に導電性を付与する不純物元素をドーピングした多結晶珪素など、半導体材料を用いて形成しても良い。
本実施の形態では電極1008を単層の導電層で形成しているが、開示に係る発明の半導体装置は該構成に限定されない。電極1008は積層された複数の導電層で形成されていても良い。2層構造とする場合には、例えば、モリブデン膜、チタン膜、窒化チタン膜等を下層に用い、上層にはアルミニウム膜などを用いればよい。3層構造の場合には、モリブデン膜とアルミニウム膜とモリブデン膜の積層構造や、チタン膜とアルミニウム膜とチタン膜の積層構造などを採用するとよい。
なお、電極1008を形成する際に用いるマスクは、酸化珪素や窒化酸化珪素等の材料を用いて形成してもよい。この場合、酸化珪素膜や窒化酸化珪素膜等をパターニングしてマスクを形成する工程が加わるが、レジスト材料と比較して、エッチング時におけるマスクの膜減りが少ないため、より正確な形状の電極1008を形成することができる。また、マスクを用いずに、液滴吐出法を用いて選択的に電極1008を形成しても良い。ここで、液滴吐出法とは、所定の組成物を含む液滴を吐出または噴出することで所定のパターンを形成する方法を意味し、インクジェット法などがその範疇に含まれる。
また、ICP(Inductively Coupled Plasma:誘導結合型プラズマ)エッチング法を用い、エッチング条件(コイル型の電極層に印加される電力量、基板側の電極層に印加される電力量、基板側の電極温度等)を適宜調節し、所望のテーパー形状を有するように導電層をエッチングすることで、電極1008を形成することもできる。また、テーパー形状は、マスクの形状によって制御することもできる。なお、エッチング用ガスとしては、塩素、塩化硼素、塩化珪素もしくは四塩化炭素などの塩素系ガス、四弗化炭素、弗化硫黄もしくは弗化窒素などのフッ素系ガス又は酸素などを適宜用いることができる。
次に、電極1008をマスクとして、一導電型を付与する不純物元素を半導体層1002、半導体層1004に添加する(図11(A)参照)。本実施の形態では、半導体層1002にn型を付与する不純物元素(例えばリンまたはヒ素)を、半導体層1004にp型を付与する不純物元素(例えばボロン)を添加する。なお、n型を付与する不純物元素を半導体層1002に添加する際には、p型の不純物が添加される半導体層1004はマスク等で覆い、n型を付与する不純物元素の添加が選択的に行われるようにする。また、p型を付与する不純物元素を半導体層1004に添加する際には、n型の不純物が添加される半導体層1002はマスク等で覆い、p型を付与する不純物元素の添加が選択的に行われるようにする。又は、半導体層1002及び半導体層1004に、p型を付与する不純物元素又はn型を付与する不純物元素の一方を添加した後、一方の半導体層のみに、より高い濃度でp型を付与する不純物元素又はn型を付与する不純物元素の他方を添加するようにしても良い。上記不純物の添加により、半導体層1002に不純物領域1010、半導体層1004に不純物領域1012が形成される。
次に、電極1008の側面にサイドウォール1014を形成する(図11(B)参照)。サイドウォール1014は、例えば、ゲート絶縁層1006及び電極1008を覆うように新たに絶縁層を形成し、垂直方向を主体とした異方性エッチングにより、該絶縁層を部分的にエッチングすることで形成することができる。なお、上記の異方性エッチングにより、ゲート絶縁層1006を部分的にエッチングしても良い。サイドウォール1014を形成するための絶縁層としては、プラズマCVD法やスパッタリング法等により、珪素、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素、有機材料などを含む膜を、単層構造又は積層構造で形成すれば良い。本実施の形態では、膜厚100nmの酸化珪素膜をプラズマCVD法によって形成する。また、エッチングガスとしては、CHFとヘリウムの混合ガスを用いることができる。なお、サイドウォール1014を形成する工程は、これらに限定されるものではない。
次に、ゲート絶縁層1006、電極1008及びサイドウォール1014をマスクとして、半導体層1002、半導体層1004に一導電型を付与する不純物元素を添加する(図11(C)参照)。なお、半導体層1002、半導体層1004には、それぞれ先の工程で添加した不純物元素と同じ導電型の不純物元素をより高い濃度で添加する。なお、n型を付与する不純物元素を半導体層1002に添加する際には、p型の不純物が添加される半導体層1004はマスク等で覆い、n型を付与する不純物元素の添加が選択的に行われるようにする。また、p型を付与する不純物元素を半導体層1004に添加する際には、n型の不純物が添加される半導体層1002はマスク等で覆い、p型を付与する不純物元素の添加が選択的に行われるようにする。
上記不純物元素の添加により、半導体層1002に、一対の高濃度不純物領域1016と、一対の低濃度不純物領域1018と、チャネル形成領域1020とが形成される。また、上記不純物元素の添加により、半導体層1004に、一対の高濃度不純物領域1022と、一対の低濃度不純物領域1024と、チャネル形成領域1026とが形成される。高濃度不純物領域1016、高濃度不純物領域1022はソース又はドレインとして機能し、低濃度不純物領域1018、低濃度不純物領域1024はLDD(Lightly Doped Drain)領域として機能する。
なお、半導体層1002上に形成されたサイドウォール1014と、半導体層1004上に形成されたサイドウォール1014は、キャリアが移動する方向(いわゆるチャネル長に平行な方向)の長さが同じになるように形成しても良いが、異なるように形成しても良い。pチャネル型トランジスタとなる半導体層1004上のサイドウォール1014の長さは、nチャネル型トランジスタとなる半導体層1002上のサイドウォール1014の長さよりも大きくすると良い。なぜならば、pチャネル型トランジスタにおいてソース及びドレインを形成するために注入されるボロンは拡散しやすく、短チャネル効果を誘起しやすいためである。pチャネル型トランジスタにおいて、サイドウォール1014の長さをより大きくすることで、ソース及びドレインに高濃度のボロンを添加することが可能となり、ソース及びドレインを低抵抗化することができる。
ソース及びドレインをさらに低抵抗化するために、半導体層1002及び半導体層1004の一部をシリサイド化したシリサイド層を形成しても良い。シリサイド化は、半導体層に金属を接触させ、加熱処理(例えば、GRTA法、LRTA法等)により、半導体層中の珪素と金属とを反応させて行う。シリサイド層としては、コバルトシリサイド又はニッケルシリサイドを用いれば良い。半導体層1002や半導体層1004が薄い場合には、半導体層1002、半導体層1004の底部までシリサイド反応を進めても良い。シリサイド化に用いることができる金属材料としては、チタン(Ti)、ニッケル(Ni)、タングステン(W)、モリブデン(Mo)、コバルト(Co)、ジルコニウム(Zr)、Hf(ハフニウム)、タンタル(Ta)、バナジウム(V)、ネオジム(Nb)、クロム(Cr)、白金(Pt)、パラジウム(Pd)等が挙げられる。また、レーザ光の照射などによってもシリサイド層を形成することができる。
上述の工程により、nチャネル型トランジスタ1028及びpチャネル型トランジスタ1030が形成される。なお、図11(C)に示す段階では、ソース電極又はドレイン電極として機能する導電層は形成されていないが、これらのソース電極又はドレイン電極として機能する導電層を含めてトランジスタと呼ぶこともある。
次に、nチャネル型トランジスタ1028、pチャネル型トランジスタ1030を覆うように絶縁層1032を形成する(図11(D)参照)。絶縁層1032は必ずしも設ける必要はないが、絶縁層1032を形成することで、アルカリ金属やアルカリ土類金属などの不純物がnチャネル型トランジスタ1028、pチャネル型トランジスタ1030に侵入することを防止できる。具体的には、絶縁層1032を、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素、窒化アルミニウム、酸化アルミニウムなどの材料を用いて形成するのが望ましい。本実施の形態では、膜厚600nm程度の窒化酸化珪素膜を、絶縁層1032として用いる。この場合、上述の水素化の工程は、該窒化酸化珪素膜形成後に行っても良い。なお、本実施の形態においては、絶縁層1032を単層構造としているが、積層構造としても良いことはいうまでもない。例えば、2層構造とする場合には、酸化窒化珪素膜と窒化酸化珪素膜との積層構造とすることができる。
次に、nチャネル型トランジスタ1028、pチャネル型トランジスタ1030を覆うように、絶縁層1032上に絶縁層1034を形成する。絶縁層1034は、ポリイミド、アクリル、ベンゾシクロブテン、ポリアミド、エポキシ等の、耐熱性を有する有機材料を用いて形成するとよい。また、上記有機材料の他に、低誘電率材料(low−k材料)、シロキサン系樹脂、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素、PSG(リンガラス)、BPSG(リンボロンガラス)、アルミナ等を用いることもできる。ここで、シロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたSi−O−Si結合を含む樹脂に相当する。シロキサン系樹脂は、置換基に水素の他、フッ素、アルキル基、芳香族炭化水素から選ばれる一を有していても良い。なお、これらの材料で形成される絶縁層を複数積層させることで、絶縁層1034を形成しても良い。
絶縁層1034の形成には、その材料に応じて、CVD法、スパッタ法、SOG法、スピンコート、ディップ、スプレー塗布、液滴吐出法(インクジェット法、スクリーン印刷、オフセット印刷等)、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター等を用いることができる。
次に、半導体層1002と半導体層1004の一部が露出するように絶縁層1032及び絶縁層1034にコンタクトホールを形成する。そして、該コンタクトホールを介して半導体層1002と半導体層1004に接する導電層1036、導電層1038を形成する(図12(A)参照)。導電層1036及び導電層1038は、トランジスタのソース電極又はドレイン電極として機能する。なお、本実施の形態においては、コンタクトホール開口時のエッチングに用いるガスとしてCHFとHeの混合ガスを用いたが、これに限定されるものではない。
導電層1036、導電層1038は、CVD法やスパッタリング法等により形成することができる。具体的には、導電層1036、導電層1038として、アルミニウム(Al)、タングステン(W)、チタン(Ti)、タンタル(Ta)、モリブデン(Mo)、ニッケル(Ni)、白金(Pt)、銅(Cu)、金(Au)、銀(Ag)、マンガン(Mn)、ネオジム(Nd)、炭素(C)、珪素(Si)等を用いることができる。また、上記材料を主成分とする合金を用いても良いし、上記材料を含む化合物を用いても良い。また、導電層1036、導電層1038は、単層構造としても良いし、積層構造としても良い。
アルミニウムを主成分とする合金の例としては、アルミニウムを主成分として、ニッケルを含むものを挙げることができる。また、アルミニウムを主成分とし、ニッケルと、炭素または珪素の一方または両方を含むものを挙げることができる。アルミニウムやアルミニウムシリコン(Al−Si)は抵抗値が低く、安価であるため、導電層1036、導電層1038を形成する材料として適している。特に、アルミニウムシリコンは、パターニングの際のレジストベークによるヒロックの発生を抑制することができるため好ましい。また、珪素の代わりに、アルミニウムに0.5%程度のCuを混入させた材料を用いても良い。
導電層1036、導電層1038を積層構造とする場合には、例えば、バリア膜とアルミニウムシリコン膜とバリア膜の積層構造、バリア膜とアルミニウムシリコン膜と窒化チタン膜とバリア膜の積層構造などを採用するとよい。なお、バリア膜とは、チタン、チタンの窒化物、モリブデンまたはモリブデンの窒化物などを用いて形成された膜である。バリア膜の間にアルミニウムシリコン膜を挟むように導電層を形成すると、アルミニウムやアルミニウムシリコンのヒロックの発生をより一層防止することができる。また、還元性の高い元素であるチタンを用いてバリア膜を形成すると、半導体層1002と半導体層1004上に薄い酸化膜が形成されていたとしても、バリア膜に含まれるチタンが該酸化膜を還元し、導電層1036と半導体層1002、及び導電層1038と半導体層1004のコンタクトを良好なものとすることができる。また、バリア膜を複数積層するようにして用いても良い。その場合、例えば、導電層1036、導電層1038を、下層からチタン、窒化チタン、アルミニウムシリコン、チタン、窒化チタンのように、5層構造又はそれ以上の積層構造とすることもできる。
また、導電層1036、導電層1038として、WFガスとSiHガスから化学気相成長法で形成したタングステンシリサイドを用いても良い。また、WFを水素還元して形成したタングステンを、導電層1036、導電層1038として用いても良い。
なお、導電層1036はnチャネル型トランジスタ1028の高濃度不純物領域1016に接続されている。導電層1038はpチャネル型トランジスタ1030の高濃度不純物領域1022に接続されている。
図12(B)に、図12(A)に示したnチャネル型トランジスタ1028及びpチャネル型トランジスタ1030の平面図を示す。ここで、図12(B)のM−Nにおける断面が図12(A)に対応している。ただし、図12(B)においては、簡単のため、導電層1036、導電層1038、絶縁層1032、絶縁層1034等を省略している。
なお、本実施の形態においては、nチャネル型トランジスタ1028とpチャネル型トランジスタ1030が、それぞれゲート電極として機能する電極1008を1つずつ有する場合を例示しているが、開示に係る発明の一態様は該構成に限定されない。作製されるトランジスタは、ゲート電極として機能する電極を複数有し、なおかつ該複数の電極が電気的に接続されているマルチゲート構造を有していても良い。
本実施の形態では、機械的な研磨処理などを行う代わりに、レーザ光を照射して、単結晶半導体層の欠陥や表面凹凸を低減している。さらに、開示に係る発明の一態様である評価方法を用いることにより、極めて簡便な方法によりレーザ光照射条件の最適化を実現している。これにより、欠陥が十分に低減された平坦性の高いSOI基板を提供することができ、且つ、その提供にかかるコストを抑えることができる。また、該SOI基板を用いることにより、高速動作が可能で、サブスレッショルド値が低く、電界効果移動度が高く、低電圧で駆動可能なトランジスタを低いコストで作製することができる。
本実施の形態は、実施の形態1乃至3と適宜組み合わせて用いることができる。
(実施の形態5)
本実施の形態では、半導体装置に用いることができる薄膜トランジスタの製造方法の別の一例について説明する。なお、本実施の形態に示す薄膜トランジスタの製造方法では、半導体層と配線との接続に係る開口が自己整合的に形成されることを特徴としている。
はじめに、実施の形態1などに示した方法を用いて作製した半導体基板を用意する(図示せず)。そして、該半導体基板における半導体層(実施の形態1における島状半導体層124に対応)をパターニングして島状半導体層1306を形成した後、ゲート絶縁層として機能する絶縁層1308、及びゲート電極(又は配線)として機能する導電層を順に形成する。本実施の形態では、ゲート電極として機能する導電層を二層構造で形成するが、開示に係る発明はこれに限定されるものではない。ここで、絶縁層1308は、酸化珪素、酸化窒化珪素、窒化酸化珪素、窒化珪素などの材料を用いて、CVD法やスパッタリング法などにより形成することができる。絶縁層1308の厚さは5nm以上100nm以下程度とすれば良い。また、導電層は、タンタル(Ta)、タングステン(W)、チタン(Ti)、モリブデン(Mo)、アルミニウム(Al)、銅(Cu)、クロム(Cr)、ニオブ(Nb)等の材料を用いて、CVD法やスパッタリング法などにより形成することができる。導電層の厚さは、二層の合計が100nm以上500nm以下程度となるようにすれば良い。なお、本実施の形態では、絶縁層1308を酸化珪素(厚さ20nm)にて形成し、導電層(下層)を窒化タンタル(厚さ50nm)にて形成し、導電層(上層)をタングステン(厚さ200nm)にて形成する場合について説明する。
なお、上記の半導体層には、薄膜トランジスタの閾値電圧を制御するために、硼素、アルミニウム、ガリウムなどのp型を付与する不純物や、リン、砒素などのn型を付与する不純物を添加しても良い。例えば、p型を付与する不純物として硼素を添加する場合、5×1016cm−3以上1×1017cm−3以下の濃度で添加すれば良い。また、半導体層に対して水素化処理を行っても良い。水素化処理は、例えば、水素雰囲気中において350℃、2時間程度行う。
次に、上記のゲート電極として機能する導電層をパターニングする。なお、本実施の形態における薄膜トランジスタの製造方法では、上記の導電層に対して少なくとも二度のパターニングを行うが、ここでは、そのうちの一度目のパターニングを行う。これにより、最終的に形成されるゲート電極より一回り大きい導電層1310、及び導電層1312が形成される。ここで、「一回り大きい」とは、二度目のパターニング工程において用いられるゲート電極形成用のレジストマスクを、導電層1310、及び導電層1312の位置に合わせて形成できる程度の大きさをいうものとする。なお、上記二度のパターニングは、導電層の島状半導体層1306と重なる領域に対して行えば良いものであり、導電層全面に対して二度のパターニングを行う必要はない。
その後、上記の絶縁層1308、導電層1310、及び導電層1312を覆うように、絶縁層1314を形成する(図13(A)、図15(A)参照)。ここで、絶縁層1314は、酸化珪素、酸化窒化珪素、窒化酸化珪素、窒化珪素、酸化ハフニウム、酸化アルミニウムなどの材料を用いて、CVD法やスパッタリング法などにより形成することができる。絶縁層1314の厚さは0.5μm以上2μm以下程度とすることが好ましい。本実施の形態では、一例として、絶縁層1314を酸化珪素(厚さ1μm)にて形成する場合について説明する。なお、本実施の形態においては、ベース基板1300上に、絶縁層1302、絶縁層1304、及び半導体層が順に設けられた構造の半導体基板を用いて説明しているが、開示に係る発明はこれに限定して解釈されるものではない。
なお、図13(A)は、平面図である図15(A)のP−Qにおける断面に対応する図である。同様に、図13(B)と図15(B)が対応し、図13(D)と図15(C)が対応し、図14(C)と図15(D)が対応する。図15に示す平面図では、簡単のため、対応する断面図における一部の構成要素を省略している。
次に、上記の絶縁層1314上に、パターニング工程において用いるゲート電極形成用のレジストマスク1316を形成する。該パターニング工程は、上記導電層に対する二度のパターニングのうち、二度目のパターニング工程に当たるものである。レジストマスク1316は、感光性物質であるレジスト材料を塗布した後、パターンを露光することで形成できる。レジストマスク1316の形成後には、該レジストマスク1316を用いて、導電層1310、導電層1312、及び絶縁層1314をパターニングする。具体的には絶縁層1314を選択的にエッチングして絶縁層1322を形成した後、導電層1310、及び導電層1312を選択的にエッチングしてゲート電極として機能する導電層1318、導電層1320を形成する(図13(B)、図15(B)参照)。ここで、絶縁層1314を選択的にエッチングする際には、ゲート絶縁層として機能する絶縁層1308の一部も同時にエッチングされる。
次に、レジストマスク1316を除去した後、島状半導体層1306、絶縁層1308、導電層1318、導電層1320、絶縁層1322などを覆うように、絶縁層1324を形成する。絶縁層1324は後のサイドウォール形成時のバリア層として機能する。絶縁層1324は、酸化珪素、酸化窒化珪素、窒化酸化珪素、窒化珪素、酸化ハフニウム、酸化アルミニウム、酸化タンタルなどの材料を用いて形成することができるが、バリア層として機能させるためには、後のサイドウォールに用いられる材料とエッチング時の選択比が取れる材料を用いて形成することが好ましいと言える。絶縁層1324の厚さは10nm以上200nm以下程度とすれば良い。本実施の形態では、絶縁層1324を、窒化珪素(厚さ50nm)を用いて形成することとする。
絶縁層1324の形成後には、導電層1318、導電層1320、絶縁層1322等をマスクとして、一導電型を付与する不純物元素を島状半導体層1306に添加する。本実施の形態では、島状半導体層1306にn型を付与する不純物元素(例えばリンや砒素)を添加する。該不純物の添加により、島状半導体層1306に不純物領域1326が形成される(図13(C)参照)。なお、本実施の形態においては、絶縁層1324を形成した後に、n型を付与する不純物元素を添加する構成としたが、開示に係る発明はこれに限られない。例えば、レジストマスクを除去した後、又は除去する前に上記の不純物元素を添加し、その後、絶縁層1324を形成する構成としてもよい。また、添加する不純物元素を、p型を付与する不純物元素とすることもできる。
次に、サイドウォール1328を形成する(図13(D)、図15(C)参照)。サイドウォール1328は、絶縁層1324を覆うように絶縁層を形成し、該絶縁層に対して垂直方向を主体とした異方性エッチングを適用することで形成することができる。上記異方性エッチングにより、絶縁層が選択的にエッチングされることになるためである。絶縁層は、酸化珪素、酸化窒化珪素、窒化酸化珪素、窒化珪素、酸化ハフニウム、酸化アルミニウム、酸化タンタルなどの材料を用いて、CVD法やスパッタリング法などにより形成することができる。また、有機材料を含む膜を、スピンコートなどにより形成しても良い。本実施の形態においては、絶縁層の材料として酸化珪素を用いることとする。すなわち、サイドウォール1328は酸化珪素により形成される。また、上記エッチングガスとしては、例えば、CHFとヘリウムの混合ガスを用いることができる。なお、サイドウォール1328を形成する工程はこれらに限定されない。
次に、絶縁層1322、サイドウォール1328などをマスクとして、島状半導体層1306に一導電型を付与する不純物元素を添加する。なお、島状半導体層1306には、先の工程で添加した不純物元素と同じ導電型の不純物元素をより高い濃度で添加する。つまり、本実施の形態においては、n型を付与する不純物元素を添加することになる。
上記不純物元素の添加により、島状半導体層1306に、チャネル形成領域1330と、低濃度不純物領域1332と、高濃度不純物領域1334が形成される。低濃度不純物領域1332はLDD(Lightly Doped Drain)領域として機能し、高濃度不純物領域1334はソース又はドレインとして機能する。
次に、絶縁層1324をエッチングして、高濃度不純物領域に達する開口(コンタクトホール)を形成する(図14(A)参照)。本実施の形態においては、酸化珪素を用いて絶縁層1322、及びサイドウォール1328を形成し、窒化珪素を用いて絶縁層1324を形成しているため、絶縁層1324を選択的にエッチングして開口を形成することができる。
上記高濃度不純物領域に達する開口を形成した後、絶縁層1314を選択的にエッチングすることにより、開口1336を形成する(図14(B)参照)。開口1336は、高濃度不純物領域に達する開口と比較して大きく形成されることになる。これは、開口1336は、プロセスルールやデザインルールに従ってその最小線幅が決まるのに対して、高濃度不純物領域に達する開口は、自己整合的に形成されることでより微細化されるためである。
その後、上記高濃度不純物領域に達する開口及び開口1336を介して、島状半導体層1306の高濃度不純物領域1334及び導電層1320に接する導電層を形成する。該導電層は、CVD法やスパッタリング法等により形成することができる。材料としては、アルミニウム(Al)、タングステン(W)、チタン(Ti)、タンタル(Ta)、モリブデン(Mo)、ニッケル(Ni)、白金(Pt)、銅(Cu)、金(Au)、銀(Ag)、マンガン(Mn)、ネオジム(Nd)、炭素(C)、珪素(Si)等を用いることができる。また、上記金属を主成分とする合金を用いても良いし、上記金属を含む化合物を用いても良い。また、上記導電層は、単層構造としても良いし、積層構造としても良い。本実施の形態においては、チタンとアルミニウムとチタンとの三層構造とする場合を示す。
上記導電層を選択的にエッチングすることにより、ソース電極又はドレイン電極(ソース配線又はドレイン配線)として機能する導電層1338、導電層1340及び導電層1342、導電層1320と接続されて配線として機能する導電層1344、導電層1346及び導電層1348を形成する(図14(C)、図15(D)参照)。以上の工程により、島状半導体層1306と、ソース電極又はドレイン電極として機能する導電層との接続を自己整合的に形成した薄膜トランジスタが完成する。
本実施の形態において示した方法により、島状半導体層とソース電極又はドレイン電極の接続関係を自己整合的に形成することができるため、トランジスタの構造を微細化することができる。つまり、半導体素子の集積度を向上することができるようになる。また、チャネル長や低濃度不純物領域の長さを自己整合的に規定することができるため、微細化において問題となるチャネル抵抗のばらつきを抑制することができる。すなわち、特性の優れたトランジスタを提供することができる。
本実施の形態は実施の形態1乃至4と適宜組み合わせて用いることができる。
(実施の形態6)
本実施の形態では、実施の形態4又は5において作製した半導体装置、特に表示装置を用いた電子機器について、図16及び17を参照して説明する。
半導体装置(特に表示装置)を用いて作製される電子機器としては、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ(ヘッドマウントディスプレイ)、ナビゲーションシステム、音響再生装置(カーオーディオコンポ等)、コンピュータ、ゲーム機器、携帯情報端末(モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等)、記録媒体を備えた画像再生装置(具体的にはDigital Versatile Disc(DVD)等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置)などが挙げられる。
図16(A)はテレビ受像器又はパーソナルコンピュータのモニタである。筺体1601、支持台1602、表示部1603、スピーカー部1604、ビデオ入力端子1605等を含む。表示部1603には、開示に係る発明の一態様である半導体装置が用いられている。これにより、信頼性が高く高性能なテレビ受像器又はパーソナルコンピュータのモニタを低価格で提供することができる。
図16(B)はデジタルカメラである。本体1611の正面部分には受像部1613が設けられており、本体1611の上面部分にはシャッターボタン1616が設けられている。また、本体1611の背面部分には、表示部1612、操作キー1614、及び外部接続ポート1615が設けられている。表示部1612には、開示に係る発明の一態様である半導体装置が用いられている。これにより、信頼性が高く高性能なデジタルカメラを低価格で提供することができる。
図16(C)はノート型パーソナルコンピュータである。本体1621には、キーボード1624、外部接続ポート1625、ポインティングデバイス1626が設けられている。また、本体1621には、表示部1623を有する筐体1622が取り付けられている。表示部1623には、開示に係る発明の一態様である半導体装置が用いられている。これにより、信頼性が高く高性能なノート型パーソナルコンピュータを低価格で提供することができる。
図16(D)はモバイルコンピュータであり、本体1631、表示部1632、スイッチ1633、操作キー1634、赤外線ポート1635等を含む。表示部1632にはアクティブマトリクス表示装置が設けられている。表示部1632には、開示に係る発明の一態様である半導体装置が用いられている。これにより、信頼性が高く高性能なモバイルコンピュータを低価格で提供することができる。
図16(E)は画像再生装置である。本体1641には、表示部1644、記録媒体読み込み部1645及び操作キー1646が設けられている。また、本体1641には、スピーカー部1647及び表示部1643それぞれを有する筐体1642が取り付けられている。表示部1643及び表示部1644それぞれには、開示に係る発明の一態様である半導体装置が用いられている。これにより、信頼性が高く高性能な画像再生装置を低価格で提供することができる。
図16(F)は電子書籍である。本体1651には操作キー1653が設けられている。また、本体1651には複数の表示部1652が取り付けられている。表示部1652には、開示に係る発明の一態様である半導体装置が用いられている。これにより、信頼性が高く高性能な電子書籍を低価格で提供することができる。
図16(G)はビデオカメラであり、本体1661には外部接続ポート1664、リモコン受信部1665、受像部1666、バッテリー1667、音声入力部1668、操作キー1669が設けられている、また、本体1661には、表示部1662を有する筐体1663が取り付けられている。表示部1662には、開示に係る発明の一態様である半導体装置が用いられている。これにより、信頼性が高く高性能なビデオカメラを低価格で提供することができる。
図16(H)は携帯電話であり、本体1671、筐体1672、表示部1673、音声入力部1674、音声出力部1675、操作キー1676、外部接続ポート1677、アンテナ1678等を含む。表示部1673には、開示に係る発明の一態様である半導体装置が用いられている。これにより、信頼性が高く高性能な携帯電話を低価格で提供することができる。
図17は、電話としての機能と、情報端末としての機能を併せ持った携帯電子機器1700の構成の一例である。ここで、図17(A)は正面図、図17(B)は背面図、図17(C)は展開図である。携帯電子機器1700は、電話と情報端末の双方の機能を備えており、音声通話以外にも様々なデータ処理が可能な、いわゆるスマートフォンと呼ばれる電子機器である。
携帯電子機器1700は、筐体1701及び筐体1702で構成されている。筐体1701は、表示部1711、スピーカー1712、マイクロフォン1713、操作キー1714、ポインティングデバイス1715、カメラ用レンズ1716、外部接続端子1717等を備え、筐体1702は、キーボード1721、外部メモリスロット1722、カメラ用レンズ1723、ライト1724、イヤフォン端子1725等を備えている。また、アンテナは筐体1701内部に内蔵されている。上記構成に加えて、非接触ICチップ、小型記録装置等を内蔵していてもよい。
表示部1711には、開示に係る発明の一態様である半導体装置が組み込まれている。なお、表示部1711に表示される映像(及びその表示方向)は、携帯電子機器1700の使用形態に応じて様々に変化する。また、表示部1711と同一面にカメラ用レンズ1716を備えているため、映像を伴う音声通話(いわゆるテレビ電話)が可能である。なお、スピーカー1712及びマイクロフォン1713は音声通話に限らず、録音、再生等に用いることが可能である。カメラ用レンズ1723(及び、ライト1724)を用いて静止画及び動画の撮影を行う場合には、表示部1711はファインダーとして用いられることになる。操作キー1714は、電話の発信・着信、電子メール等の簡単な情報入力、画面のスクロール、カーソル移動等に用いられる。
重なり合った筐体1701と筐体1702(図17(A))は、スライドし、図17(C)のように展開し、情報端末として使用できる。この場合には、キーボード1721、ポインティングデバイス1715を用いた円滑な操作が可能である。外部接続端子1717はACアダプタやUSBケーブル等の各種ケーブルと接続可能であり、充電やコンピュータ等とのデータ通信を可能にしている。また、外部メモリスロット1722に記録媒体を挿入し、より大容量のデータの保存及び移動に対応できる。上記機能に加えて、赤外線などの電磁波を用いた無線通信機能や、テレビ受信機能等を有していても良い。開示に係る発明の一態様により、信頼性が高く高性能な携帯電子機器を低価格で提供することができる。
以上の様に、開示に係る発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。なお、本実施の形態は、実施の形態1乃至5と適宜組み合わせて用いることができる。
100 ベース基板
110 単結晶半導体基板
112 絶縁層
114 損傷領域
116 絶縁層
118 単結晶半導体層
120 島状半導体層
122 島状半導体層
124 島状半導体層
130 イオンビーム
132 パルスレーザ光
140 基板
142 単結晶半導体基板
150 半導体基板
300 絶縁層
302 単結晶半導体層
400 絶縁層
402 島状半導体層
500 ベース基板
502 島状半導体層
504 領域
510 ベース基板
512 島状半導体層
514 領域
600 ベース基板
612 絶縁層
616 半導体層
616a 半導体層
616b 半導体層
640 パルスレーザ光
650 参照光
652 反射光
1000 半導体層
1002 半導体層
1004 半導体層
1006 ゲート絶縁層
1008 電極
1010 不純物領域
1012 不純物領域
1014 サイドウォール
1016 高濃度不純物領域
1018 低濃度不純物領域
1020 チャネル形成領域
1022 高濃度不純物領域
1024 低濃度不純物領域
1026 チャネル形成領域
1028 nチャネル型トランジスタ
1030 pチャネル型トランジスタ
1032 絶縁層
1034 絶縁層
1036 導電層
1038 導電層
1300 ベース基板
1302 絶縁層
1304 絶縁層
1306 島状半導体層
1308 絶縁層
1310 導電層
1312 導電層
1314 絶縁層
1316 レジストマスク
1318 導電層
1320 導電層
1322 絶縁層
1324 絶縁層
1326 不純物領域
1328 サイドウォール
1330 チャネル形成領域
1332 低濃度不純物領域
1334 高濃度不純物領域
1336 開口
1338 導電層
1340 導電層
1342 導電層
1344 導電層
1346 導電層
1348 導電層
1601 筺体
1602 支持台
1603 表示部
1604 スピーカー部
1605 ビデオ入力端子
1611 本体
1612 表示部
1613 受像部
1614 操作キー
1615 外部接続ポート
1616 シャッターボタン
1621 本体
1622 筐体
1623 表示部
1624 キーボード
1625 外部接続ポート
1626 ポインティングデバイス
1631 本体
1632 表示部
1633 スイッチ
1634 操作キー
1635 赤外線ポート
1641 本体
1642 筐体
1643 表示部
1644 表示部
1645 記録媒体読み込み部
1646 操作キー
1647 スピーカー部
1651 本体
1652 表示部
1653 操作キー
1661 本体
1662 表示部
1663 筐体
1664 外部接続ポート
1665 リモコン受信部
1666 受像部
1667 バッテリー
1668 音声入力部
1669 操作キー
1671 本体
1672 筐体
1673 表示部
1674 音声入力部
1675 音声出力部
1676 操作キー
1677 外部接続ポート
1678 アンテナ
1700 携帯電子機器
1701 筐体
1702 筐体
1711 表示部
1712 スピーカー
1713 マイクロフォン
1714 操作キー
1715 ポインティングデバイス
1716 カメラ用レンズ
1717 外部接続端子
1721 キーボード
1722 外部メモリスロット
1723 カメラ用レンズ
1724 ライト
1725 イヤフォン端子

Claims (10)

  1. 単結晶半導体基板の一表面にイオンを照射して損傷領域を形成し、
    前記単結晶半導体基板の一表面上に絶縁層を形成し、
    絶縁表面を有する基板の表面と前記絶縁層の表面とを接触させて、前記絶縁表面を有する基板と前記単結晶半導体基板とを貼り合わせ、
    加熱処理を施すことにより、前記損傷領域において前記単結晶半導体基板を分離して前記絶縁表面を有する基板上に単結晶半導体層を形成し、
    前記単結晶半導体層をパターニングして複数の島状半導体層を形成し、
    前記島状半導体層の一に、該島状半導体層の全面を覆うように成形されたレーザ光を照射することを特徴とする半導体基板の製造方法。
  2. 単結晶半導体基板の一表面にイオンを照射して損傷領域を形成し、
    前記単結晶半導体基板の一表面上に第1の絶縁層を形成し、
    絶縁表面を有する基板の表面上に第2の絶縁層を形成し、
    前記第2の絶縁層の表面と前記第1の絶縁層の表面とを接触させて、前記絶縁表面を有する基板と前記単結晶半導体基板とを貼り合わせ、
    加熱処理を施すことにより、前記損傷領域において前記単結晶半導体基板を分離して前記絶縁表面を有する基板上に単結晶半導体層を形成し、
    前記単結晶半導体層をパターニングして複数の島状半導体層を形成し、
    前記島状半導体層の一に、該島状半導体層の全面を覆うように成形されたレーザ光を照射することを特徴とする半導体基板の製造方法。
  3. 単結晶半導体基板の一表面にイオンを照射して損傷領域を形成し、
    前記単結晶半導体基板をパターニングして、その底部が前記損傷領域より深い凹部を形成し、
    前記単結晶半導体基板の一表面上に絶縁層を形成し、
    絶縁表面を有する基板の表面と前記絶縁層の表面とを接触させて、前記絶縁表面を有する基板と前記単結晶半導体基板とを貼り合わせ、
    加熱処理を施すことにより、前記損傷領域において前記単結晶半導体基板を分離して前記絶縁表面を有する基板上に複数の島状半導体層を形成し、
    前記島状半導体層の一に、該島状半導体層の全面を覆うように成形されたレーザ光を照射することを特徴とする半導体基板の製造方法。
  4. 単結晶半導体基板の一表面にイオンを照射して損傷領域を形成し、
    前記単結晶半導体基板をパターニングして、その底部が前記損傷領域より深い凹部を形成し、
    前記単結晶半導体基板の一表面上に第1の絶縁層を形成し、
    絶縁表面を有する基板の表面上に第2の絶縁層を形成し、
    前記第2の絶縁層の表面と前記第1の絶縁層の表面とを接触させて、前記絶縁表面を有する基板と前記単結晶半導体基板とを貼り合わせ、
    加熱処理を施すことにより、前記損傷領域において前記単結晶半導体基板を分離して前記絶縁表面を有する基板上に複数の島状半導体層を形成し、
    前記島状半導体層の一に、該島状半導体層の全面を覆うように成形されたレーザ光を照射することを特徴とする半導体基板の製造方法。
  5. 請求項1乃至4のいずれか一において、
    前記島状半導体層の一には、前記レーザ光の中央の領域が照射されることを特徴とする半導体基板の製造方法。
  6. 請求項5において、
    前記レーザ光の中央の領域とは、そのピーク強度の80%以上の強度を有する領域であることを特徴とする半導体基板の製造方法。
  7. 請求項1乃至6のいずれか一において、
    前記レーザ光の照射は減圧雰囲気において行われることを特徴とする半導体基板の製造方法。
  8. 請求項1乃至7のいずれか一において、
    前記レーザ光の照射の際の前記島状半導体層の溶融状態を判定した後、前記島状半導体層が非溶融状態にあると判定した場合には、該島状半導体層に対して再度レーザ光を照射することを特徴とする半導体基板の製造方法。
  9. 請求項8において、
    前記レーザ光の照射による前記島状半導体層の溶融状態の判定は、
    前記島状半導体層に前記レーザ光を照射する際に、前記島状半導体層の表面又は裏面に所定の波長の参照光を照射して該参照光の反射率を測定することにより行われるものであって、
    第1の反射率と第2の反射率を基準として、前記反射率が前記第1の反射率未満である場合には前記島状半導体層が非溶融状態にあると判定し、前記反射率が前記第1の反射率以上前記第2の反射率未満である場合には前記島状半導体層が部分溶融状態にあると判定し、前記反射率が前記第2の反射率以上である場合には前記島状半導体層が完全溶融状態にあると判定することを特徴とする半導体基板の製造方法。
  10. 請求項9において、
    前記第1の反射率は、前記島状半導体層の表面が溶融状態にある場合の反射率であり、
    前記第2の反射率は、前記島状半導体層の裏面が溶融状態にある場合の反射率であることを特徴とする半導体基板の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021018998A (ja) * 2019-07-17 2021-02-15 信越化学工業株式会社 複合基板、および複合基板の製造方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5548351B2 (ja) * 2007-11-01 2014-07-16 株式会社半導体エネルギー研究所 半導体装置の作製方法
WO2009157373A1 (ja) * 2008-06-26 2009-12-30 株式会社Ihi レーザアニール方法及び装置
JP5540476B2 (ja) * 2008-06-30 2014-07-02 株式会社Ihi レーザアニール装置
DE112011100841B4 (de) * 2010-03-08 2021-11-25 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung und verfahren zur herstellung der halbleitervorrichtung
DE102011002236A1 (de) * 2011-04-21 2012-10-25 Dritte Patentportfolio Beteiligungsgesellschaft Mbh & Co.Kg Verfahren zur Herstellung einer polykristallinen Schicht
CN102646592B (zh) * 2011-05-03 2014-12-03 京东方科技集团股份有限公司 薄膜场效应晶体管器件及其制备方法
JP5464192B2 (ja) * 2011-09-29 2014-04-09 株式会社デンソー 半導体装置の製造方法
US20180019169A1 (en) * 2016-07-12 2018-01-18 QMAT, Inc. Backing substrate stabilizing donor substrate for implant or reclamation

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5696835A (en) * 1979-12-29 1981-08-05 Fujitsu Ltd Manufacture of semiconductor device
JPH1145862A (ja) * 1997-07-24 1999-02-16 Denso Corp 半導体基板の製造方法
JP2003142654A (ja) * 2001-09-14 2003-05-16 Hewlett Packard Co <Hp> デュアル・トンネル接合メモリ・セルを有するメモリ・デバイス

Family Cites Families (56)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58156591A (ja) 1982-03-10 1983-09-17 Nippon Telegr & Teleph Corp <Ntt> 半導体単結晶薄膜の形成法
US5064775A (en) * 1990-09-04 1991-11-12 Industrial Technology Research Institute Method of fabricating an improved polycrystalline silicon thin film transistor
US5104818A (en) * 1991-04-15 1992-04-14 United Technologies Corporation Preimplanted N-channel SOI mesa
FR2681472B1 (fr) * 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
TW264575B (ja) * 1993-10-29 1995-12-01 Handotai Energy Kenkyusho Kk
US5923962A (en) * 1993-10-29 1999-07-13 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device
JP3431033B2 (ja) 1993-10-29 2003-07-28 株式会社半導体エネルギー研究所 半導体作製方法
JP2873660B2 (ja) * 1994-01-08 1999-03-24 株式会社半導体エネルギー研究所 半導体集積回路の作製方法
TW297138B (ja) 1995-05-31 1997-02-01 Handotai Energy Kenkyusho Kk
WO1997001863A1 (fr) * 1995-06-26 1997-01-16 Seiko Epson Corporation Procede de formation de film semi-conducteur cristallin, procede de production de transistor a couche mince, procede de production de cellules solaires et dispositif cristal liquide a matrice active
JP4103968B2 (ja) * 1996-09-18 2008-06-18 株式会社半導体エネルギー研究所 絶縁ゲイト型半導体装置
US5985742A (en) 1997-05-12 1999-11-16 Silicon Genesis Corporation Controlled cleavage process and device for patterned films
JPH1197379A (ja) 1997-07-25 1999-04-09 Denso Corp 半導体基板及び半導体基板の製造方法
US6534380B1 (en) * 1997-07-18 2003-03-18 Denso Corporation Semiconductor substrate and method of manufacturing the same
US6388652B1 (en) * 1997-08-20 2002-05-14 Semiconductor Energy Laboratory Co., Ltd. Electrooptical device
US6686623B2 (en) * 1997-11-18 2004-02-03 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile memory and electronic apparatus
JPH11163363A (ja) 1997-11-22 1999-06-18 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2000003875A (ja) * 1998-06-12 2000-01-07 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2000012864A (ja) * 1998-06-22 2000-01-14 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
KR100318467B1 (ko) * 1998-06-30 2002-02-19 박종섭 본딩형실리콘이중막웨이퍼제조방법
JP3385972B2 (ja) 1998-07-10 2003-03-10 信越半導体株式会社 貼り合わせウェーハの製造方法および貼り合わせウェーハ
US6271101B1 (en) * 1998-07-29 2001-08-07 Semiconductor Energy Laboratory Co., Ltd. Process for production of SOI substrate and process for production of semiconductor device
JP4476390B2 (ja) * 1998-09-04 2010-06-09 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2000124092A (ja) 1998-10-16 2000-04-28 Shin Etsu Handotai Co Ltd 水素イオン注入剥離法によってsoiウエーハを製造する方法およびこの方法で製造されたsoiウエーハ
KR20000040104A (ko) 1998-12-17 2000-07-05 김영환 실리콘 온 인슐레이터 웨이퍼의 제조방법
US6468923B1 (en) 1999-03-26 2002-10-22 Canon Kabushiki Kaisha Method of producing semiconductor member
JP4101409B2 (ja) * 1999-08-19 2008-06-18 シャープ株式会社 半導体装置の製造方法
US6746942B2 (en) * 2000-09-05 2004-06-08 Sony Corporation Semiconductor thin film and method of fabricating semiconductor thin film, apparatus for fabricating single crystal semiconductor thin film, and method of fabricating single crystal thin film, single crystal thin film substrate, and semiconductor device
EP1396878A4 (en) * 2001-03-30 2008-09-03 Toyoda Gosei Kk METHOD OF MANUFACTURING A SEMICONDUCTOR SUBSTRATE AND SEMICONDUCTOR ELEMENT
US7253032B2 (en) * 2001-04-20 2007-08-07 Semiconductor Energy Laboratory Co., Ltd. Method of flattening a crystallized semiconductor film surface by using a plate
TW544938B (en) * 2001-06-01 2003-08-01 Semiconductor Energy Lab Method of manufacturing a semiconductor device
GB0127263D0 (en) * 2001-11-13 2002-01-02 Diamanx Products Ltd Layered structures
JP2003257992A (ja) 2002-03-06 2003-09-12 Matsushita Electric Ind Co Ltd 薄膜トランジスタの製造方法
US7119365B2 (en) 2002-03-26 2006-10-10 Sharp Kabushiki Kaisha Semiconductor device and manufacturing method thereof, SOI substrate and display device using the same, and manufacturing method of the SOI substrate
US6908797B2 (en) * 2002-07-09 2005-06-21 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
US7508034B2 (en) 2002-09-25 2009-03-24 Sharp Kabushiki Kaisha Single-crystal silicon substrate, SOI substrate, semiconductor device, display device, and manufacturing method of semiconductor device
US7399681B2 (en) 2003-02-18 2008-07-15 Corning Incorporated Glass-based SOI structures
US7176528B2 (en) 2003-02-18 2007-02-13 Corning Incorporated Glass-based SOI structures
US6767802B1 (en) * 2003-09-19 2004-07-27 Sharp Laboratories Of America, Inc. Methods of making relaxed silicon-germanium on insulator via layer transfer
JP5110772B2 (ja) 2004-02-03 2012-12-26 株式会社半導体エネルギー研究所 半導体薄膜層を有する基板の製造方法
CN101091251B (zh) 2004-08-18 2011-03-16 康宁股份有限公司 包含高应变玻璃或玻璃陶瓷的绝缘体上半导体结构
US7247545B2 (en) 2004-11-10 2007-07-24 Sharp Laboratories Of America, Inc. Fabrication of a low defect germanium film by direct wafer bonding
EP1973155B1 (en) 2004-11-19 2011-07-06 S.O.I. TEC Silicon Method for fabricating a germanium on insulator (GeOI) type wafer
FR2888663B1 (fr) 2005-07-13 2008-04-18 Soitec Silicon On Insulator Procede de diminution de la rugosite d'une couche epaisse d'isolant
WO2007046290A1 (en) * 2005-10-18 2007-04-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US20070117287A1 (en) * 2005-11-23 2007-05-24 Semiconductor Energy Laboratory Co., Ltd. Laser irradiation apparatus
US7608521B2 (en) * 2006-05-31 2009-10-27 Corning Incorporated Producing SOI structure using high-purity ion shower
US7579654B2 (en) * 2006-05-31 2009-08-25 Corning Incorporated Semiconductor on insulator structure made using radiation annealing
FR2911430B1 (fr) 2007-01-15 2009-04-17 Soitec Silicon On Insulator "procede de fabrication d'un substrat hybride"
CN101281912B (zh) 2007-04-03 2013-01-23 株式会社半导体能源研究所 Soi衬底及其制造方法以及半导体装置
JP5348916B2 (ja) * 2007-04-25 2013-11-20 株式会社半導体エネルギー研究所 半導体装置
US7745268B2 (en) * 2007-06-01 2010-06-29 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device with irradiation of single crystal semiconductor layer in an inert atmosphere
KR101484296B1 (ko) 2007-06-26 2015-01-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 기판의 제작방법
JP5442224B2 (ja) 2007-07-23 2014-03-12 株式会社半導体エネルギー研究所 Soi基板の製造方法
TWI493609B (zh) * 2007-10-23 2015-07-21 Semiconductor Energy Lab 半導體基板、顯示面板及顯示裝置的製造方法
JP2009135453A (ja) 2007-10-30 2009-06-18 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法、半導体装置及び電子機器

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5696835A (en) * 1979-12-29 1981-08-05 Fujitsu Ltd Manufacture of semiconductor device
JPH1145862A (ja) * 1997-07-24 1999-02-16 Denso Corp 半導体基板の製造方法
JP2003142654A (ja) * 2001-09-14 2003-05-16 Hewlett Packard Co <Hp> デュアル・トンネル接合メモリ・セルを有するメモリ・デバイス

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021018998A (ja) * 2019-07-17 2021-02-15 信越化学工業株式会社 複合基板、および複合基板の製造方法
JP7041648B2 (ja) 2019-07-17 2022-03-24 信越化学工業株式会社 複合基板の製造方法

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