JP2009188388A - 局所的にGeを濃縮するステップを含む、絶縁層上に半導体を製造するステップ - Google Patents
局所的にGeを濃縮するステップを含む、絶縁層上に半導体を製造するステップ Download PDFInfo
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Abstract
【解決手段】積層体をエッチングが埋め込み絶縁層12に達するまで行なうことにより、積層体の少なくとも一つのアイランド14を有するエッチング済み構造を得る。または表面シリコン層に達するまで行なうことにより積層体の少なくとも一つのシリコン領域及び少なくとも一つのアイランド14を有するエッチング済み構造が得られるようにする工程、酸化防止保護マスク17をエッチング済み構造の上に形成し、保護マスクによって、アイランドのシリコン酸化膜層のみが露出して残されるようにする工程、アイランドのSi1−XGeX層15のゲルマニウムを濃縮して、ゲルマニウムリッチ層を得られるようにする。
【選択図】図5
Description
−シリコン酸化膜層をSi1−XGeX層の上に形成する工程、
−表面シリコン層、Si1−XGeX層、及びシリコン酸化膜層により形成される積層体をエッチングし、エッチングを埋め込み絶縁層に達するまで行なうことにより、前記積層体の少なくとも一つのアイランドを有するエッチング済み構造が得られる、またはエッチングを表面シリコン層に達するまで行なうことにより、前記積層体の少なくとも一つのシリコン領域及び少なくとも一つのアイランドを有するエッチング済み構造が得られるようにする工程、
−酸化防止保護マスクをエッチング済み構造の上に形成し、保護マスクによって、アイランドのシリコン酸化膜層のみが露出して残されるようにする工程、
−アイランドのSi1−XGeX層のゲルマニウムを濃縮して、ゲルマニウムリッチ層を含む、またはゲルマニウム層さえも含むアイランドを埋め込み絶縁層の上に、シリコン酸化膜層がゲルマニウムリッチ層またはゲルマニウム層の上に位置する状態で得られるようにする工程である。
−酸化防止保護層をエッチング済み構造の上に堆積させて、酸化防止保護層が、表面シリコン層及びSi1−XGeX層の合計膜厚よりも厚く、かつ積層体の膜厚よりも薄くなるようにする工程と、
−酸化防止保護層を、アイランドのシリコン酸化膜層が露出するまで平坦化する工程とを含む。
Claims (13)
- 半導体オンインシュレータ基板を、表面シリコン層(13,23,33)を埋め込み絶縁層と呼ばれる電気絶縁層(12,22,32)の上に含むSOI基板を利用して形成する方法であって、Si1−XGeX層(15,25,35)が表面シリコン層の上に形成され、前記方法は次の工程、
−シリコン酸化膜層(16,26,36)をSi1−XGeX層の上に形成する工程、
−表面シリコン層、Si1−XGeX層、及びシリコン酸化膜層により形成される積層体をエッチングし、エッチングを埋め込み絶縁層に達するまで行なうことにより、前記積層体の少なくとも一つのアイランド(14,24)を有するエッチング済み構造が得られる、またはエッチングを表面シリコン層(33)に達するまで行なうことにより、前記積層体の少なくとも一つのシリコン領域(33)及び少なくとも一つのアイランド(34)を有するエッチング済み構造が得られるようにする工程、
−酸化防止保護マスク(17,27,37)をエッチング済み構造の上に形成し、保護マスクによって、アイランドのシリコン酸化膜層(16,26,36)のみが露出して残されるようにする工程、
−アイランドのSi1−XGeX層のゲルマニウムを濃縮して、ゲルマニウムリッチ層(18,28,38)を含む、またはゲルマニウム層さえも含むアイランドを埋め込み絶縁層の上に、シリコン酸化膜層(19,29,39)がゲルマニウムリッチ層またはゲルマニウム層の上に位置する状態で得られるようにする工程を含む、方法。 - 酸化防止保護マスクを形成する工程が、
−酸化防止保護層(27)をエッチング済み構造の上に堆積させて、酸化防止保護層が、表面シリコン層(23)及びSi1−XGeX層(27)の合計膜厚よりも厚く、かつ積層体の膜厚よりも薄くなるようにする工程と、
−酸化防止保護層(27)を、アイランド(24)のシリコン酸化膜層(26)が露出するまで平坦化する工程とを含むことを特徴とする、請求項1に記載の方法。 - 酸化防止保護層(27)を堆積させた後、被覆層(20)を酸化防止保護層の上に堆積させる工程を行ない、平坦化する工程は、被覆層(20)を化学的機械研磨して、研磨が、酸化防止保護層(27)の内、アイランド(24)上に位置する部分で停止するようにする工程と、次に酸化防止保護層(27)でエッチングが停止するように、かつ前記マスクが得られるまで酸化防止保護層(27)及び被覆層(20)を同時にエッチングする工程とを含むことを特徴とする、請求項2に記載の方法。
- 被覆層(20)はシリコン酸化膜層であることを特徴とする、請求項3に記載の方法。
- 被覆層(20)はHDP(高密度プラズマ)シリコン酸化膜層であることを特徴とする、請求項4に記載の方法。
- ゲルマニウムを濃縮する工程の後に、酸化防止保護マスク(17,27,37)と、そしてゲルマニウムリッチ層(18,28,38)上のシリコン酸化膜層(19,29,39)とを除去する工程を設けることを特徴とする、請求項1乃至5のいずれか一項に記載の方法。
- Si1−XGeX層(15,25,35)はエピタキシー法により形成されることを特徴とする、請求項1乃至6のいずれか一項に記載の方法。
- Si1−XGeX層(15,25,35)上に形成されるシリコン酸化膜層(16,26,36)が、高温の熱酸化により形成される(HTO酸化膜)ことを特徴とする、請求項1乃至7のいずれか一項に記載の方法。
- SOI基板の埋め込み絶縁層はシリコン酸化膜層であることを特徴とする、請求項1乃至8のいずれか一項に記載の方法。
- 酸化防止保護マスク(17,27,37)はシリコン窒化膜により形成されることを特徴とする、請求項1乃至9のいずれか一項に記載の方法。
- ゲルマニウムを濃縮する工程では、酸化工程及び還元工程を繰り返すことを特徴とする、請求項1乃至10のいずれか一項に記載の方法。
- 酸化工程及び還元工程の繰り返しは、前記ゲルマニウムリッチ層上の前記シリコン酸化膜層が酸化防止保護マスクよりも飛び出すことがないように行なわれることを特徴とする、請求項11に記載の方法。
- 酸化防止保護マスクは、引っ張り歪み状態、または圧縮歪み状態で形成されることを特徴とする、請求項1乃至12のいずれか一項に記載の方法。
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Cited By (2)
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Families Citing this family (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2953640B1 (fr) * | 2009-12-04 | 2012-02-10 | S O I Tec Silicon On Insulator Tech | Procede de fabrication d'une structure de type semi-conducteur sur isolant, a pertes electriques diminuees et structure correspondante |
US8492811B2 (en) | 2010-09-20 | 2013-07-23 | International Business Machines Corporation | Self-aligned strap for embedded capacitor and replacement gate devices |
CN102623386A (zh) * | 2012-04-12 | 2012-08-01 | 厦门大学 | 具有张应变的绝缘体上锗薄膜的制备方法 |
US8877608B2 (en) * | 2012-07-02 | 2014-11-04 | Shanghai Institute Of Microsystem And Information Technology, Chinese Academy Of Sciences | Method for preparing GOI chip structure |
CN102738060B (zh) * | 2012-07-02 | 2014-04-23 | 中国科学院上海微系统与信息技术研究所 | 一种goi晶片结构的制备方法 |
CN103681447A (zh) * | 2012-09-10 | 2014-03-26 | 中国科学院微电子研究所 | Soi衬底制作方法及soi衬底 |
FR2997558B1 (fr) | 2012-10-26 | 2015-12-18 | Aledia | Dispositif opto-electrique et son procede de fabrication |
FR2999800B1 (fr) | 2012-12-13 | 2017-10-13 | St Microelectronics Sa | Procede de fabrication d'une plaquette semiconductrice hybride soi/massif |
US9418870B2 (en) * | 2014-02-12 | 2016-08-16 | International Business Machines Corporation | Silicon germanium-on-insulator formation by thermal mixing |
FR3023410A1 (fr) | 2014-07-02 | 2016-01-08 | Aledia | Dispositif optoelectronique a elements semiconducteurs et son procede de fabrication |
FR3030882B1 (fr) | 2014-12-22 | 2018-03-09 | Commissariat A L'energie Atomique Et Aux Energies Alternatives | Circuit integre comportant des transistors pmos a tensions de seuil distinctes |
US10559593B1 (en) | 2018-08-13 | 2020-02-11 | Globalfoundries Inc. | Field-effect transistors with a grown silicon-germanium channel |
FR3088481A1 (fr) * | 2018-11-14 | 2020-05-15 | Commissariat A L'energie Atomique Et Aux Energies Alternatives | Procede de fabrication d’un transistor a effet de champ a jonction alignee avec des espaceurs |
FR3098345B1 (fr) | 2019-07-05 | 2021-10-08 | Commissariat Energie Atomique | Procede de realisation d’au moins un dispositif dans du semi-conducteur contraint en compression |
CN113675135A (zh) * | 2020-05-14 | 2021-11-19 | 上海功成半导体科技有限公司 | Fd-soi衬底结构、器件结构的制备方法 |
CN113314397A (zh) * | 2021-04-16 | 2021-08-27 | 中国科学院微电子研究所 | 一种半导体衬底及半导体结构的制备方法 |
US20230121650A1 (en) * | 2021-10-15 | 2023-04-20 | International Business Machines Corporation | Stacked nanosheet gate-all-around device structures |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003023160A (ja) * | 2001-07-06 | 2003-01-24 | Toshiba Corp | 電界効果トランジスタの製造方法、電界効果トランジスタ及び集積回路素子 |
JP2003031495A (ja) * | 2001-07-12 | 2003-01-31 | Hitachi Ltd | 半導体装置用基板の製造方法および半導体装置の製造方法 |
JP2005142217A (ja) * | 2003-11-04 | 2005-06-02 | Toshiba Corp | 素子形成用基板 |
JP2007258485A (ja) * | 2006-03-23 | 2007-10-04 | Toshiba Corp | 半導体装置及びその製造方法 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6180499B1 (en) * | 1998-09-29 | 2001-01-30 | Advanced Micro Devices, Inc. | Method for forming polysilicon-germanium gate in CMOS transistor and device made thereby |
US6855436B2 (en) * | 2003-05-30 | 2005-02-15 | International Business Machines Corporation | Formation of silicon-germanium-on-insulator (SGOI) by an integral high temperature SIMOX-Ge interdiffusion anneal |
JP2004531901A (ja) * | 2001-06-21 | 2004-10-14 | マサチューセッツ インスティテュート オブ テクノロジー | 歪み半導体層を備えたmosfet |
US7163903B2 (en) * | 2004-04-30 | 2007-01-16 | Freescale Semiconductor, Inc. | Method for making a semiconductor structure using silicon germanium |
US7067400B2 (en) * | 2004-09-17 | 2006-06-27 | International Business Machines Corporation | Method for preventing sidewall consumption during oxidation of SGOI islands |
FR2902234B1 (fr) | 2006-06-12 | 2008-10-10 | Commissariat Energie Atomique | PROCEDE DE REALISATION DE ZONES A BASE DE Si1-yGey DE DIFFERENTES TENEURS EN Ge SUR UN MEME SUBSTRAT PAR CONDENSATION DE GERMANIUM |
-
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Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003023160A (ja) * | 2001-07-06 | 2003-01-24 | Toshiba Corp | 電界効果トランジスタの製造方法、電界効果トランジスタ及び集積回路素子 |
JP2003031495A (ja) * | 2001-07-12 | 2003-01-31 | Hitachi Ltd | 半導体装置用基板の製造方法および半導体装置の製造方法 |
JP2005142217A (ja) * | 2003-11-04 | 2005-06-02 | Toshiba Corp | 素子形成用基板 |
JP2007258485A (ja) * | 2006-03-23 | 2007-10-04 | Toshiba Corp | 半導体装置及びその製造方法 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8685842B2 (en) | 2010-03-31 | 2014-04-01 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device |
US8871615B2 (en) | 2013-03-25 | 2014-10-28 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device |
Also Published As
Publication number | Publication date |
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US20090170295A1 (en) | 2009-07-02 |
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