JP2004363636A - 半導体基板の製造方法及び半導体装置の製造方法 - Google Patents

Abstract

【課題】 転位密度の低い、かつ格子緩和した高Ｇｅ組成のＳｉＧｅ層が形成された半導
体基板の製造方法を提供する。
【解決手段】 本発明は、支持基体３１上に、絶縁膜３２と、ＳｉとＧｅとを含む半導体
層３５とが順次積層された積層構造を形成する工程と、前記半導体層３５に酸化処理を施
すことにより、前記絶縁膜３２上に、前記半導体層３５よりＧｅ組成の高いＳｉＧｅ層を
具備する第1の半導体層３７と、この第1の半導体層３７上に位置するＳｉ酸化膜３８とを
生成せしめる工程と、前記Ｓｉ酸化膜３８を剥離する工程と、前記第1の半導体層３７上
に、この第1の半導体層３７よりＧｅ組成の高いＳｉＧｅもしくはＧｅ層を具備する第２
の半導体層３９を積層する工程を行うことを特徴とする半導体基板の製造方法である。
【選択図】 図８

Description

本発明は、高速、低消費電力の電界効果トランジスタ、特にひずみＧｅもしくはひずみ
ＳｉＧｅをチャネル層として有する電界効果トランジスタを備える半導体装置を得るため
に必要な半導体基板の製造方法、及び半導体装置の製造方法に関する。

基板に平行な面内で圧縮ひずみを受けたＧｅの正孔および電子移動度は、適切な面方位
を選択することにより、ｐ、ｎ両チャネルにおいてＳｉの正孔および電子移動度を上回る
事が知られている。

図１３は、このひずみＧｅをチャネルとして用いた従来技術のトランジスタ構造の１つ
である（第１の従来例）。（特許文献１参照）本構造は、ｎ型Ｓｉ基板６１上にｐ−Ｓｉ
０．５Ｇｅ０．５バッファ層６２、ｉ−Ｓｉ０．５Ｇｅ０．５Ｇｅスペーサ層６３、ｉ−
Ｇｅチャネル層６４、ｉ−Ｓｉ０．５Ｇｅ０．５Ｇｅスペーサ層６５、ｐ−Ｓｉ０．５Ｇ
ｅ０．５層６６、ｉ−Ｓｉ１−ｘＧｅｘ層（ｘ＝０．５→０）（ＳｉＧｅキャップ層）６
７、Ｔｉショットキーゲート電極６８が積層されている。また、ソース・ドレイン領域６
９がゲート電極６８直下の両端に形成されている。

本構造は、いわゆる変調ドープＦＥＴ（ＭＯＤＦＥＴ）であり、ｉ−Ｇｅチャネル層６
４から離れたドーピング層であるｐ−Ｓｉ０．５Ｇｅ０．５バッファ層６２、ｉ−Ｓｉ０
．５Ｇｅ０．５Ｇｅスペーサ層６５からチャネル層６４にキャリアが供給されるため、ド
ーピングされた不純物による散乱で正孔移動度が低下する事はない。したがって、ひずみ
Ｇｅの正孔の高移動度を生かした高速動作が可能であるとされている。この構造と類似の
構造は非特許文献１においても開示されている。
また、別の従来技術として、面内に引張りひずみをうけたひずみＳｉをチャネルとして
用いたトランジスタも公知となっている。ひずみＳｉのキャリア移動度も、上記のひずみ
Ｇｅと同様に、ｐ、ｎ両チャネルにおいてＳｉを上回る事が知られているので、これらの
トランジスタにおいてはＳｉチャネルのトランジスタに比べ同じゲートサイズにおいてよ
り大きな駆動力が得られる。その中で、もっとも実用性が高いと考えられるトランジスタ
構造を図１４に示す（第２の従来例）。

本構造は、本発明者を含む研究グループによって提案および動作実証された構造である
（非特許文献２参照）。

本構造ではＳｉまたはＳｉＧｅ層７１上に埋め込み酸化膜７２、ＳｉＧｅバッファ層７
３、ひずみＳｉチャネル層７４、ゲート酸化膜７５、ゲート電極７６が順次積層されてＳ
ｉＧｅバッファ層７３、ひずみＳｉチャネル層７４にソース・ドレイン領域７７が形成さ
れている。

本構造では、ひずみＳｉチャネル７４による高キャリア移動度のほか、埋め込み酸化膜
７２の存在により、寄生容量の低下や、不純物濃度を低く抑えたまま微細化が出来るので
駆動力が上げられる、等のメリットを併せ持つ。したがって、本構造でＣＭＯＳ論理回路
を構成すれば、より高速かつ低消費電力の動作が可能となる。

また、図１４に示したような酸化膜上のＳｉＧｅバッファ層７３のごとく酸化膜上に高
Ｇｅ組成のＳｉＧｅ層を有する半導体基板の製造方法として、（１）薄膜ＳＯＩ(Silicon
on Insulator )上にＳｉＧｅをエピタキシャル成長する方法（非特許文献３参照）、（
２）Ｓｉ基板上に形成した酸化膜と、Ｓｉ基板上にエピタキシャル成長したＳｉＧｅの積
層構造を対向してはりあわせ、後にＳｉＧｅ積層構造の一部を除去する方法（特許文献２
，３参照）、（３）前記第２の従来例を作成する過程で用いられた酸素イオン打ち込みと
アニールによる（ＳＩＭＯＸ法）酸化膜上のＳｉＧｅ結晶の製造方法などが提案されてい
る。
特開平２−１９６４３６号 特許第３０３７９３４号明細書 特許第２９０８７８７号明細書 E. Murakami et al., IEEETransaction on Electron Devices, Vol.41, p.857 (1994)、およびY. H. Xie et al., Applied Physics Letters Vol.63,p.2263 (1994) T. Mizuno, S. Takagi, N. Sugiyama, J. Koga, T. Tezuka, K. Usuda, T.Hatakeyama, A. Kurobe, and A. Toriumi, IEDM Technical Digests p.934 (1999) A. R. Powell et al., Appl. Phys. Lett. 64, 1856 (1994)

まず、第１の従来例を実用に供する際に生じる問題点は、ソース・ドレインの接合リー
クが大きいという問題である。この第１の従来例の構造においては、ＳｉＧｅバッファ層
６２の厚さは５００ｎｍというかなり大きい値になっているが、他の類似の従来例におい
ても数１００ｎｍから１μｍ程度以上の厚さとなっている。これはＳｉＧｅバッファ層６
２の転位密度を充分低減し、もってチャネル層６４に及ぶ転位密度を低減させるために必
要な厚さである。このとき、ソース・ドレイン拡散領６９域下部とＳｉＧｅバッファ層６
２との界面には、ｐ＋−ｎ接合面（ｐチャネルの場合）またはｎ＋−ｐ接合面（ｎチャネ
ルの場合）が形成される。

ここで、ＳｉＧｅバッファ層６２のＧｅ組成は５０ａｔｍ％程度以上と高いため、バン
ドギャップの値がＳｉのバンドギャップの値の７５−６０％程度になる。ｐｎ接合の逆バ
イアス飽和電流は、拡散電流と再結合電流の和で表される。それぞれの成分は真性キャリ
ア密度の２乗、１乗にそれぞれ比例する。真性キャリア密度は、バンドギャップエネルギ
ーが小さいほど大きくなり、例えばＧｅの真性キャリア密度はＳｉの千倍以上大きな値で
ある。したがって、第１の従来例におけるソース・ドレイン領域６９とＳｉＧｅバッファ
層６２の間の接合リークあるいはオフ電流はＳｉに比べ２桁から４桁も大きくなるという
問題が生じる。ＳｉＧｅバッファ層６２中の転位を介したリーク電流も考えると、さらに
オフ電流は大きくなる。これは、大規模な回路を形成したときの消費電力の大幅な増大と
いう問題を引き起こす。もし仮に、このリークを低減するため、Ｇｅ組成の低いＳｉＧｅ
バッファ層６２を使うと、今度はＧｅチャネル層６４との間の格子定数差が大きくなり、
チャネルに転位が生じるか、あるいはひずみを解放するために表面に凹凸が出来てしまう
。したがって、第１の従来例においては、Ｇｅ組成が５０ａｔｍ％以上の厚いＳｉＧｅバ
ッファ層６２を使用せざるを得ないため、ソース−ドレイン間、あるいはドレイン−基板
間のリークはＳｉベースのトランジスタに比べて数桁大きくなる事は避けられない。

次に、第２の従来例の問題点について述べる。図３（ｂ）に、第２の従来例のチャネル
近傍におけるバンド構造を示す。図３（ｂ）から分かるように、ひずみＳｉチャネル層７
４の価電子帯のエネルギーはＳｉＧｅバッファ層７３の価電子帯端のエネルギーよりも低
いため、正孔チャネルを形成するためにゲートに負のバイアスをかけると、表面チャネル
が形成するより先にひずみＳｉチャネル層７４とＳｉＧｅバッファ層７３界面に埋め込み
チャネルが形成されてしまう。

図１５に第２の従来例のトランジスタとＳｉ−ＭＯＳＦＥＴの電流（ｌｏｇ（Ｉｄ）−
電圧（Ｖｇ）曲線を示す。前述の埋め込みチャネルの存在により、図１５に示すように、
閾値電圧付近の特性が悪化する（Ｓファクターが増加する）。この埋め込みチャネルの影
響はひずみＳｉチャネル層７４の膜厚が薄くなるほど顕著になる。即ち、微細化するほど
影響が大きくなる。したがって、微細ＭＯＳＦＥＴを作製した際に、閾値電圧を低く設定
する事は難しい。

また、図１６に第２の従来例のトランジスタとＳｉ−ＭＯＳＦＥＴの（Ｖｇ（ゲート電
圧）−Ｖｔｈ（閾値電圧））−電流特性を示す。この埋め込みチャネルの移動度はＳｉＧ
ｅバッファ層における合金散乱の影響で移動度が低い。従って、図１６に示すように、通
常の表面チャネルＳｉ−ＭＯＳＦＥＴの駆動力に比べ、第２の従来例においては、低ゲー
ト電圧においては駆動力が低くなってしまう。以上の理由により、第２の従来例において
は低消費電力化が困難である。

本発明は、ソース−ドレイン間、あるいはドレイン、基板間のリーク電流が小さく、ま
た、低消費電力化が可能な電界効果トランジスタを提供することを目的とする。

また、本発明は上記電界効果トランジスタが容易に得られる半導体基板を提供すること
を目的とする。

また、酸化膜上のＳｉＧｅ層の製造方法についてみると、まず（１）の方法においては
、下地のＳＯＩが必要なので、その分酸化膜上の半導体層の厚さが増加し、ＦＥＴを作製
する際の短チャネル化の妨げとなる。また、ＳＯＩ上にＳｉＧｅをエピタキシャル成長し
、緩和させるためにアニール処理すると、ＳＯＩ層中に転位が生じる。

また、（２）の方法においては、Ｓｉ基板上に数μｍの厚さのＳｉＧｅバッファ層を成
長し、その上に所望の組成のＳｉＧｅ薄膜を形成している。この場合、必然的にクロスハ
ッチと呼ばれる１μｍ程度の周期の表面のうねりが生じる。更に、バッファ層中に残留し
ている転位を完全に取り除く事は難しく、表面付近で１０６ｃｍ−２程度の密度で転位が
生じてしまうという問題がある。Ｇｅ組成が高くなるほど、転位密度は増加する傾向があ
る。

（３）においてはＧｅ組成を高くするとアニール時にＧｅが酸素と結合して蒸発し連続
的な埋め込み酸化膜が形成されなかったり表面が荒れてしまったりする。

本発明は、酸化膜上にＳｉＧｅ層を製造するにあたりＧｅ組成を高く（３０ａｔｍ％以
上）しても、酸化膜上の積層構造膜厚の増加、転位の発生、あるいは表面の荒れを抑制す
ることができる半導体基板の製造方法を提供することを目的とする。

本発明の第１の半導体基板の製造方法は、
支持基体上に、絶縁膜と、ＳｉとＧｅとを含む半導体層とが順次積層された積層構造を
形成する工程と、
前記半導体層に酸化処理を施すことにより、前記絶縁膜上に、前記半導体層よりＧｅ組
成の高いＳｉＧｅ層を具備する第1の半導体層と、この第1の半導体層上に位置するＳｉ酸
化膜とを生成せしめる工程と、
前記Ｓｉ酸化膜を剥離する工程と、
前記第１の半導体層上に、この第1の半導体層よりＧｅ組成の高いＳｉＧｅもしくはＧ
ｅ層を具備する第２の半導体層を積層する工程を行うことを特徴とする半導体基板の製造
方法である。

本発明の第２の半導体基板の製造方法は、
支持基体上に絶縁膜を介して形成されたＳｉ層またはＳｉＧｅ層上にＳｉとＧｅを含む
半導体層を形成する工程と、
前記半導体層に酸化処理を施すことにより、前記絶縁膜上に前記半導体層よりＧｅ組成
の高いＳｉＧｅ層を具備する第1の半導体層と、この第1の半導体層上に位置するＳｉ酸化
膜とを生成せしめる工程と、
前記Ｓｉ酸化膜を剥離する工程と、
前記第1の半導体層上に、この第1の半導体層よりＧｅ組成の高いＳｉＧｅもしくはＧｅ
層を具備する第２の半導体層を積層する工程を行うことを特徴とする半導体基板の製造方
法である。

また、本発明は、前記第１の半導体基板の製造方法にて得られた半導体基板上にゲート
絶縁膜及びゲート電極膜を順次積層する工程と、前記ゲート絶縁膜及びゲート電極膜に、
ゲート絶縁膜及びゲート電極加工及びソース・ドレイン領域の形成を行う工程とを行い、
前記半導体基板の前記第２の半導体層にチャネルが形成される電界効果トランジスタを形
成することを特徴とする半導体装置の製造方法である。

また、本発明は、前記第２の半導体基板の製造方法にて得られた半導体基板上にゲート
絶縁膜及びゲート電極膜を順次積層する工程と、前記ゲート絶縁膜及びゲート電極膜に、
ゲート絶縁膜及びゲート電極加工及びソース・ドレイン領域の形成を行う工程とを行い、
前記半導体基板の前記第２の半導体層にチャネルが形成される電界効果トランジスタを形
成することを特徴とする半導体装置の製造方法である。

本発明にて得られる半導体装置及び半導体基板によればＳｉ−ＭＯＳＦＥＴよりも低消
費電力で高速動作が可能なＭＩＳＦＥＴを得ることが出来る。また、これらのＭＩＳＦＥ
Ｔを用いて、従来よりも低消費電力で高速動作が可能な集積回路が得られる。

本発明の半導体基板の製造方法によれば、転位密度の低い、かつ格子緩和した高Ｇｅ組
成のＳｉＧｅ層が形成される。

本発明の半導体装置の製造方法を適用して得られる電界効果トランジスタの実施形態は
、支持基体と、前記支持基体上に形成された絶縁膜と、前記絶縁膜上に形成され、かつソ
ース領域及びドレイン領域が形成された半導体層と、前記半導体層上に形成されたゲート
絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とを備えた電界効果トランジスタ
であって、前記半導体層は、前記絶縁膜と接する側に設けられたＧｅ組成が３０ａｔｍ％
以上のＳｉＧｅ領域と、前記絶縁膜と反対側の表面に設けられた、前記ＳｉＧｅ領域より
高Ｇｅ組成のＳｉＧｅもしくはＧｅのチャネル領域を備えている。

Ｇｅ組成が３０ａｔｍ％以上のＳｉＧｅとはＳｉ１−ｘＧｅｘ（１＞ｘ≧０．３）で表
される化合物である。

電界効果トランジスタの一例を示す概略図を図１に示す。支持基体１上に絶縁膜２が形
成され、その絶縁膜２上に半導体層が形成されている。絶縁膜２は支持基体１と前記半導
体層とを電気的に絶縁するものであり、例えばＳｉ酸化膜などが挙げられる。前記半導体
層は、Ｇｅ組成が３０ａｔｍ％以上の高Ｇｅ組成のＳｉＧｅバッファ層３（第１の半導体
層）と、第１の半導体層より高いＧｅ組成のＳｉＧｅ層もしくはＧｅ層からなるチャネル
層４（第２の半導体層）が積層されてなるものが挙げられる。基板５は、前記支持基体１
、絶縁膜２、第１の半導体層、及び第２の半導体層が積層してなるものである。前記基板
５にはソース・ドレイン領域６が形成され、それぞれソース電極（図示せず）、ドレイン
電極（図示せず）に接続されている。さらにゲート絶縁膜７およびゲート電極８が積層さ
れて電界効果トランジスタを構成している。

すなわち上記電界効果トランジスタは、絶縁膜２上に高Ｇｅ組成のＳｉＧｅバッファ層
３とＧｅ層もしくはＳｉＧｅ層からなるチャネル層４が積層されている。それにより、従
来問題であったソース、ドレイン間のリーク電流を実用可能なレベルまで抑制する事が出
来る。また、ＧｅもしくはＳｉＧｅチャネルの高移動度を生かした低消費電力・高速動作
が可能な集積回路を得ることができる。

以下さらに詳細に説明する。

ＳｉＧｅバッファ層３上に形成されるチャネル層４にはＳｉＧｅバッファ層３とチャネ
ル層４との格子定数の差に起因し結晶構造にひずみが導入される。それによりチャネル層
４における正孔および電子の移動度がＳｉの正孔および電子移動度を大幅に上回り、素子
を高速化できる。チャネル層４においてはひずみが導入されない場合であっても良く、そ
の場合でも電子、正孔の移動度はＳｉに比べ十分大きくなる。しかしながらひずみが導入
されていた方が電子、正孔の移動度がより高くなる。

また、図２に、第１の従来技術と本実施形態に係る電界効果トランジスタにおけるソー
ス領域またはドレイン領域部分のｐｎ接合部分の拡大図を示す。図２（ａ）は、図１３に
示す第１の従来例に係る電界効果トランジスタのソース領域又はドレイン領域のｐｎ接合
部分の拡大図である。図２（ｂ）は図１に示す本実施形態に係る電界効果トランジスタの
基板におけるソース領域又はドレイン領域のｐｎ接合部分の拡大図である。図２（ｂ）に
示す本発明の電界効果トランジスタにおいては、絶縁膜２上に形成されたＳｉＧｅバッフ
ァ層３とチャネル層４とにソース・ドレイン領域６が形成されている。絶縁膜２の存在に
より、支持基体へのリーク電流は完全に抑制される。また、ｐｎ接合面の面積が大幅に減
少すること、およびゲート電圧をかけることによりチャネル層４、ＳｉＧｅバッファ層３
がいずれも空乏化されることにより、ソース−ドレイン間のリーク電流は第１の従来例に
比べ著しく減少する。

これに対し、図２（ａ）に示す第１の従来例の電界効果トランジスタの基板においては
、厚い（＞５００ｎｍ）バッファ層６２上にｉ−Ｇｅチャンネル層６４及びＳｉＧｅキャ
ップ層６７が積層されている。また、ソースあるいはドレイン領域６９が形成されている
。図２（ａ）では図２（ｂ）の如くの絶縁膜２が存在しないため、支持基体へのリークが
生じる。また、ｐｎ接合の面積が大きいこと、バッファ層６２中に残存する転移のためソ
ース、ドレイン間のリーク電流は本実施形態に比べ著しく大きくなる。

また、図３（ａ）に、本実施形態に係る電界効果トランジスタのチャネル層近傍におけ
るバンド構造を示す。本発明の如くの構成にすると図３（ａ）から分かるように、チャネ
ル層４の価電子帯のエネルギーはＳｉＧｅバッファ層（Ｓｉ０．３Ｇｅ０．７）３の価電
子帯端のエネルギーよりも高くなるため、正孔チャネルを形成するためにゲート電極に負
のバイアスをかけると、表面チャネルのみが形成される。したがって第２の従来例の如く
埋め込みチャネルが存在しないことにより、閾値電圧付近の特性が悪化せず、閾値電圧を
低く設定する事ができる。また、低ゲート電圧においての駆動力を高くすることができる
。以上の理由により、本発明において低消費電力化が実現できる。

なお、従来のＳｉ−ＭＯＳＦＥＴにおいても、同様な構造のＳＯＩ基板が使用されてい
るが、これは主に基板−配線間の寄生容量や領域の接合容量を小さくする事による高速化
を目的としている。本実施形態における絶縁膜２の役割は、ＳｉＧｅもしくはＧｅチャネ
ル層に対してはオフ電流の抑制であり、実用上本質的であるのに対し、従来のＳｉ−ＭＯ
ＳＦＥＴに対しては、付加的な機能を与えるに過ぎない。

本実施形態の電界効果トランジスタにおいては、ＳｉＧｅバッファ層３（第１の半導体
層）の転位密度が１０６ｃｍ−２以下であることが望ましい。それにより素子あるいはＬ
ＳＩの歩留まりを実用的なレベルにすることが出来る。転位密度はより好ましくは１０４
ｃｍ−２以下である。

また、ＳｉＧｅバッファ層３（第１の半導体層）のＧｅ組成の深さ方向分布が実質的に
均一であるとＳｉＧｅバッファ層３中にひずみが蓄積しないので転移が発生しにくい。よ
って転位密度を低減するためにはＳｉＧｅバッファ層３（第１の半導体層）のＧｅ組成の
深さ方向分布が実質的に均一であることが望ましい。

本実施形態の電界効果トランジスタにおいて、チャネル層４（第２の半導体層）とゲー
ト絶縁膜７間にはＳｉキャップ層が設けられていることが望ましい。これにより電界効果
トランジスタの製造工程におけるＳｉＧｅもしくはＧｅ表面の酸化を防ぐ。さらに、ゲー
ト絶縁膜７との界面がＳｉＧｅもしくはＧｅ中に形成される事を防ぎ、もって界面準位の
増大を防ぐことができる。さらに、Ｓｉキャップ層の膜厚がＳｉＧｅバッファ層３に対す
る臨界膜厚（格子定数の不整合により転位の発生する最小の厚さ）以下であると、転位が
発生しない。これらの効果により、キャリアの移動度を高く保つ事ができる。

また、本実施形態の半導体基板は、上記本実施形態に係る電界効果トランジスタを製造
するために用いられ、ＳｉＧｅバッファ層３及びチャネル層４に相当する高Ｇｅ組成の層
を２層有する半導体基板であり、本実施形態の半導体基板を用いて電界効果トランジスタ
を製造すれば、ソース−ドレイン間、あるいはドレイン−基板間のリーク電流が小さく、
また、高速動作、低消費電力化が可能な電界効果トランジスタを提供することができる。

本実施形態の半導体基板においては、ＳｉＧｅバッファ層３（第１の半導体層）の転位
密度が１０６ｃｍ−２以下であることが望ましい。それにより半導体装置あるいはＬＳＩ
の歩留まりを実用的なレベルにすることが出来る。転位密度はより好ましくは１０４ｃｍ
−２以下である。

本実施形態の半導体基板においては、ＳｉＧｅバッファ層３（第１の半導体層）のＧｅ
組成の深さ方向分布が実質的に均一であることがのぞましい。

また、例えば本実施形態に係る電界効果トランジスタ用にはＳｉＧｅバッファ層として
高Ｇｅ組成（３０ａｔｍ％以上）のＳｉＧｅ層が形成された半導体基板が必要である。そ
の高Ｇｅ組成のＳｉＧｅ層を有する半導体基板を製造するために用いられる第１及び第２
の半導体基板の製造方法においては、支持基体上に形成された絶縁膜上に直接、もしくは
前記絶縁膜に上形成されたＳｉ層またはＳｉＧｅ層上に、低Ｇｅ組成のＳｉとＧｅ層を含
む半導体層を作成し酸化処理、具体的には酸化性雰囲気で加熱処理することによりＳｉ酸
化膜の生成と同時にＧｅが濃縮された高Ｇｅ組成のＳｉＧｅ層の生成を行うものである。

すなわち低Ｇｅ組成のＳｉとＧｅ層を含む半導体層に酸化処理を施すことにより、低Ｇ
ｅ組成のＳｉとＧｅ層を含む半導体層の表面からＳｉ原子が選択的に酸化されてＳｉ酸化
膜を形成し、さらに形成されたＳｉ酸化膜からＧｅ原子が吐き出され、前記半導体層の内
部のＳｉとＧｅを含む半導体層中に蓄積される。これは、ＳｉＯ２のＳｉ−Ｏ間の結合が
ＧｅＯ２またはＧｅＯのＧｅ−Ｏ結合に比べて化学的に安定であるため、酸素原子が優先
的にＳｉ原子と結合するためである。したがってＧｅが濃縮されて高Ｇｅ組成のＳｉＧｅ
層とＳｉ酸化膜が生成する。

このとき生成したＳｉ酸化膜を必要に応じて除去すればよい。さらに必要に応じてチャ
ネル層等を形成する工程を行う。

本発明の第１及び第２の製造方法によれば、ＳｉとＧｅを含む半導体層に対し酸化処理
、具体的には酸化性雰囲気で加熱処理することによりＧｅ原子がＳｉとＧｅを含む半導体
層中で十分に拡散し、生成したＳｉＧｅ層中のＧｅ濃度が均一になる。この層を例えば本
実施形態に係る電界効果トランジスタにおけるＳｉＧｅバッファ層として用いれば、Ｇｅ
組成の不均一によるＳｉＧｅバッファ層内部のひずみは生じない。その結果、十分格子緩
和した上で、転位密度を１０６ｃｍ−２以下に抑制する事が出来る。

図４、図５を用いてこれを説明する。図４は本発明にかかる半導体基板の製造方法にお
いて前記ＳｉとＧｅを含む半導体層の酸化中のＧｅ組成分布を説明する図である。Ｇｅ原
子がＳｉとＧｅを含む半導体層（Ｓｉ１−ｘＧｅｘ）中でＧｅ原子が界面に蓄積するか拡
散するかは、大雑把に言えば、単位時間あたりのＧｅの拡散長と、酸化によってＳｉＧｅ
が消費される厚さ（消費率）の大小関係によってきまると考えてよい。拡散長が消費率よ
り大きければ、ＧｅはＳｉＧｅ層中に拡散しＧｅ組成は深さ方向に均一になり、逆であれ
ば界面に蓄積する（図４）。

図５はＳｉ中のＧｅ原子の拡散長と、酸化により単位時間あたりにＳｉＧｅが消費され
る厚さとの関係を示す図である。図５（ａ）を見ると、雰囲気ガスが１００％Ｏ２である
場合９５０℃以上であれば、拡散長が消費率を常に上回っていることがわかる。

ただし、酸化直後の消費率を見ると、９５０℃以上においても拡散長と同程度の値であ
り、酸化直後においては界面にＧｅがある程度蓄積する。蓄積領域の膜厚が臨界膜厚より
十分薄ければ問題ないが、同程度か厚くなった場合には転位が発生する。この様な酸化直
後における転位発生のリスクを低減するためには、温度を変えずに（即ち拡散長を変えず
に）消費率を小さくしてやればよい。そのために、雰囲気ガスとして不活性ガスで希釈し
た酸素ガスを用いることが望ましい。消費率はほぼ酸素分圧に比例するので、５０％に希
釈した酸素ガスを用いると消費率はほぼ半分になり、拡散長に対して十分大きなマージン
が得られる（図５（ｂ））。そのため５０％以下に希釈した酸素ガスを用いることが望ま
しい。

また、本発明の第１及び第２の製造方法によれば、Ｓｉ酸化膜が粘性流体的になり、Ｓ
ｉＧｅ層とＳｉ酸化膜との界面が滑りよくなり、ＳｉＧｅ層のＧｅ組成の増大に伴う格子
定数の増大が妨げられない。これらの効果により、転位を発生することなくＧｅ濃縮と薄
膜化と格子緩和を同時に達成できる。また、表面の荒れも少なくなる。

以上の結果、得られたＳｉＧｅ層上にさらにチャネル層を形成した際に従来の方法に比
べて転位密度の低いチャネル層を得ることが出来るので、キャリアの移動度を高く保つ事
ができ、かつリーク電流を抑制できる電界効果トランジスタを提供することができる。

（実施例１）
図６に、第１の実施例の電界効果トランジスタの概略図を示す。本実施例は、支持基体
１１として（００１）Ｓｉ基板を用い前記支持基体上に絶縁膜１２である埋め込み酸化膜
、第１の半導体層であるＳｉＧｅバッファ層１３、第２の半導体層であるひずみＧｅから
なるチャネル層１４、Ｓｉキャップ層１５が積層されてなる半導体基板１６にゲート絶縁
膜１７、ゲート電極１８が順次積層されている。ＳｉＧｅバッファ層１３とチャネル層１
４におけるゲート領域の両端にはソース、ドレイン電極にオーミック接触を得るためのソ
ース領域及びドレイン領域１９および金属との反応層２０が形成されている。

本実施例に係る電界効果トランジスタにおいては、支持基体１１として用いるＳｉ基板
１１の面方位としては、（００１）だけではなく、他の面方位、例えば（１１１）基板、
（１１０）基板を用いても良い。

本実施例に係る電界効果トランジスタにおいては、チャネル層１４の厚さは３ｎｍ以上
の厚さがあることが望ましい。３ｎｍ以上の厚さが必要である理由は、キャリアの大部分
をチャネル層１４中に閉じ込めるためである。すなわち、ゲート絶縁膜１７直下に形成さ
れる反転層チャネルの深さ方向の幅が５ｎｍ程度であり、Ｓｉキャップ層１５の厚さを考
慮してもチャネル層１４の厚さは少なくとも３ｎｍは必要となる。

また、チャネル層１４の膜厚はＳｉＧｅバッファ層１３のＧｅ組成に応じた臨界膜厚に
よって上限が存在する。例えば、Ｇｅ組成が７０ａｔｍ％の時、チャネル層１４厚の上限
は５ｎｍとなる。

本発明に係る電界効果トランジスタにおいては、ＳｉＧｅバッファ層１３の厚さは原理
的には任意に設定しえる。しかしゲート長が１００ｎｍ以下の電界効果トランジスタを作
製する場合、短チャネル効果を抑制するためにチャネル層１４とＳｉＧｅバッファ層１３
を合わせた膜厚はチャネル領域において３５ｎｍ以下であることが望ましい。

本実施例の電界効果トランジスタは、ＳｉＧｅバッファ層１３のＧｅ組成は３０ａｔｍ
％以上である。ＳｉＧｅバッファ層１３に含まれるＧｅ組成が３０ａｔｍ％未満であると
チャネル層１４のひずみが大きくなり３ｎｍ以上の厚さで平坦な膜が得られなくなるから
である。

さらに望ましくは６０ａｔｍ％以上が望ましい。ＳｉＧｅバッファ層１３のＧｅ組成が
６０ａｔｍ％未満の場合、チャネル層１４を３ｎｍ以上積層すると、チャネル層４に転位
が生じる可能性があるからである。これは、ＳｉＧｅバッファ層１３のＧｅ組成６０ａｔ
ｍ％に対するＧｅの熱力学的臨界膜厚が３ｎｍだからである。

更に望ましいＧｅ組成の範囲は、６０ａｔｍ％以上８０ａｔｍ％以下である。この上限
値８０ａｔｍ％は、ひずみによる正孔移動度の増大の効果を享受するための設定値である
。すなわち、Ｇｅ組成が８０ａｔｍ％以下であると、正孔のフォノン散乱移動度が、チャ
ネル層１４に加えられるひずみの影響で、無ひずみのＧｅに対する移動度の２倍以上にな
る。

本実施例の電界効果トランジスタにおいてはチャネル層１４はＧｅ層であるが、Ｇｅの
かわりにＳｉＧｅバッファ層１３より高Ｇｅ組成のＳｉＧｅ層であってもよい。チャネル
層１４のＧｅ組成が高いほどキャリア移動度が高くなるのでＧｅ層からなるチャネル層が
最も望ましい。

本実施例に係る電界効果トランジスタにおいては、チャネル層１４の表面を保護するた
めにチャネル層１４とゲート絶縁膜１７との間に極薄のＳｉキャップ層１５が積層されて
いることが望ましい。チャネル層１４上のＳｉキャップ層１５は、トランジスタの製造工
程におけるＧｅ表面の酸化を防ぐ。さらに、ゲート絶縁膜１７との界面がチャネル層１４
中に形成される事を防ぎ、もって界面準位の増大を防ぐ。またＳｉキャップ層１５の膜厚
は、転位を生じさせないため、２ｎｍ以下であることが望ましい。これはＳｉＧｅバッフ
ァ層１３のＧｅ組成が８０ａｔｍ％の場合のＳｉキャップ層の熱力学的臨界膜厚は２ｎｍ
であるからである。

さらに、このＳｉキャップ層１５厚は薄いほど好ましいが、膜厚の揺らぎ等を考慮する
と０．５ｎｍ以上の膜厚であることが望ましい。

Ｓｉキャップ層１５のない構造も可能である。この場合、ゲート絶縁膜１７として、後
述する材料のほか、Ｇｅ窒化膜を用いる事も出来る。このＧｅ窒化膜は、ＣＶＤによる堆
積の他、Ｇｅ表面を直接アンモニアガスや窒素ガスを用いて窒化することでも得られる。

本実施例に係る電界効果トランジスタにおいてゲート絶縁膜１７としては、図７のよう
なＺｒシリケート／ＺｒＯ２の積層膜を用いることができる。図７においてＺｒシリケー
ト層２１上にＺｒＯ２層２２が積層されている。ここでシリケートとはＳｉＯ２中にＺｒ
，Ｈｆ，Ｌａなどの金属が固溶した物質である。

また、ゲート絶縁膜１７の材料としてはＳｉ酸化膜（ＳｉＯ２）はもちろん、Ｓｉ窒化
膜（Ｓｉ３Ｎ４）、Ｓｉ酸窒化膜（ＳｉＯｘＮｙ）、Ａｌ２Ｏ３、Ｔａ２Ｏ５、ＴｉＯ２
、Ｙａ２Ｏ３等の高誘電体ゲート絶縁膜も用いる事が出来る。

ソース領域及びドレイン領域１９の膜厚はゲート長１００ｎｍ以下の場合３５ｎｍ以下
に抑えなければならない。このときそのままではソース・ドレイン領域が薄いことに起因
する寄生抵抗が増加する。これを抑えるため、ソース・ドレイン領域はゲート側壁下部近
傍までＳｉおよびＧｅと金属（Ｃｏ，Ｔｉ，Ｎｉ）との化合物２０（シリサイド、ジャー
マナイド）とすることにより抵抗を低く抑えることができる。

ゲート電極１８としては、ｐ型またはｎ型にドーピングされたポリＳｉまたはポリＳｉ
Ｇｅを用いる事ができる。Ｗなどの金属を用いる事も可能である。

次に、本実施例の電界効果トランジスタの製造方法を図８を用いて説明する。

まず、支持基体であるＳｉ層３１上に埋め込み酸化膜３２およびＳＯＩ膜３３が形成さ
れたＳＯＩ基板３４（ＳＯＩ膜３３の厚さ２０ｎｍ）上に、ＵＨＶ−ＣＶＤ法またはＭＢ
Ｅ法またはＬＰ−ＣＶＤ法にてＳｉ０．９Ｇｅ０．１膜３５を５６ｎｍ、Ｓｉ層３６を５
ｎｍエピタキシャル成長する。この時、各膜厚は成長温度における臨界膜厚未満とするこ
とにより、転位は生じない［図８（１）］。このときＳＯＩ基板３４の代わりにＳｉ基板
上に酸化膜を形成した基板、Ｓｉ基板上に酸化膜及びＳｉＧｅ層を順次形成した基板を用
いても良い。

つぎに、このウェハーを酸化炉に投入して加熱し、酸化処理を行う。それによりＳｉ０
．９Ｇｅ０．１膜３５よりも多くＧｅを含有するＳｉＧｅ層（Ｓｉ０．３Ｇｅ０．７層）
３７とＳｉ酸化膜３８が形成される。加熱は窒素で５０％に希釈した酸素ガスを用いて１
０００℃にて１６時間、生成したＳｉＧｅ層３７が８ｎｍになるまで酸化を行う。あるい
は、１０００℃、５０％酸素で３時間酸化後、１００％酸素に切り替えてあと８時間２０
分酸化する。あるいは、１０５０℃、５０％酸素で１時間２３分酸化後、温度を１０００
℃に下げ、１００％酸素で８時間２０分酸化する。酸化の結果、ＳｉＧｅ層３７のＧｅ組
成は７０ａｔｍ％に濃縮される［図８（２）］。

ここで、酸化温度はＳｉＧｅ層３７の融点を超えないように注意しなければならない。
本実施例のように、Ｇｅ組成７０ａｔｍ％のＧｅを含有するＳｉＧｅ層３７を得るために
は、最終的な酸化温度は１０２５℃以下でなければならない。酸化時間を短縮するために
は、ＳｉＧｅ層３７中のＧｅ組成に応じた融点を超えない範囲で、始めは温度を高く設定
し、徐々に、あるいは段階的に温度を下げていくのが有効である。

次に、Ｓｉ酸化膜３８を剥離、表面洗浄の後、再びＵＨＶ−ＣＶＤ法またはＭＢＥ法ま
たはＬＰ−ＣＶＤ法にて厚さ５ｎｍのＳｉ０．３Ｇｅ０．７の組成を有するＳｉＧｅバッ
ファ層３７´、厚さ５ｎｍのＧｅからなるＧｅチャネル層３９を順次形成する。

引き続き、Ｇｅチャネル層３９上にＳｉキャップ層としてアモルファスＳｉ層４０を２
ｎｍ堆積する。アモルファスＳｉを堆積するためには、基板温度を３００℃以下に下げて
からＳｉ原料（Ｓｉ原子またはシランガスまたはジシランガス）を供給すればよい［図８
（３）］。Ｇｅチャネル層３９上にＳｉ層４０をアモルファス状態で堆積することにより
、格子不整合に起因する表面の凹凸やアイランドの形成を防ぎ、平坦な表面を得ることが
出来る。このアモルファスＳｉ層は後工程で結晶化するが、その際Ｓｉ層表面は酸化膜で
覆われているため、Ｓｉが結晶化する際にも表面の平坦性は保たれる。したがって、電界
効果トランジスタを形成した際、キャリアの移動度を高く保つ事ができる。

一方、Ｇｅチャネル層３９上にＳｉを直接エピタキシャル成長すると、格子不整合に起
因する表面の凹凸やアイランドが形成されてしまうため望ましくない。

次に、塩酸・過酸化水素混合液でアモルファスＳｉ層４０表面に０．５ｎｍ程度のＳｉ
酸化膜（図示せず）を形成後、ゲート絶縁膜としてＺｒＯ２膜４１をレーザーアブレーシ
ョン、またはスパッタ法にて堆積し、引き続きポリＳｉＧｅゲート電極４２を堆積する［
図８（４）］。この時、基板温度が５００℃以上になるので、アモルファスＳｉ層４０は
固相成長して結晶化する。

このようにして得られたウェハーにソース・ドレイン領域４３などを形成し、通常のＭ
ＯＳＦＥＴプロセスと同様にしてトランジスタに加工する［図８（５）］。

ここで、図８（２）に示す高Ｇｅ組成のＳｉＧｅ層３７を有する構造を得るための別の
方法を示す。まず、Ｓｉ基板上に厚さ１μｍの傾斜組成Ｓｉ１−ｘＧｅｘ層（ｘ＝０→０
．１）、厚さ１．５μｍのＳｉ０．９Ｇｅ０．１層、厚さ２０ｎｍのＳｉ層をＵＨＶ−Ｃ
ＶＤ法またはＭＢＥ法またはＬＰ−ＣＶＤ法にて積層する。

つぎに、酸素イオンを加速電圧１６０ｋｅＶ、ドーズ量４ｘ１０１７ａｔｏｍｓ／ｃｍ
２注入し、９００℃で表面に熱酸化膜を１０ｎｍ以上形成する。酸素イオンを打ち込むＳ
ｉＧｅ層のＧｅ組成が１０ａｔｍ％と低いのは、連続的で均一な埋め込み酸化膜を得るた
めである。Ｇｅ組成が３０ａｔｍ％以上では、この方法で連続的な埋め込み酸化膜を得る
ことは出来ない［Ｙ．Ｉｓｈｉｋａｗａｅｔ ａｌ．， Ａｐｐｌ． Ｐｈｙｓ． Ｌｅｔｔ
．， ７５， ９８３（１９９９）］。

つぎに酸素をわずか（０．５％）に含むアルゴンガス雰囲気中で１３００℃、４時間ア
ニールすると、酸化膜−ＳｉＧｅ界面から３００ｎｍ基板側に埋め込み酸化膜が形成され
る。この埋め込み酸化膜からはＧｅが排除され、ほぼ純粋なＳｉＯ２となる。次に、該ウ
ェハーを弗酸・硝酸混合液にてＳｉＧｅ層が５６ｎｍになるまでエッチングする。

次に、酸素雰囲気中でＳｉＧｅ層が８ｎｍになるまで酸化するとＧｅ組成が７０ａｔｍ
％にまで増大し、図８（２）の構造ができる。

（実施例２）
図９に、第２の実施例の電界効果トランジスタの概略図を示す。本実施例においては、
ソース・ドレイン領域の膜厚が薄いことに起因する寄生抵抗の増加を抑えるため、実施例
１の図６に示すトランジスタにおいて、ソース・ドレイン領域１９の表面を選択ＣＶＤ法
によりＡｌまたはＷの薄膜５０で覆っている。

（実施例３）
図１０に、第三の実施例の電界効果トランジスタの概略図を示す。本実施例においては、
寄生抵抗を抑えるため、実施例１の図６に示すトランジスタにおいて、ソース・ドレイン
領域１９の上に選択的にＳｉ０．３Ｇｅ０．７層５１を堆積し、ソース・ドレイン領域厚
を１００ｎｍまで厚くしている。この構造を作製するためには、一旦全面にＳｉＯ２マス
クを堆積した後、ソース・ドレイン領域上部表面のみを露出させ、選択ＣＶＤ法によりＳ
ｉＧｅ層を堆積すればよい。

（実施例４）
図１１に、第４の実施例の電界効果トランジスタの概略図を示す。本実施例は、実施例
１の図６に示すトランジスタにおいて、ＳｉＧｅバッファ層１３が２層構造となっている
。酸化によって形成されたＧｅ組成５５ａｔｍ％、厚さ５ｎｍの第１のバッファ層５２上
にＧｅ組成７５ａｔｍ％、厚さ１０ｎｍの第２のバッファ層５３が積層されている。本実
施例によれば、Ｇｅチャネルに加えられるひずみが、第２のバッファ層の存在により第１
のバッファ層だけの場合に比べ増大する。したがって、第１の実施例に比べ、第１のバッ
ファ層のＧｅ組成を低く抑える事が出来るので、酸化時の膜厚制御のマージンが増大し、
歩留まりが向上する。

なお、この実施例の変形例として、第２のバッファ層のＧｅ組成が表面に近づくにつれ
て連続的、または段階的に増大する構造も可能である。

（実施例５）
図１２に、図６に示す第１の実施例に示す電界効果トランジスタをＣＭＯＳインバータ
に適用した例を示す。ｐチャネルとｎチャネルのＭＯＳＦＥＴは埋め込み酸化膜に達する
トレンチ（溝）によって絶縁されている。また、基板１１は閾値を調整するためのバック
ゲートとして機能するようにバイアスされている。

電界効果トランジスタの一実施形態を示す概略図。 第１の従来技術と本発明の実施形態に係る電界効果トランジスタにおけるソース領域またはドレイン領域部分のｐｎ接合部分の拡大図。 本発明の実施形態と第２の従来技術に係る電界効果トランジスタのチャネル層近傍におけるバンド構造を示す図。 本発明にかかる半導体基板の製造方法におけるＳｉとＧｅを含む半導体層を酸化中のＧｅ組成分布を説明する図。 Ｓｉ中のＧｅ原子の拡散長と、酸化により単位時間あたりにＳｉＧｅが消費される厚さとの関係を示す図。 第１の実施例の電界効果トランジスタの概略図。 ゲート絶縁膜の一例を示す概略図。 本実施例の電界効果トランジスタの製造方法を示す工程図。 第２の実施例の電界効果トランジスタの概略図。 第３の実施例の電界効果トランジスタの概略図。 第４の実施例の電界効果トランジスタの概略図。 第１の実施例に示す電界効果トランジスタをＣＭＯＳインバータに適用した例を示す概略図。 第１の従来例の電界効果トランジスタ構造を示す概略図。 第２の従来例の電界効果トランジスタ構造を示す概略図。 第２の従来例のトランジスタとＳｉ−ＭＯＳＦＥＴの電流（ｌｏｇ（Ｉｄ）−電圧（Ｖｇ）の関係を示す特性図。 第２の従来例のトランジスタとＳｉ−ＭＯＳＦＥＴの（Ｖｇ（ゲート電圧）−Ｖｔｈ（閾値電圧））−電流の関係を示す特性図。

符号の説明

１・・・支持基体
２・・・絶縁膜
３・・・ＳｉＧｅバッファ層（第１の半導体層）
４・・・チャネル層（第２の半導体層）
５・・・基板
６・・・ソース領域、ドレイン領域
７・・・ゲート絶縁膜
８・・・ゲート電極
１１・・・支持基体
１２・・・絶縁膜
１３・・・第１の半導体層（ＳｉＧｅバッファ層）
１４・・・第２の半導体層（ひずみＧｅからなるチャネル層）
１５・・・Ｓｉキャップ層
１６・・・半導体基板
１７・・・ゲート絶縁膜
１８・・・ゲート電極
１９・・・ソース領域及びドレイン領域
２０・・・金属との反応層
３１・・・Ｓｉ層
３２・・・埋め込み酸化膜
３３・・・ＳＯＩ膜
３４・・・ＳＯＩ基板
３５・・・Ｓｉ０．９Ｇｅ０．１膜
３６・・・Ｓｉ層
３７・・・高Ｇｅ組成のＳｉＧｅ層（Ｓｉ０．３Ｇｅ０．７層）
３７´ ・・・ＳｉＧｅバッファ層
３８・・・Ｓｉ酸化膜
３９・・・Ｇｅチャネル層
４０・・・アモルファスＳｉ層
４１・・・ゲート絶縁膜
４２・・・ゲート電極

Claims (13)

1. 支持基体上に、絶縁膜と、ＳｉとＧｅとを含む半導体層とが順次積層された積層構造を
   形成する工程と、
   前記半導体層に酸化処理を施すことにより、前記絶縁膜上に、前記半導体層よりＧｅ組
   成の高いＳｉＧｅ層を具備する第1の半導体層と、この第1の半導体層上に位置するＳｉ酸
   化膜とを生成せしめる工程と、
   前記Ｓｉ酸化膜を剥離する工程と、
   前記第1の半導体層上に、この第1の半導体層よりＧｅ組成の高いＳｉＧｅもしくはＧｅ
   層を具備する第２の半導体層を積層する工程を行うことを特徴とする半導体基板の製造方
   法。
2. 前記酸化処理は、不活性ガスにより５０％以下の濃度に希釈された酸素ガスを用いて熱
   酸化を行うことを特徴とする請求項１記載の半導体基板の製造方法。
3. さらに前記第２の半導体層上に厚さが２ｎｍ以下のＳｉ層を形成する工程を行うことを
   特徴とする請求項の１１記載の半導体基板の製造方法。
4. さらに前記Ｓｉ層上に、ゲート絶縁膜層及びゲート電極層を順次積層する工程を行うこ
   とを特徴とする請求項３記載の半導体基板の製造方法。
5. さらに前記第２の半導体層上に、ゲート絶縁膜層及びゲート電極層を順次積層する工程
   を行うことを特徴とする請求項１記載の半導体基板の製造方法。
6. 支持基体上に絶縁膜を介して形成されたＳｉ層またはＳｉＧｅ層上にＳｉとＧｅを含む
   半導体層を形成する工程と、
   前記半導体層に酸化処理を施すことにより、前記絶縁膜上に前記半導体層よりＧｅ組成
   の高いＳｉＧｅ層を具備する第1の半導体層と、この第1の半導体層上に位置するＳｉ酸化
   膜とを生成せしめる工程と、
   前記Ｓｉ酸化膜を剥離する工程と、
   前記第1の半導体層上に、この第1の半導体層よりＧｅ組成の高いＳｉＧｅもしくはＧｅ
   層を具備する第２の半導体層を積層する工程を行うことを特徴とする半導体基板の製造方
   法。
7. 前記酸化処理は、不活性ガスにより５０％以下の濃度に希釈された酸素ガスを用いて熱
   酸化を行うことを特徴とする請求項６記載の半導体基板の製造方法。
8. 前記ＳｉとＧｅを含む半導体層はエピタキシャル成長により形成されることを特徴とす
   る請求項６記載の半導体基板の製造方法。
9. さらに前記第２の半導体層上に厚さが２ｎｍ以下のＳｉ層を形成する工程を行うことを
   特徴とする請求項の６記載の半導体基板の製造方法。
10. さらに前記Ｓｉ層上に、ゲート絶縁膜層及びゲート電極層を順次積層する工程を行うこ
    とを特徴とする請求項９記載の半導体基板の製造方法。
11. さらに前記第２の半導体層上に、ゲート絶縁膜層及びゲート電極層を順次積層する工程
    を行うことを特徴とする請求項６記載の半導体基板の製造方法。
12. 請求項１乃至請求項３のいづれかに記載の半導体基板の製造方法にて得られた半導体基
    板上にゲート絶縁膜及びゲート電極膜を順次積層する工程と、前記ゲート絶縁膜及びゲー
    ト電極膜に、ゲート絶縁膜及びゲート電極加工及びソース・ドレイン領域の形成を行う工
    程とを行い、前記半導体基板の前記第２の半導体層にチャネルが形成される電界効果トラ
    ンジスタを形成することを特徴とする半導体装置の製造方法。
13. 請求項６乃至請求項９のいづれかに記載の半導体基板の製造方法にて得られた半導体基
    板上にゲート絶縁膜及びゲート電極膜を順次積層する工程と、前記ゲート絶縁膜及びゲー
    ト電極膜に、ゲート絶縁膜及びゲート電極加工及びソース・ドレイン領域の形成を行う工
    程とを行い、前記半導体基板の前記第２の半導体層にチャネルが形成される電界効果トラ
    ンジスタを形成することを特徴とする半導体装置の製造方法。
    

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