JP4149966B2 - 半導体基板と半導体基板の製造方法 - Google Patents
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すなわちこの用いて半導体デバイスを得た場合、例えばアナログデジタル混載SoCの場合のCMOSロジックの動作など半導体デバイス動作時に生じる過渡的電流変化とその基板伝播によって起こる基板クロストークノイズが、バルクSi領域と部分ひずみSOI領域間で生じる恐れがある。
同様の問題が生じる。そして従来、部分ひずみSOI基板の形成において、かかる不具合を解決した基板製造方法はまだ提案されていない。
第4の半導体層と、
第1の絶縁膜、前記第1の絶縁膜上の第1の半導体層、及び前記第1の半導体層表面にある格子定数が前記第1の半導体層の格子定数よりも小さく格子ひずみが導入された第2の半導体層を備え、前記第4の半導体層上にある第1の領域と、
前記第1の半導体層とは異なる組成の第3の半導体層を備え、前記第4の半導体層上にある第2の領域と、
前記第1の領域の第1の半導体層の側壁に接するようにこの第1の半導体層と前記第2の領域の第3の半導体層とを分離する第2の絶縁膜と、
前記第2の絶縁膜で囲まれる領域の下方にのみ位置し、前記第1の絶縁膜と前記第4の半導体層に挟まれ、前記第4の半導体層とは異なる組成を有する第5の半導体層とを具備するとことを特徴とする半導体基板である。
前記第2の半導体層は格子ひずみが導入されたSi層であり、前記第3の半導体層,及び第4の半導体層はSi層であり、前記第5の半導体層はSiGe層であることが望ましい。
第4の半導体層の所定の領域にトレンチを形成する工程と、
前記トレンチ内側面に絶縁膜を形成する工程と、
前記絶縁膜とトレンチ底面に囲まれた領域内に第1の半導体層を形成する工程と、
前記第1の半導体層内に埋め込み絶縁膜を形成する工程と、
前記第1の半導体層表面に格子定数が前記第1の半導体層の格子定数よりも小さい第2の半導体を形成して格子ひずみが導入された第2の半導体層を形成する工程と、を備えることを特徴とする半導体基板の製造方法である。
前記絶縁膜とトレンチ底面に囲まれた領域内にSi層を形成する工程を備えることが望ましい。
この部分ひずみSOI基板は、例えばSiからなる支持基板(第4の半導体層)1の所定の領域(部分ひずみSOI領域、以下「第1の領域」とする。)に、例えばシリコン酸化物である第1の絶縁層2と、この第1の絶縁層2上の第1の半導体層4、例えばSiGeもしくはGe層と、この第1の半導体層4上に形成された、格子定数が前記第1の半導体層の格子定数よりも小さく引っ張り格子ひずみが導入された第2の半導体層5、例えばひずみSi層と、支持基板(第4の半導体層)1上の前記第1の領域以外の領域にある領域(バルクSi領域、以下「第2の領域」とする)に、支持基板1に直接接して形成された第3の半導体層12、例えばひずみの導入されていないSi層、を備えている点は従来の部分ひずみSOI基板と同様である。なお第1の半導体層4は格子緩和している。また、SiGe若しくはGe層のGe濃度はSi層に格子ひずみを導入するため、0.5atomic%以上100atomic%以下の範囲であることが望ましい。また第1の絶縁層2はシリコン酸化物に限らず、例えばシリコン窒化物など他の絶縁材料でも構わない。
この部分ひずみSOI基板は、例えばSiの支持基板(第4の半導体層)1上の所定の領域(部分ひずみSOI領域、以下「第1の領域」とする。)に、例えばシリコン酸化物の第1の絶縁層2と、この第1の絶縁層2上の第1の半導体層4、例えばSiGe若しくはGe層と、この第1の半導体層4上に形成され格子定数が前記第1の半導体層の格子定数よりも小さく引っ張り格子ひずみが導入された第2の半導体層5、例えばひずみSi層と、支持基板(第4の半導体層)1上の前記第1の領域以外の領域にある領域(バルクSi領域、以下「第2の領域」とする)上にある第3の半導体層12、例えばひずみが導入されていないSi層、を備えている点は従来の部分ひずみSOI基板と同様である。なお、第1の半導体層4は格子緩和している。また、SiGe若しくはGe層のGe濃度は0.5atomic%以上100atomic%以下の範囲であることが望ましい。また第1の絶縁層2はシリコン酸化物に限らず、例えばシリコン窒化物など他の絶縁材料の層でも構わない。
この部分ひずみSOI基板は、例えばSiからなる支持基板(第4の半導体層)1に形成された例えばシリコン酸化膜からなる絶縁層(第1の絶縁層2)と、前記絶縁層(第1の絶縁層2)の所定の領域(部分ひずみSOI領域、以下「第1の領域」とする)上に形成された第1の半導体層4、例えばSiGe若しくはGe層と、この第1の半導体4上に形成され格子定数が前記第1の半導体層の格子定数よりも小さく引っ張り格子ひずみが導入された第2の半導体層5、例えばひずみSi層と、第1の絶縁層2上の前記第1の領域以外の領域にある領域(バルクSi領域、以下「第2の領域」とする)に形成された第3の半導体層12、例えばひずみの導入されていないSi層を備えている。なお、第1の半導体層4は格子緩和している。また、SiGe若しくはGe層のGe濃度は0.5atomic%以上100atomic%以下の範囲であることが望ましい。また第1の絶縁層2はシリコン酸化物に限らず、例えばシリコン窒化物など他の絶縁材料の層でも構わない。
2 第1の絶縁層
3 半導体層
4 第1の半導体層
5 第2の半導体層
6 SiGe層
7 第2の絶縁層
8 マスク層
9 半導体層
10 半導体層
11 シリコン酸化膜
12 第3の半導体層
Claims (6)
- 第4の半導体層と、
第1の絶縁膜、前記第1の絶縁膜上の第1の半導体層、及び前記第1の半導体層表面にある格子定数が前記第1の半導体層の格子定数よりも小さく格子ひずみが導入された第2の半導体層を備え、前記第4の半導体層上にある第1の領域と、
前記第1の半導体層とは異なる組成の第3の半導体層を備え、前記第4の半導体層上にある第2の領域と、
前記第1の領域の第1の半導体層の側壁に接するようにこの第1の半導体層と前記第2の領域の第3の半導体層とを分離する第2の絶縁膜と、
前記第2の絶縁膜で囲まれる領域の下方にのみ位置し、前記第1の絶縁膜と前記第4の半導体層に挟まれ、前記第4の半導体層とは異なる組成を有する第5の半導体層とを具備するとことを特徴とする半導体基板。 - 前記第1の絶縁膜はシリコン酸化物膜であり、前記第1の半導体層はSiGe若しくはGe層であり、
前記第2の半導体層は格子ひずみが導入されたSi層であり、前記第3の半導体層,及び第4の半導体層はSi層であり、前記第5の半導体層はSiGe層であることを特徴とする請求項1記載の半導体基板。 - 前記第2の絶縁膜下端が、前記第1の絶縁膜下面よりも下方にあることを特徴とする請求項1または請求項2に記載の半導体基板。
- 第4の半導体層の所定の領域にトレンチを形成する工程と、
前記トレンチ内側面に絶縁膜を形成する工程と、
前記絶縁膜とトレンチ底面に囲まれた領域内に第1の半導体層を形成する工程と、
前記第1の半導体層内に埋め込み絶縁膜を形成する工程と、
前記第1の半導体層表面に格子定数が前記第1の半導体層の格子定数よりも小さい第2の半導体を形成して格子ひずみが導入された第2の半導体層を形成する工程と、を備えることを特徴とする半導体基板の製造方法。 - 前記第1の絶縁膜はシリコン酸化物膜であり、前記第1の半導体層はSiGe若しくはGe層であり、前記第2の半導体層は格子ひずみが導入されたSi層であり、前記第4の半導体層はSi層であることを特徴とする請求項4記載の半導体基板の製造方法。
- 前記トレンチ内側面に絶縁膜を形成する工程の後、前記第1の半導体層を形成する工程の前に、
前記絶縁膜とトレンチ底面に囲まれた領域内にSi層を形成する工程を備えることを特徴とする請求項5記載の半導体基板の製造方法。
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