JP2008516305A - 集積回路の歩留り及び品質の分析の方法及びシステム - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 476
- 238000004458 analytical method Methods 0.000 title claims description 71
- 230000007547 defect Effects 0.000 claims abstract description 1022
- 238000012360 testing method Methods 0.000 claims abstract description 577
- 238000013461 design Methods 0.000 claims abstract description 275
- 238000004519 manufacturing process Methods 0.000 claims abstract description 181
- 238000000605 extraction Methods 0.000 claims abstract description 176
- 230000004044 response Effects 0.000 claims abstract description 143
- 230000003252 repetitive effect Effects 0.000 claims abstract 3
- 238000004088 simulation Methods 0.000 claims description 52
- 238000001514 detection method Methods 0.000 claims description 43
- 238000003745 diagnosis Methods 0.000 claims description 30
- 235000012431 wafers Nutrition 0.000 claims description 30
- 230000035945 sensitivity Effects 0.000 claims description 24
- 230000008859 change Effects 0.000 claims description 23
- 230000002950 deficient Effects 0.000 claims description 23
- 230000009467 reduction Effects 0.000 claims description 16
- 238000002405 diagnostic procedure Methods 0.000 claims description 15
- 238000012545 processing Methods 0.000 claims description 12
- 230000009471 action Effects 0.000 claims description 11
- 230000000704 physical effect Effects 0.000 claims description 11
- 238000000638 solvent extraction Methods 0.000 claims description 7
- 230000003068 static effect Effects 0.000 claims description 7
- 238000000611 regression analysis Methods 0.000 claims description 4
- 238000001914 filtration Methods 0.000 claims description 3
- 230000008685 targeting Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 61
- 230000006399 behavior Effects 0.000 description 30
- 238000005457 optimization Methods 0.000 description 29
- 238000005516 engineering process Methods 0.000 description 27
- 230000008569 process Effects 0.000 description 25
- 239000000284 extract Substances 0.000 description 23
- 238000004364 calculation method Methods 0.000 description 21
- 230000007246 mechanism Effects 0.000 description 17
- 230000000694 effects Effects 0.000 description 15
- 238000009826 distribution Methods 0.000 description 14
- 238000013507 mapping Methods 0.000 description 14
- 238000007429 general method Methods 0.000 description 13
- 230000006872 improvement Effects 0.000 description 13
- 230000006835 compression Effects 0.000 description 11
- 238000007906 compression Methods 0.000 description 11
- 238000010187 selection method Methods 0.000 description 9
- 238000009795 derivation Methods 0.000 description 8
- 230000009897 systematic effect Effects 0.000 description 8
- 238000007792 addition Methods 0.000 description 7
- 230000008901 benefit Effects 0.000 description 6
- 230000007704 transition Effects 0.000 description 6
- 238000012217 deletion Methods 0.000 description 5
- 230000037430 deletion Effects 0.000 description 5
- 230000006870 function Effects 0.000 description 5
- 239000011159 matrix material Substances 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 238000005056 compaction Methods 0.000 description 4
- 230000007774 longterm Effects 0.000 description 4
- 230000000644 propagated effect Effects 0.000 description 4
- 238000012795 verification Methods 0.000 description 4
- 238000012417 linear regression Methods 0.000 description 3
- 230000009476 short term action Effects 0.000 description 3
- 238000003860 storage Methods 0.000 description 3
- 238000012800 visualization Methods 0.000 description 3
- 230000002730 additional effect Effects 0.000 description 2
- 238000013459 approach Methods 0.000 description 2
- 238000011156 evaluation Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 239000010749 BS 2869 Class C1 Substances 0.000 description 1
- 239000010750 BS 2869 Class C2 Substances 0.000 description 1
- 230000005856 abnormality Effects 0.000 description 1
- 230000006978 adaptation Effects 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000011960 computer-aided design Methods 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000007405 data analysis Methods 0.000 description 1
- 238000011157 data evaluation Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000013100 final test Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000005192 partition Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000012805 post-processing Methods 0.000 description 1
- 238000012797 qualification Methods 0.000 description 1
- 238000013102 re-test Methods 0.000 description 1
- 238000013215 result calculation Methods 0.000 description 1
- 230000011218 segmentation Effects 0.000 description 1
- 238000007619 statistical method Methods 0.000 description 1
- 238000010998 test method Methods 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2273—Test methods
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/01—Subjecting similar articles in turn to test, e.g. "go/no-go" tests in mass production; Testing objects at points as they pass through a testing station
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- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2832—Specific tests of electronic circuits not provided for elsewhere
- G01R31/2836—Fault-finding or characterising
- G01R31/2846—Fault-finding or characterising using hard- or software simulation or using knowledge-based systems, e.g. expert systems, artificial intelligence or interactive algorithms
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- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
- G01R31/2894—Aspects of quality control [QC]
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- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31704—Design for test; Design verification
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- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3183—Generation of test inputs, e.g. test vectors, patterns or sequences
- G01R31/318342—Generation of test inputs, e.g. test vectors, patterns or sequences by preliminary fault modelling, e.g. analysis, simulation
- G01R31/31835—Analysis of test coverage or failure detectability
-
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- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
- G01R31/2853—Electrical testing of internal connections or -isolation, e.g. latch-up or chip-to-lead connections
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
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- Evolutionary Computation (AREA)
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- Health & Medical Sciences (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
Description
本願は、参照によって本明細書に組み込まれている、2004年9月6日出願の米国特許出願第60/607728号の利益を主張するものである。
開示されるテクノロジは、全般的に、集積回路の設計とテストとに関する。
以下で開示するのは、集積回路の歩留りと品質をテストし、分析し、改善することへの特定の適用可能性を有する方法と、装置と、システムとの代表的実施形態であるが、これらを、決して限定的と解釈してはならない。そうではなく、本開示は、単独の並びに互いとのさまざまな組合せと副組合せとでの、さまざまな開示される方法と、装置と、システムとのすべての新規の自明でない特徴及び態様とその同等物とを対象とする。開示されるテクノロジは、特定の態様又は特徴或いはその組合せに限定されず、1つ若しくは複数の特定の利点が存在する開示される方法と、装置と、システムとに、又は解決される問題に限定されない。
開示されるテクノロジの例示的な望ましい実施形態は、集積回路のDesign−for−Manufacturability(DFM)に関する。DFMルール(本明細書では、時々、「設計製造ルール(design manufacturing rule)」と称する)は、本明細書で「欠陥」と称する潜在的な生産異常(production aberration)を判定するのに使用することができる。プロセス・ウィンドウにまたがるレイアウト・プリンタビリティのシミュレーションなどの他の技法も、欠陥を識別するのに使用することができる。開示されるテクノロジのある実施形態によれば、欠陥のクラスの実際の分布と個々の欠陥の実際の分布とを、望ましいことに、集積回路ファウンドリによる出荷のために実際に作られる集積回路(例えば、電子デバイス内での機能的使用のために設計された集積回路)を使用して判定することができる。言い換えると、特別に設計されたテスト・チップ上のテスト構造ではなく、製造中の集積回路設計に存在する特徴を、分析することができる。その結果、特別に設計されたテスト・チップの必要又は使用を、除去するか、大幅に減らすことができる。更に、これらの分布を分析することによって、DFMルールを、その集積回路とDFMルールの同一のセットを使用する他の集積回路との生産の歩留りを高めるために変更することができる。
・DFMルールなどの欠陥ルールからの欠陥抽出ルールの導出、
・導出された欠陥抽出ルールと追加の欠陥抽出ルールとを使用する、集積回路の記述からの欠陥の抽出、
・集積回路の記述に基づく各抽出された欠陥へのランキングの割当(幾つかの実施形態で、ランキングは、継続的に更新される(例えば、記述された集積回路又は他の集積回路をテストするテスト・デバイスから集められたデータを使用することによって))、
・例えば集積回路のレイアウト内の欠陥のランキング又は位置に少なくとも部分的に基づく、抽出された欠陥のフィルタリング、
・集積回路の歩留り及び品質の予測、
・抽出された欠陥の故障モデルへのマッピング、
・抽出された欠陥とそのランキングとに少なくとも部分的に基づく、入力刺激(例えば、テスト・パターン)の生成、適格化、及び/又は順序付け、
・生成された入力刺激に関する辞書の生成、
・製造されたチップへのテスト刺激の適用とテスト結果データの収集、
・辞書を使用するテスト結果データの処理(例えば、テスト結果の診断)、
・次の方法動作で使用できるデータを供給するための、診断の結果の分析、
・診断結果の分析に少なくとも部分的に基づくDFMルールの変更、追加、及び/又は削除、
・診断結果の分析に少なくとも部分的に基づく欠陥抽出ルールの変更、追加、及び/又は削除、
・診断結果の分析に少なくとも部分的に基づく欠陥ランキングの変更、
・辞書に元々は含まれなかった欠陥の診断。この診断は、辞書の変更及び/或いは、新しいDFMルール若しくは欠陥抽出ルール若しくはこの両方の種類のルールの追加又は古いDFMルール若しくは欠陥抽出ルール若しくはこの両方の種類のルールの変更につながり得る、
・欠陥と欠陥クラスとの分布に関する傾向を計算し、表示するための複数の分析結果セットの比較。
図1のサブセクション1aを参照すると、例示的なフローは、DFMルールのセット(1)と集積回路のレイアウト・データ(5)とから始まる。これらのDFMルールから、欠陥抽出ルール(3)を、導出(2)しなければならない。上で注記したように、DFMルールには、通常、DFMセット内のルールの強調の異なるレベルを反映する推奨又は提案と、これらにより厳格に又はよりゆるやかに従うための異なる要件とが含まれる。しかし、例示のみのために、さまざまなタイプのルールは、下の議論では区別されない。しかし、説明される方法の実施態様では、ルールの間の相違が、考慮される。
E1(M1):その最小距離dE1がd1−3%*d1≦dE1<d1によって定義される同一層内の信号線の対のすべてを抽出する、
E2(M1):その最小距離dE2がd1−8%*d1≦dE2<d1−3%*d1によって定義される同一層内の信号線の対のすべてを抽出する、
E3(M1):その最小距離dE3がdE3<d1−8%*d1によって定義される同一層内の信号線の対のすべてを抽出する、
E4(M1):その最小距離dE4がdE4=d1によって定義される同一層内の信号線の対のすべてを抽出する、
E5(M1):その最小距離dE5がd1<dE5≦d1+4%*d1によって定義される同一層内の信号線の対のすべてを抽出する、
E6(M1):その最小距離dE6がd1+4%*d1<dE6≦d1+8%*d1によって定義される同一層内の信号線の対のすべてを抽出する、
E7(M1):その最小距離dE7がd1+8%*d1<dE7≦d1+13%*d1によって定義される同一層内の信号線の対のすべてを抽出する、
E8(M1):その最小距離dE8がd1+13%*d1<dE8≦d1+20%*d1によって定義される同一層内の信号線の対のすべてを抽出する。
端にビアを有するすべての信号線を抽出することは、極端にむずかしいか不可能である可能性がある。従って、欠陥抽出ルールは、欠陥候補を注意深く選択しなければならない。例えば、
E1(M2):すべての各々の接続が図4に従うn1個の信号線を抽出する、
E2(M2):すべての各々の接続が図7に従うn2個の信号線を抽出する、
E3(M2):すべての各々の接続が図8に従うn3個の信号線を抽出する、
E4(M2):E1(M2)からE3(M2)によって選択されなかったn4個の信号線を抽出する。
欠陥抽出ルール(3)(4)に基づいて、実際の欠陥候補が、集積回路のレイアウト記述(5)を使用して抽出される。抽出ルールの用意ができたならば、抽出自体(7)は、よく理解されており、多数の使用可能なツールのうちの1つ(例えば、Mentor Graphics Corporation社のCalibre(登録商標))を使用して達成することができる。抽出(7)は、潜在的な欠陥のリスト(9)を生成する。
1.一意識別子、
2.欠陥のリストへの各々の欠陥の包含を引き起こした欠陥抽出ルールに対応する、DFM欠陥抽出ルール(3)及び/又はテスト欠陥抽出ルール(4)からのルールを開示する識別子、
3.欠陥のリストへの各々の欠陥の包含を引き起こした欠陥抽出ルールを開示する識別子、
4.集積回路のレイアウト内の欠陥の位置、
5.長さ、幅、抵抗、及び/又はキャパシタンスなど、欠陥の1つ又は複数の物理パラメータ、
6.その欠陥が欠陥の特殊なクラスに属する(例えば、欠陥の各クラスのワースト・ケース欠陥)かどうかのインジケータ、及び
7.ランキング。一実施態様によれば、ランキングは、欠陥確率に対応する。
抽出された欠陥をランキングするのに単独で又は一緒に使用できる少なくとも2つのランキング方式が、ある。第1の例示的なランキングは、各クラス内の欠陥をランキングすることを伴う。これは、このランキングが、すべての可能な欠陥候補の中での絶対的な数を表すのではなく、特定のクラスに固有であることを意味する。例えば、すべてのブリッジ・タイプの欠陥のランキングを、比較可能とすることができ、すべての開いたビア又は抵抗性ビアのランキングを、比較可能とすることができる。このランキングは、自動的に計算することができる。第2の例示的なランキングは、欠陥クラスの間のランキングであり、通常は、ある外部から供給されるデータなしでは自動的に判定されない。例えば、定量化された形で欠陥のクラスを関係付ける情報を、供給することができる。
欠陥のリスト(9)が生成された後に、図1に示された一般的方法は、セクションII及びIII即ち、テスト・パターンの生成及び最適化とテスト適用とに入る。この説明の明瞭さを維持するために、テスト・パターンがどのように生成されるかの議論は、後で提供する。しかし、テスト・パターンに関する次のポイントに、留意しなければならない。
図1のセクションIVは、テスト結果データの処理及び分析(21)を含む。この分析のより詳細な説明は、別々のセクションで下で与える。しかし、一般に、テスト結果分析は、テスト結果データ(20)と辞書(16)とから、欠陥のどのクラスが障害を発生したかと、可能な場合に、どの個々の欠陥が障害を発生したかとを判定するために実行される。図31は、この処理(21)を実行できる例示的な形を示すブロック図である。プロセス(21.1)は、欠陥と、それぞれ集積回路の障害発生挙動を最もよく説明できるその欠陥のクラス又はサブクラスとを識別することを試みるために実行される。必要な場合に、増分診断手順(21.3)と増分シミュレーション手順(21.2)とが、アクティブ化される。テストされるデバイスのほとんどの障害を発生するテスト・パターンについて、その障害発生挙動の責任を負う可能性が最も高い欠陥のクラス又はサブクラスを、判定し、診断結果(21.4)として保管することができる。分類されない障害発生デバイスには、他の可能性の中でも、複数の欠陥、雑音関連問題又は信号完全性問題などの周辺的な障害が含まれる。図1の例示的な一般的方法は、欠陥抽出ルール分析(25)に継続し、ここで、欠陥抽出ルールの、そのルールについて識別された欠陥の個数に対する関係を含むデータ・セットを、作ることができる。欠陥ごとに、ターゲット欠陥のリスト(9)への包含の責任を負った抽出ルールの識別子が、通常は入手可能である。図38のグラフは、図36に関して上で述べた例について、ステップ関数としてこの関係を示す。即ち、図38に示されたステップ関数は、抽出ルールごとに観察された実際の障害の個数を概略的に示す。抽出ルールごとの実際の障害の個数と、各ルールによってカバーされる候補の個数とから、欠陥のクラスごとの実際の歩留り低下(歩留り感度)が、計算される。実際の歩留り感度曲線は、図38では点線として示されている。
・短期:出荷される部品の歩留り予測とDPM推定個数とを洗練せよ、
・長期:例えば他のテスト結果データを分析することによって、結論1又は2が成り立つかどうかを判定し、選択されたデバイスに対して後続障害分析を実行せよ。
上で述べたアクションの間の時間差は、大きくなり得る。長期アクションのターン・アラウンド・タイムは、何ヵ月も要する可能性がある。障害を発生するデバイスの、必要な細かい分析は、数日又は2〜3週間を要する。しかし、訂正アクションの実施は、生産ラインの変更、マスク生産、又は変更されたDFMルールM1を使用する再設計のどれであれ、通常は2〜3ヵ月を要する。
1.DFMルールM1から抽出された欠陥により密に焦点を合わせるために、欠陥のランキングを変更し、
2.DFMルールM1の抽出ルールを洗練し、現在のテスト結果データを再分析し、
3.問題により密に焦点を合わせるために、欠陥抽出ルールをしかるべく変更し、
4.識別された問題をより高い分解能でよりよくカバーするために、追加テスト・パターンを生成し、
5.前にカバーされていなかった可能性がある欠陥をカバーするために、追加テスト・パターンを生成し、
6.追加テスト結果データが入手可能である時に、必要な場合に1.から5.を繰り返し、
7.1.及び2.から、可能な長期解決策について、改善されたDFMルールM1を結論する。
項目1は、比較的単純である。欠陥ランキングは、対応する実際の欠陥発生データ(23)を使用し、期待される歩留り低下データ(図37のグラフに図示)を実際の歩留り低下データ(図38のグラフに図示)に置換することによって、更新することができる(24)。更に、DFMルールM1から導出される欠陥クラスが、より高い優先順位を有するようにするために、欠陥抽出(7)中に使用される欠陥ランキング記述(24)内の各々のデータを、変更することができる。
E1(M1):最小距離dE1が、d1−1%*d1≦dE1<d1によって定義される、同一層内の信号線のすべての対を抽出する、
E2(M1):最小距離dE2が、d1−3%*d1≦dE2<d1−1%*d1によって定義される、同一層内の信号線のすべての対を抽出する、
E3(M1):最小距離dE3が、d1−8%*d1≦dE3<d1−3%*d1によって定義される、同一層内の信号線のすべての対を抽出する、
E4(M1):最小距離dE4が、dE4<d1−8%*d1によって定義される、同一層内の信号線のすべての対を抽出する、
E5(M1):最小距離dE5が、dE5=d1によって定義される、同一層内の信号線のすべての対を抽出する、
E6(M1):最小距離dE6が、d1<dE6≦d1+1%*d1によって定義される、同一層内の信号線のすべての対を抽出する、
E7(M1):最小距離dE7が、d1+1%*d1<dE7≦d1+3%*d1によって定義される、同一層内の信号線のすべての対を抽出する、
E8(M1):最小距離dE8が、d1+3%*d1<dE8≦d1+6%*d1によって定義される、同一層内の信号線のすべての対を抽出する、
E9(M1):最小距離dE9が、d1+6%*d1<dE9≦d1+10%*d1によって定義される、同一層内の信号線のすべての対を抽出する、
E10(M1):最小距離dE10が、d1+10%*d1<dE10≦d1+13%*d1によって定義される、同一層内の信号線のすべての対を抽出する、
E11(M1):最小距離dE11が、d1+13%*d1<dE11≦d1+16%*d1によって定義される、同一層内の信号線のすべての対を抽出する、
E12(M1):最小距離dE12が、d1+16%*d1<dE12≦d1+20%*d1によって定義される、同一層内の信号線のすべての対を抽出する、
E13(M1):最小距離dE13が、d1+20%*d1<dE13≦d1+24%*d1によって定義される、同一層内の信号線のすべての対を抽出する。
DFMルールM1のこれらの新しい欠陥抽出ルールは、欠陥抽出ルールのセット(3)内のM1に関する古い欠陥抽出ルールを置換するのに使用することができる。開示されるテクノロジの幾つかの実施形態では、特定の欠陥の抽出の責任を負う欠陥抽出ルールが、既知である。従って、欠陥抽出ルールの改訂されたセットについて、欠陥抽出手順(7)は、より微細なサブクラスを考慮に入れ、新たにカバーされる区域(例えば、E13(M1)によって定義される)の欠陥を抽出するために、欠陥のリスト(9)内にリストされた欠陥の各々の抽出ルール識別を更新することができる。
図1をもう一度参照すると、この一般的方法の1つの例示的実施態様では、ATPG構成要素(13)は、欠陥ベースのテスト・パターン・セット(17)を計算し、このテスト・パターン・セット(17)は、ATE上のデバイスに適用することができる。故障辞書(16)をも、生成することができ、この故障辞書(16)内には、パターン及び欠陥の情報が、簡単な検索及び表示のために保管される。さまざまなファイル(15)(例えば、故障のリストと欠陥のリスト)をも、保管することができる。
ここで図10を参照すると、故障マッピング(13.1)は、1つの例示的実施形態によれば、2ステップ・プロセスである。まず、このマッピング方法は、欠陥のリスト(9)とルール(10)とを評価する。ある種の実施形態で、故障マッピング手順(13.1)は、ネットリスト(12)が、正しい欠陥対故障マッピングをサポートできるかどうかを判定することができる。ネットリスト(12)が、それをサポートできない場合には、故障ベースのATPGとシミュレーションとが、欠陥の影響を正しく計算し、評価することを可能にするために、ネットリスト(12)を、変更することができる。
ここで図11を参照すると、ネットリストが、(13.1)で変更され、欠陥が、故障にマッピングされた後に、定義されたパターン・セット(11)がある場合に、任意選択の欠陥シミュレーション手順(13.2)を、実行することができる。この欠陥シミュレーション手順(13.2.1)は、パターン・セット(11)(伝統的な故障モデルを使用して生成することができる)のテスト・パターンのうちのどれが、実際に有効な欠陥テスト・パターンであるかと、どの欠陥が、これらのテスト・パターンによって検出されたかとを判定する。任意選択で、初期の欠陥ベースのテスト・パターン・セットを、ユーザが達成を望む異なる目標に関して最適化することができる(13.2.2)。(13.2.3)で、最初の欠陥ベースのテスト・パターンが、生成される。やはり、異なるファイル及び統計を、要求することができ(15)、(14)、初期パターン・セット(13.2.3)を、対応する辞書(16)と一緒に保存することができる(17)。
図17は、欠陥ベースのテスト・パターン生成及び最適化手順(13.3)を実行する例示的な形を示すブロック図である。図17内に、ATPG方法(13.3.1)があり、このATPG方法(13.3.1)は、(追加の)欠陥ベースのテスト・パターンを生成する。これらのパターンは、(13.2.3)の任意選択のパターンと一緒に、その後、最適化手順(13.3.2)を使用して任意選択として改善される。次に、最終的な欠陥ベースのテスト・パターン・セット(13.3.3)を、欠陥ベースのテスト・パターン・セット(17)として、それに対応する故障辞書(16)と一緒に計算し、保管することができる。やはり、さまざまなファイル(15)及び統計(14)をも、要求することができる。
集積回路の生産テスト中に、テスト・パターンが、集積回路に適用される。各適用の後に、観察点での値が、期待される値と比較される。不一致がある場合に、その回路は、テストに失敗する。テスト結果データは、通常、テスタ・ログに保管され、このテスタ・ログは、障害発生パターンのしるしを、不一致が発生した観察点(障害発生ビットと称する)と一緒に含む。テスタ・ログは、固定された個数の障害発生パターン、又は固定された個数の障害発生ビット、又は各障害発生デバイスのすべての障害発生パターンを含むように構成することができる。
欠陥を識別するために、欠陥識別手順(21.1)の実施形態は、故障辞書(16)から、観察された障害発生パターンの障害発生ビットに関連する故障を取り出すことができる。これらの故障を、1つ又は複数の欠陥候補と突き合わせることができる。欠陥識別手順(21.1)の実施形態は、そのように取り出された欠陥を分析し、一致する欠陥候補のランキングされたリストを生成することができる。故障辞書を使用する欠陥識別の2つの非限定的な例示的技法を、下で提示する。
第1の例示的技法は、次の2つのプロセスを使用して動作する:(1)個々の障害発生パターンの障害発生ビットを分析することによる、欠陥候補の識別及びランキングと、(2)識別されランキングされた欠陥候補からの、分析された障害発生パターンによって示される挙動と一致する欠陥候補の識別及びランキング。この2つの例示的プロセスを、下で詳細に述べる。
1.a.故障/欠陥分類
前に説明したように、この議論のための故障辞書は、故障ごとに限られた個数の障害発生応答だけを記録する。この個数が、Nであるものとする。従って、各障害発生デバイスに関連する障害データを分析する時に、この例示的方法は、最初のN個の障害発生パターンの障害発生ビットに関連するエントリを取り出す。
タイプI:FI={f:focc=fosim=Mi}、これは、予測された故障挙動が、観察された挙動と完全に一致することを暗示する、
タイプII:FII={f:focc=fosim<Mi}これは、故障によって予測された出力誤りが、観察された出力誤りの部分集合であることを暗示する、
タイプIII:FIII={f:focc=Mi<fosim}、これは、故障によって予測された出力誤りが、観察された出力誤りの超集合であることを暗示する、
タイプIV:FIV={f:focc<Mi且つfocc<fosim}、これは、故障によって予測された出力誤りが、観察された出力誤りと部分的にオーバーラップすることを暗示する。
タイプI欠陥は、観察された挙動と一致するので、通常は最も高くランキングされなければならない。タイプI欠陥に割り当てられる優先順位パラメータが、λ1(0<λ1≦1)であるものとする。通常、λ1には、1がセットされる。
最も単純な場合に、単一の欠陥のシミュレーション結果は、最初のN個の障害発生パターンにまたがって、観察された挙動と一致する。Dcand(Vi)の共通の要素を単純に選択することによって、これらの種類の欠陥を識別することは、通常は自明である。しかし、テスト中の回路が、複数の欠陥を含み、これらの欠陥のそれぞれが、異なるテスト・パターンの下で現れる場合に、この手法は、失敗する可能性がある。故障モデルが、十分には正確でなく、その故障モデルによって予測された誤りが、観察された挙動と一致せず、従って、少数の説明されないテスト・パターンをもたらすことも、可能である。
最初のN個の障害発生パターンViと、関連する集合Dcand(Vi)とを与えられれば、集合Dcand(N)を、
1.γ←1;
2.loop i=1,2,…,N
3.if{dj,λj}∈Dcand(Vi)then γ←γ×λj,
else γ←γ×βi;
4.end loop。
上の擬似コードから、γが大きいほど、候補が、観察された挙動によく一致することがわかる。
このセクションでは、欠陥識別の第2の例示的技法を述べるが、この議論は、故障辞書をどのように作成できるかの議論を続け、これに、情報をその辞書からどのように取り出すことができるかの議論が続く。
普通の故障辞書(又はシソーラス)は、通常、現代のマルチ・ミリオン・デザイン(multi−million design)の物理メモリにロードするには大きすぎ、或いは、採用されるエンコーディング技法に起因してアクセスするのに非効率的すぎる。このセクションでは、大量の故障検出情報のストレージを可能にし、テスト結果処理中の保管された故障検出情報への効率的なアクセスを可能にする、圧縮辞書方式の実施形態を、説明する。開示される方式の実施形態を使用すると、大量の生産テスト結果を、すばやく処理でき、デフェクティビティ(defectivity)機構情報を、導出することができる。
テスト結果処理中に、圧縮辞書は、故障及び抽出された欠陥に関する保管された欠陥テスト応答の効率的な取出しと、障害を発生している集積回路の高速診断とを可能にし、大量生産テストの分析に必要な高スループットをもたらす。診断中に、障害を発生している回路のすべての失敗するテスト・パターンが、個別に分析される。所与の失敗するテスト・パターンについて、この失敗するテスト・パターンを説明できるすべての被疑物が、次の手順によって識別される:現在の失敗するテスト・パターンの観察点組合せのIDが、まず、観察点組合せプールを検索することによって判定され、次に、このテスト・パターンを説明できるすべての擬似故障が、失敗しているテスト・パターンのIDと失敗しているテスト・パターンの観察点組合せのIDとを比較することによって識別される。この失敗しているテスト・パターンの被疑物リストは、上で判定された擬似故障に関連するすべての故障及び欠陥のビット・マスクを検査することによって識別することができる。この手順を、すべての失敗するテスト・パターンについて繰り返すことができる。最後に、それぞれが少なくとも1つの失敗するテスト・パターンを説明する、被疑物のリストが、判定される。このリストを、更に処理して、潜在的な欠陥(又は欠陥候補)のリストを生成することができ、この欠陥又は欠陥候補は、失敗するテスト・パターンのすべて又は少なくとも大多数と、任意選択として、合格するテスト・パターンとを説明することができるはずである。更に、潜在的な欠陥のリストに、識別された潜在的な欠陥に関連する追加情報を含めることができる。例えば、次のプロパティのうちの1つ又は複数を、更に、潜在的欠陥のリスト内の潜在的欠陥に関連付けることができる:(a)各々の潜在的欠陥を他の潜在的欠陥から区別する欠陥識別子と、(b)各々の潜在的欠陥を抽出するのに使用された欠陥抽出ルールを識別する被導出ルール識別子と、(c)各々の潜在的欠陥を抽出するのに使用された欠陥抽出ルールがそれから導出された設計製造ルールを識別する設計製造ルール識別子と、(d)集積回路設計の物理的レイアウト内の各々の潜在的欠陥の物理的位置と、(e)集積回路設計の物理的レイアウト内の各々の潜在的欠陥の物理的プロパティと、(f)他の潜在的欠陥に対する相対的な各々の潜在的欠陥のランキング。
欠陥のある回路の障害ログには、欠陥識別手順(21.1)によって分析されない障害発生パターンが含まれ得る。増分シミュレーション手順(21.2)は、これらの障害発生パターンのうちの1つ又は複数をシミュレートするのに使用することができる。1つの例示的実施形態によれば、シミュレートされる欠陥は、ランキングされた候補リストから選択される。更に、故障辞書計算プロセスで使用されるものと同一の故障モデルを、検討中の欠陥に適用することができる。欠陥を表す故障のどれもが、観察された障害発生挙動と一致しない場合に(一致の良さを審判する判断基準は、欠陥識別プロセス(21.1)でタイプIと、IIと、IIIとの欠陥について定義されたものに似たものとすることができる)、その欠陥を、候補リストから削除することができる。増分シミュレーションは、候補リストに残っている欠陥が1つのクラスに含まれるようになったならば、停止することができる。というのは、障害発生機構を、一意に識別できるからである。
故障辞書の欠陥のどれもが、観察された障害発生挙動を説明できないことがありえる。その理由は、例えば、(1)その欠陥をモデル化する故障が、十分に正確ではなく、従って、幾つかのテスト・パターンの下で欠陥の挙動を十分に取り込むことができないか、(2)診断されている欠陥が、欠陥抽出ステージ中に潜在的な候補として考慮されなかった、である可能性がある。従って、欠陥の故障シグネチャが、故障辞書に保管されていない場合がある。
診断結果(21.4)の1つ又は複数のグラフィカル表現を、図31に示されたグラフィカル表現計算手順(22)を使用して計算することができる。グラフィカル表現計算手順(22)は、図47に示された診断結果分析構成要素(4718)に対応する。診断データを使用して計算できる1つの例示的な表現が、パレート図である。従って、このセクションの残りでは、パレート図の生成を論じるが、集積回路内の潜在的欠陥の尤度を示す他のグラフィカル表現を、その代わりに計算できることを理解されたい。
ある種の例示的実施形態では、反復学習手順が、使用される。幾つかの実施形態で、この反復学習手順は、被疑特徴のリスト内の特定の特徴が、診断された被疑特徴インスタンスの所与のリストに関する障害の実際の原因である確率がどれほどかを判定することを含む。この確率は、未知変数pfail(fi)に関して記述することができる。この手順には、更に、この確率を使用してpfail(fi)自体を推定することが含まれる。これが、各特徴の障害レートを推定するために反復的な形で解くことができる連立方程式を作る。
A=
B=特徴インスタンス
と定義することによって判定することができる。Bを与えられた場合のAの条件付き確率は、A⊂Bなので、
f1のx1個のインスタンス
f2のx2個のインスタンス
…
fKのxK個のインスタンス
を有する、障害のあるダイについて、その障害のあるダイ内の欠陥の実際の原因がfiのインスタンスである確率は、
P(f2のインスタンスが欠陥の実際の原因である/診断結果(An instance of f2 is the actual cause of defect/Diagnosis Results))
だけ寄与することがわかる。言い換えると、障害を発生したダイの集合を与えられれば、fiのxi個のインスタンスを有する診断被疑リストを有するダイは、fiの特徴障害カウントに
このセクションでは、診断結果から特徴障害レートを推定するもう1つの例示的な方法を、説明する。この例示的な方法は、前のセクションで説明した反復手順の上に構築される。
設計を、多数の可能な形でブロックに区分することができる。ほとんどの特徴を、設計内のネットに関連付けることができるので、1つの例示的な技法は、ネットに基づいて設計を区分する。例えば、NETが、設計内のすべてのネットの集合であるものとする。この集合が、B個の部分集合即ち、NETs,1≦s≦Bに分割される場合に、これらの部分集合は、一般に、異なる設計ブロックを定義する。本技法の1つの例示的実施形態によれば、NETを部分集合に分割できる形は、任意に選択することができる。しかし、結果の部分集合は、望ましくは、部分集合内の特徴が別個であるという上で述べた判断基準を満足しなければならない。更に、これらの部分集合は、望ましくは小さすぎない。そうでなければ、pfail(fi)の推定値が、統計的に信頼できないものになる可能性がある。
設計をブロックに区分したならば、各ブロックの障害レートを、診断結果から判定することができる。障害レートを判定する1つの例示的技法は、次の通りである。被疑設計ブロック(又はサブネットNETs)のリストを、診断された被疑ネットのリストから判定する。これらのブロックの障害確率を、反復手順(例えば、上のサブセクション(1)で説明した反復手順)を使用して推定する。この議論のために、これらの障害レートを、
P(NETsに関連する少なくとも1つの特徴が障害を発生する)
=1−P(NETsに関連するすべての特徴が障害を発生しない)
又は、同等に、
ウェハのある区域内だけのダイに影響する、ある欠陥機構がある。例えば、焦点深度関連の問題は、ウェハの外側の縁にあるダイ内の欠陥だけを引き起こす場合がある。そのような問題の例を、図43に示す。更に、ステッパ関連の問題は、ウェハの4つおきのダイ内だけに現れる場合がある。そのようなシステマティック欠陥機構は、すべてのダイに均等に影響するのではないので、特徴の障害レートに誤ったバイアスを与える可能性を有する。例として、あるウェハの周辺のダイが、設計内の特定のネットを別のネットにブリッジさせる焦点はずれ問題を有する情況を検討されたい。更に、このネット対に関連する角対角ブリッジ特徴があると仮定する。このウェハ上の多数のダイが、このシステマティック欠陥機構を示す可能性があるので、角対角ブリッジの障害レートが高いことが、認められ得る。しかし、この認識は、正しくない。というのは、ウェハの内部のダイが、この焦点はずれ問題によって影響されず、従って、対応するダイが、高い角対角ブリッジ障害レートを示さないからである。この問題を軽減するために、1つの例示的実施形態によれば、階層歩留り学習手順を、使用することができる。この手順の1つの例示的実施態様では、ウェハ上の位置に固有の欠陥機構に起因して障害を発生する障害発生ダイが、識別される。次に、これらのダイは、障害レート計算から除外され、従って、すべてのダイに均等には影響しないシステマティック問題によって導入される誤りが回避される。
テスト・セットが欠陥のあるダイ内の障害発生特徴インスタンスを検出できないので、幾つかの欠陥のある製造された集積回路が、テスト中に識別されない場合がある。そのようなダイを、テスト・エスケープと称し、特定のテスト・セットのテスト・エスケープ・レートを推定することが、しばしば望ましい。これは、開示されるテクノロジの幾つかの実施形態で、前のサブセクションで説明した大量診断結果から判定される特徴障害確率を使用して、次の例示的手順を使用して行うことができる。一般に、テスト・エスケープ・レートは、テスト・セットによって検出されたすべての特徴インスタンスが障害を発生しないのに、少なくとも1つのテストされない特徴インスタンスが障害を発生する確率である。uiが、テストによってカバーされない特徴fiのインスタンスの個数であるものとする。この個数は、テスト・セットの故障シミュレーションを使用して判定することができる。次に、テスト・エスケープの確率は、
このセクションでは、パレート図計算の代替手順を、述べる。上で述べたように、診断における曖昧さの1つの主要な源は、等価故障に由来し、この等価故障の対応する欠陥は、いわゆる「等価クラス」を形成することができる。欠陥の集合は、それに対応する故障が、同一のシグネチャを共有するが、追加情報がなければ区別できない場合に、等価クラスを形成する。等価クラスが、異なるクラスからの欠陥からなる場合に、診断手順が、実際の障害発生機構を識別することができない場合がある。議論を単純にするために、等価クラスは、以下では、異なるクラスからの要素を有する欠陥を指すのに使用される。
Ct={Ct1,Ct2,…,Ctk}が、等価クラスを表し、Ctlが、l番目のクラスの欠陥の個数を表すものとする。そのような等価クラスCtに、欠陥識別手順(21.1)で出会い、この等価クラスCtが、増分シミュレーション(21.2)及び増分診断(21.3)の後に未解決のままである場合に、どの欠陥クラスが実際の原因であるかを知らなければ、診断手順は、通常、Ctに含まれる各クラスに確率クレジットを割り当てなければならない。Ctの各欠陥が、同等に発生する可能性があると仮定すると、割り当てられるクレジットを、クラスの欠陥の個数に関係付けることができる。例えば、
Ciが、クラスiの欠陥を含む等価クラスの集合を表すものとする。Nが、診断される欠陥のある回路の総数であるものとする。Ni−uが、クラスi欠陥を有するものとして正確に診断できる欠陥のある回路の個数であるものとする。従って、欠陥クラスiを有する回路の個数は、範囲[Ni−u,Ni−u+|Ci|]内にある。ワースト・ケースでは、クラスiに関する診断された結果の誤りは、|Ci|個である。従って、k個のクラスに関する予測されたパレート図の曖昧さは、平均値
歩留り低下機構の予測された分布は、望ましくは、統計的な意味で、等価クラスによって引き起こされる推定誤りを減らすことができるように較正される。図32に示されているように、データ較正(22.2)は、診断結果計算(22.1)と共に反復的な形で実行することができる。
PT(O)=Γ×PT(D) (16)
であり、ここで、Γは、行列であり、P(Oi|Dj)は、i行j列の要素である。
条件付き確率は、欠陥識別手順(21.1)中に集められた情報に基づいて推定することができる。例示的な2ステップ手順中に、出会った等価クラスを、記録することができる。等価クラスCtの記録は、タプル{Lt,Ct}とすることができ、ここで、Ltは、識別ステージ中のCtの発生の回数を表す。
種々雑多な欠陥とは、前に定義された何れかのクラスに属するものとして識別することができない欠陥である。増分シミュレーション手順(21.2)及び増分診断手順(21.3)によって作られるデータは、正しくモデル化されていない欠陥並びに/又は故障シミュレーション中及び故障辞書計算ステージ中に考慮されない欠陥を示すことができる。要求された時に、分析手順を、アクティブ化して、このデータを処理し、統計情報を抽出することができる。高度診断構成要素(図47の高度診断構成要素(4726)など)は、この統計情報を使用して、欠陥をシミュレートし、故障辞書を更新することができる。ある判断基準が満足される場合に、新しい欠陥ルールを、生成し、欠陥抽出プロセスの次の反復中に適用することができる。
上で述べたように、欠陥ランキングは、当初に、レイアウト特徴と製造プロセス・パラメータとに関係付けられた確率的量によって判定される。本一般的方法の1つの例示的実施形態によれば、各欠陥クラスの発生の回数が、テスト結果データ後処理手順中にカウントされ、その結果、欠陥ランキングを、発生の相対頻度を用いて動的に更新できるようになる。
出力応答コンパクタなどのオン・チップ圧縮ロジックを使用する集積回路について、幾つかの特別な考慮事項が、生じる。例えば、1つの考慮事項は、診断の制限された可能性である。異なるコンパクタは、異なる能力を有するが、幾つかの実施態様は、例えばG.Mrugalski、J.Rajski、C.Wang、A.Pogiel、J.Tyszer、「Fault Diagnosis in Designs with Convolutional Compactors」、ITC 2004、498〜507頁など、コンパクタなしの集積回路に匹敵する診断品質を提供する。もう1つの考慮事項は、コンパクタが、そのコンパクタの圧縮方法によって候補欠陥の区別を無効化する可能性があることである。例えば、図28から30を検討されたい。図28は、出力応答コンパクタなしの場合を示す。故障影響は、第1スキャン・チェーン(2801)及び第2チェーン(2802)内の複数のスキャン・セルで観察することができ、従って、欠陥は、区別可能である。しかし、図29に示されているように、出力応答コンパクタ(2901)があると、欠陥の影響は、両方の欠陥チャネルの出力応答が互いに打ち消しあう(2欠陥仮定の場合に)ので、もはや区別可能でなくなる場合がある。もう1つの可能性は、例えば、両方の欠陥の観察可能な出力応答が、コンパクタによって同一にされることである。両方の場合について、図30に示されたアーキテクチャは、出力応答コンパクタ(2901)に構成要素を追加する、1つの可能な解決策を提供する。「欠陥分解能出力応答セレクタ」(3001)と称するこの構成要素は、計算された候補テスト・パターンの区別能力を保つために、ATPGが、制御信号線(3002)上の制御信号によって、出力応答コンパクタ(2901)の通常動作を操作することを可能にする。図30に例示されたセレクタ回路(3001)を実施し、使用する、複数の可能な形がある。例えば、あるスキャン・チェーンがテスト中にコンパクト化を行うことをディスエーブルすること、又はあるスキャン・チェーンの出力をテスト中にコンパクタの異なる入力に再ルーティングすることである。特定の例示的実施形態では、欠陥分解能出力応答セレクタ(3001)は、出力応答コンパクタ(2901)に1ステージを追加し、そうでなければ区別不能な故障の異なるシグネチャを出力応答コンパクタ(2901)に計算させるために出力応答コンパクタ(2901)を操作するように構成される。
この実施形態で説明する例示的な方法と、装置と、システムとは、設計及びテスト生成と、生産と、生産テストとが、同一の実体によって実行されること、又は異なる実体の間の情報交換が制限されないことを前提とする。しかし、次では、情報交換が制限される、開示されるテクノロジの例示的実施形態の使用法のシナリオを、説明する。
上で説明したテクノロジの態様の何れをも、分散コンピュータ・ネットワークを使用して実行することができる。図48は、1つのそのような例示的ネットワークを示す。サーバ・コンピュータ(4800)は、関連するストレージ・デバイス(4802)(サーバ・コンピュータの内部又は外部)を有することができる。例えば、サーバ・コンピュータ(4800)を、上で説明した実施形態の何れかに従って(例えば、EDAソフトウェア・ツールの一部として)、DFMルール又は欠陥抽出ルールを生成するか更新し、テスト・パターン、テスト応答、又は故障辞書を生成し、テスト結果から故障又は欠陥を診断し、或いは歩留り分析統計とそのグラフィカル表現とを計算するように構成することができる。サーバ・コンピュータ(4800)を、全般的に(4804)に示されたネットワークに結合することができ、ネットワーク(4804)は、例えば、広域ネットワーク、ローカル・エリア・ネットワーク、クライアント・サーバ・ネットワーク、インターネット、又は他のそのようなネットワークを含むことができる。(4806)、(4808)に示されたものなど、1つ又は複数のクライアント・コンピュータを、ネットワーク・プロトコルを使用してネットワーク(4804)に結合することができる。作業は、単一の専用ワークステーション上で実行することもでき、このワークステーションは、それ自体のメモリと1つ又は複数のCPUとを有する。
Claims (156)
- 少なくとも部分的に設計製造ルールのセットから設計欠陥抽出ルールのセットを導出するステップと、
集積回路設計の物理的レイアウトの表現から潜在的欠陥を抽出するステップであって、前記抽出された潜在的欠陥は、少なくとも部分的に前記欠陥抽出ルールに基づく、ステップと、
1つ又は複数の回路テスト中に適用される回路テスト刺激を判定するステップと、
障害を発生する集積回路を識別し、前記適用された回路テストに関連する1つ又は複数の潜在的なタイプの欠陥の、前記障害を発生する集積回路での発生を識別するために、前記適用される回路テストから生じるテスト応答を評価するステップと、
潜在的なタイプの欠陥の前記発生の、前記障害を発生する集積回路での反復識別に関する情報を集めるステップと、
潜在的なタイプの欠陥が前記物理的レイアウトに従って製造される集積回路に存在する尤度を判定するために前記集められた情報を分析するステップと
を含む方法。 - 請求項1に記載の方法であって、前記回路テスト刺激は、前記抽出された潜在的欠陥のうちの1つ又は複数をターゲットにすることによって生成されるテスト・パターンを含む、方法。
- 請求項1に記載の方法であって、前記回路テスト刺激は、前記抽出された潜在的欠陥のうちの1つ又は複数を検出すると判定される、前に生成されたテスト・パターンを含む、方法。
- 請求項1に記載の方法であって、潜在的欠陥を抽出する前記動作は、前記抽出された潜在的欠陥のうちの1つ又は複数にプロパティを関連付けるステップを含み、前記関連するプロパティは、次のプロパティ即ち、
各々の潜在的欠陥を他の潜在的欠陥から区別する欠陥識別子と、
前記各々の潜在的欠陥を抽出するのに使用された前記欠陥抽出ルールを識別する被導出ルール識別子と、
前記各々の潜在的欠陥を抽出するのに使用された前記欠陥抽出ルールがそれから導出された前記設計製造ルールを識別する設計製造ルール識別子と、
前記集積回路設計の前記物理的レイアウト内の前記各々の潜在的欠陥の物理的位置と、
前記集積回路設計の前記物理的レイアウト内の前記各々の潜在的欠陥の1つ又は複数の物理的プロパティと、
他の潜在的欠陥に対する相対的な前記各々の潜在的欠陥のランキングと
のうちの少なくとも1つを含む、方法。 - 請求項4に記載の方法であって、前記抽出された潜在的欠陥の少なくとも幾つかをフィルタリングする動作を更に含み、前記フィルタリングは、前記関連付けられたプロパティのうちの1つ又は複数に少なくとも部分的に基づく、方法。
- 請求項1に記載の方法であって、前記抽出された潜在的欠陥の少なくとも幾つかにランキングを割り当てる動作を更に含み、前記ランキングは、潜在的欠陥が前記集積回路内で発生する尤度を示す、方法。
- 請求項6に記載の方法であって、前記集められた情報の前記分析に少なくとも部分的に基づいて前記ランキングを更新する動作を更に含む、方法。
- 請求項6に記載の方法であって、前記抽出された潜在的欠陥と前記抽出された潜在的欠陥の前記ランキングとに少なくとも部分的に基づいて前記回路テストを順序付けるステップを更に含む、方法。
- 請求項1に記載の方法であって、分析する前記動作は、更に、複数のテストされた集積回路の集められた情報を分析するステップと、前記集積回路の生産歩留りを推定するステップとを含む、方法。
- 請求項9に記載の方法であって、少なくとも複数の前記設計欠陥抽出ルールを使用して、他の集積回路設計の生産歩留りを推定するステップを更に含む、方法。
- 請求項1に記載の方法であって、分析する前記動作は、更に、複数のテストされた集積回路の集められた情報を分析するステップと、潜在的なタイプの欠陥又は前記集積回路設計の前記物理的レイアウトに従って製造される集積回路のエスケープ・レートを推定するステップとを含む、方法。
- 請求項11に記載の方法であって、少なくとも複数の前記設計欠陥抽出ルールを使用して、他の集積回路設計内の潜在的なタイプの欠陥のエスケープ・レートを推定するステップを更に含む、方法。
- 請求項1に記載の方法であって、分析する前記動作は、更に、複数のテストされた集積回路の集められた情報を分析するステップと、前記設計製造ルールのうちの1つ又は複数の歩留り感度曲線を推定するステップとを含む、方法。
- 請求項1に記載の方法であって、分析する前記動作は、更に、複数のテストされた集積回路の経時的な集められた情報を分析するステップと、潜在的欠陥が製造された集積回路に存在する尤度の変化の傾向を判定するステップとを含む、方法。
- 請求項14に記載の方法であって、欠陥のある集積回路を識別する尤度を改善するために、前記判定された傾向に少なくとも部分的に基づいてテスト刺激を変更し、追加し、又は削除する動作を更に含む、方法。
- 請求項1に記載の方法であって、分析する前記動作は、更に、複数のテストされた集積回路の集められた情報を分析するステップと、欠陥のある集積回路を識別する尤度を改善するためにテスト刺激を変更し、追加し、又は削除するステップとを含む、方法。
- 請求項1に記載の方法であって、情報を集める前記動作と前記集められた情報を分析する前記動作とは、実質的にリアル・タイムで、集積回路製造者の生産ラインで作られる製造される集積回路に対して実行される、方法。
- 請求項1に記載の方法であって、テスト応答を評価する前記動作は、テスト応答及び上記テスト応答を作った関連するテストを、前記関連するテストの失敗から前に生成され保管された期待される失敗するテスト応答の辞書と比較するステップを含み、
情報を集める前記動作は、前記比較によって識別された前記潜在的欠陥を識別する前記比較からの情報を集めるステップを含む
方法。 - 請求項18に記載の方法であって、前記辞書の生成中に前記辞書に保管される前記情報を圧縮する動作を含む、方法。
- 請求項19に記載の方法であって、圧縮する前記動作は、前記集積回路設計内の少なくとも1つの潜在的欠陥を検出するテスト応答を表すために1つ又は複数のビット・マスクを計算するステップを含む、方法。
- 請求項19に記載の方法であって、圧縮する前記動作は、前記集積回路設計内の少なくとも1つの潜在的欠陥を検出するテスト応答を表すために1つ又は複数の擬似故障を計算するステップを含む、方法。
- 請求項18に記載の方法であって、前記生成された辞書内で見つからない少なくとも1つの潜在的欠陥の存在を診断する動作を更に含む、方法。
- 請求項18に記載の方法であって、次の形即ち、(a)前記辞書内で前に見つからなかった前記潜在的欠陥に関連する少なくとも1つのテストを追加すること、又は(b)前記辞書内で前に見つからなかった前記潜在的欠陥がテストされた集積回路内に存在する場合に受け取られると期待される少なくとも1つの期待される失敗するテスト応答を追加することのうちの1つ又は複数で前記辞書を変更する動作を更に含む、方法。
- 請求項18に記載の方法であって、閾値回数の回路テストについて観察されなかった失敗するテスト応答に関連する、前記生成された辞書のエントリを削除するステップを更に含む、方法。
- 請求項1に記載の方法であって、前記集められた情報を分析する前記動作に少なくとも部分的に基づいて、設計製造ルールの前記セット内の設計製造ルールを変更する動作、追加する動作、又は削除する動作のうちの1つ又は複数を実行する動作を更に含む、方法。
- 請求項1に記載の方法であって、前記集められた情報を分析する前記動作に少なくとも部分的に基づいて、設計欠陥抽出ルールの前記セット内の欠陥抽出ルールを変更する動作、追加する動作、又は削除する動作のうちの1つ又は複数を実行する動作を含む、方法。
- コンピュータに請求項1に記載の方法を実行させるコンピュータ実行可能命令を含む1つ又は複数の有形のコンピュータ可読媒体。
- 請求項1に記載の方法を実行するようにプログラムされた少なくとも1つのコンピュータ。
- 集積回路レイアウトの表現を受け取るステップと、
集積回路を製造するための1つ又は複数の推奨される設計パラメータを受け取るステップと、
前記推奨される設計パラメータのうちの1つ又は複数から抽出ルールを判定するステップであって、前記抽出ルールは、前記集積回路レイアウトの前記表現から欠陥候補の複数の集合を識別するルールを含む、ステップと
を含む、コンピュータ実施される方法。 - 請求項29に記載の方法であって、前記設計パラメータは、1つ又は複数の設計製造ルールを含む、方法。
- 請求項29に記載の方法であって、欠陥候補の前記複数の集合は、関連する推奨される設計パラメータから異なる各々の範囲の値だけ逸脱する欠陥候補を含む、方法。
- 請求項31に記載の方法であって、前記集積回路レイアウトに従って作られる集積回路のテストから入手されたテスト結果に少なくとも部分的に基づいて前記抽出ルールを変更するステップを更に含み、変更する前記ステップは、前記抽出ルールによって識別される欠陥候補の集合の個数を増やすステップを含む、方法。
- 請求項29に記載の方法であって、前記集積回路レイアウトの前記表現に前記抽出ルールを適用し、これによって前記集積回路レイアウト内の欠陥候補のリストを生成するステップを更に含む、方法。
- 請求項33に記載の方法であって、前記欠陥候補の少なくとも幾つかをターゲットにするテスト・パターンを生成するステップを更に含む、方法。
- 請求項33に記載の方法であって、前に生成されたテスト・パターンのセットから、前記欠陥候補の少なくとも幾つかを検出する1つ又は複数のテスト・パターンを識別するステップを更に含む、方法。
- 請求項29に記載の方法であって、前記欠陥候補のうちの1つ又は複数に関連する歩留り感度に少なくとも部分的に基づいて、欠陥候補の前記リストを順序付けるステップを更に含む、方法。
- 請求項29に記載の方法であって、失敗するテスト応答と前記失敗するテスト応答を潜在的に引き起こした関連する欠陥候補とを示す故障辞書を生成するステップを更に含む、方法。
- 請求項29に記載の方法であって、前記集積回路の前記表現は、GDSII又はOasisファイルである、方法。
- コンピュータに請求項29に記載の方法を実行させるコンピュータ実行可能命令を含む1つ又は複数の有形のコンピュータ可読媒体。
- 請求項29に記載の方法を実行するようにプログラムされた少なくとも1つのコンピュータ。
- 製造された集積回路内の潜在的欠陥の存在を評価する設計製造ルールの変更されたセットを判定するステップであって、設計製造ルールの変更されたセットを判定する前記動作は、少なくとも部分的に設計製造ルールの第1セットから設計製造ルールの前記変更されたセットを導出するステップを含み、設計製造ルールの前記第1セットは、欠陥タイプの少なくとも第1及び第2のクラスを含む、潜在的欠陥のタイプの複数のクラスを定義し、設計製造ルールの前記変更されたセットは、少なくとも、設計製造ルールの前記第1クラスに関連する複数の設計製造ルールの第1サブクラスの第1セットと、設計製造ルールの前記第2クラスに関連する複数の設計製造ルールの第2サブクラスの第2セットとを定義する、ステップと、
設計製造ルールのランキングされた第1及び第2のサブクラスが前記製造された集積回路内の欠陥を識別する尤度によって、設計製造ルールの前記第1及び第2のサブクラスのうちの少なくとも複数をランキングするステップと、
設計製造ルールの前記第1及び第2のサブクラスを満足する潜在的欠陥を前記集積回路の物理的レイアウト記述から抽出するステップと
を含む、コンピュータ実施される方法。 - 請求項41に記載の方法であって、
製造される回路に適用される回路テストを判定するステップであって、前記回路テストは、設計製造ルールの前記第1及び第2のサブクラスに含まれる前記設計製造ルールのうちの少なくとも複数に関連する抽出された潜在的欠陥を検出するように構成される、ステップと、
前記変更された設計製造ルールのうちの1つ又は複数が、前記テストされた集積回路内に存在する可能性が高い潜在的欠陥を識別したかどうかを判定するために、前記回路テストが適用されることに応答して入手される前記製造された回路からのテスト応答を評価するステップと
を更に含み、テスト応答を評価する前記動作は、前記適用される回路テストによって検出された欠陥の製造された回路内での発生の尤度を示す統計情報を提供するために、十分な個数の製造された集積回路からのテスト応答を評価するステップを含む
方法。 - 請求項41に記載の方法であって、設計製造ルールの前記第1及び第2のサブクラスをランキングする前記動作は、前記第1サブクラス内の複数の設計製造ルールを互いに対して相対的にランキングするステップと、前記第2サブクラス内の複数の設計製造ルールを互いに対して相対的にランキングするステップとを含む、方法。
- 請求項41に記載の方法であって、設計製造ルールの前記変更されたセットは、それに関して欠陥を抽出してはならない、集積回路の物理的レイアウトの区域を定義する設計製造ルールを含む、方法。
- 請求項41に記載の方法であって、設計製造ルールの前記変更されたセットは、歩留り低下に影響する特性の経時的な変化の傾向を判定する、歩留り低下を制限する製造ルールをも含む、方法。
- 請求項45に記載の方法であって、前記歩留り低下を制限する製造ルールのうちの少なくとも1つは、信号線のインライン抵抗に関連する、方法。
- コンピュータに請求項41に記載の方法を実行させるコンピュータ実行可能命令を含む1つ又は複数の有形のコンピュータ可読媒体。
- 請求項41に記載の方法を実行するようにプログラムされた少なくとも1つのコンピュータ。
- 対応する観察点組合せから1つ又は複数の欠陥候補を識別する1つ又は複数の故障辞書を生成するステップであって、前記観察点組合せは、各々のテスト・パターンの適用の際の故障テスト値を取り込んだテスト中回路の観察点を示し、前記1つ又は複数の欠陥辞書を生成する前記動作は、
第1欠陥候補について、前記第1欠陥候補を検出するテスト・パターンを示す1つ又は複数の第1インジケータを保管するステップと、
第2欠陥候補について、前記第2欠陥候補を検出する前記テスト・パターンを示す少なくとも1つの第2インジケータを保管するステップであって、前記第2インジケータは、前記第1欠陥候補を検出する前記テスト・パターンのうちのどれが前記第2欠陥候補をも検出するかを示すビット・マスクを含む、ステップと
を含む、ステップ
を含む、コンピュータ実施される方法。 - 請求項49に記載の方法であって、前記1つ又は複数の第1インジケータは、前記第1欠陥候補を検出する前記テスト・パターンに関連する一意IDを含む、方法。
- 請求項49に記載の方法であって、前記1つ又は複数の第1インジケータは、前記第1欠陥候補を検出する前記テスト・パターンの前記観察点組合せに関連する一意IDを含む、方法。
- 請求項49に記載の方法であって、前記第1欠陥候補と前記第2欠陥候補とは、前記テスト中回路のファン・アウト・フリー領域内にある、方法。
- 請求項52に記載の方法であって、前記第1欠陥候補は、前記ファン・アウト・フリー領域のステムに置かれる、方法。
- 請求項49に記載の方法であって、前記生成された1つ又は複数の故障辞書を使用して前記テスト中回路の生産テスト中に1つ又は複数の欠陥候補を識別するステップを更に含む、方法。
- 請求項54に記載の方法であって、前記生成された1つ又は複数の故障辞書によって識別されない1つ又は複数の可能な欠陥を増分的に診断する動作又は増分的にシミュレートする動作のうちの少なくとも1つを実行するステップを更に含む、方法。
- 請求項55に記載の方法であって、増分的に診断する前記動作又は増分的にシミュレートする前記動作のうちの1つ又は複数の前記実行からの結果を用いて前記生成された1つ又は複数の故障辞書を更新するステップを更に含む、方法。
- 請求項55に記載の方法であって、増分的に診断する前記動作又は増分的にシミュレートする前記動作からの結果に少なくとも部分的に基づいて、1つ又は複数の欠陥抽出ルールを更新する動作又は設計製造ルールのうちの1つ又は複数を更新する動作のうちの少なくとも1つを更に含む、方法。
- 請求項49に記載の方法であって、前記テスト中回路は、電子デバイス内での機能的使用のために設計された集積回路を含む、方法。
- 請求項49に記載の方法であって、前記第1欠陥候補を検出するテスト・パターンの個数は、(a)所定の値又は(b)ユーザ選択の値のうちの少なくとも1つまでに制限される、方法。
- 請求項49に記載の方法であって、前記第1欠陥候補を検出する前記テスト・パターンは、静的故障モデルを使用するテスト・パターンと動的故障モデルを使用するテスト・パターンとを含む、方法。
- 請求項60に記載の方法であって、前記1つ又は複数の故障辞書は、少なくとも第1故障辞書と第2故障辞書とを含み、静的故障モデルを使用する前記テスト・パターンに関する故障辞書情報は、前記第1故障辞書に保管され、動的故障モデルを使用する前記テスト・パターンに関する故障辞書情報は、前記第2故障辞書に保管される、方法。
- 請求項49に記載の方法であって、前記第2欠陥候補を検出する前記テスト・パターンのうちの少なくとも幾つかは、前記第1欠陥候補を検出するのに使用されるものと異なるタイプの故障モデルを使用する、方法。
- 請求項49に記載の方法であって、前記観察点組合せは、前記テスト中回路内のコンパクタからのコンパクト化されたテスト応答に対応する、方法。
- 請求項49に記載の方法であって、少なくとも前記第1欠陥候補の次のプロパティ即ち、
前記欠陥候補を他の潜在的欠陥から区別する欠陥識別子と、
前記第1欠陥候補を抽出するのに使用された欠陥抽出ルールを識別する被導出ルール識別子と、
前記第1欠陥候補を抽出するのに使用された前記欠陥抽出ルールがそれから導出された設計製造ルールを識別する設計製造ルール識別子と、
集積回路設計の物理的レイアウト内の前記第1欠陥候補の1つ又は複数の物理的プロパティと、
前記集積回路設計の前記物理的レイアウト内の前記第1欠陥候補の物理的位置と、
他の潜在的欠陥に対する相対的な前記第1欠陥候補のランキングと
のうちの1つ又は複数を保管するステップを更に含む、方法。 - コンピュータに請求項49に記載の方法を実行させるコンピュータ実行可能命令を含む1つ又は複数の有形のコンピュータ可読媒体。
- 請求項49に記載の方法を実行するようにプログラムされた少なくとも1つのコンピュータ。
- 少なくとも部分的に設計製造ルールのセットから導出された抽出ルールを使用することによって識別された集積回路レイアウト内の潜在的欠陥のリストを受け取るステップであって、前記設計製造ルールは、集積回路を製造するための設計パラメータを含む、ステップと、
(a)前記識別された潜在的欠陥の少なくとも幾つかを検出する1つ若しくは複数のテスト・パターンを、以前に生成されたテスト・パターンから選択すること、(b)前記識別された潜在的欠陥の少なくとも幾つかを明示的にターゲットにする1つ若しくは複数のテスト・パターンを生成すること、又は(a)と(b)との両方によって、テスト・パターンのセットを作るステップと、
関連するテスト・パターンに対する1つ又は複数の失敗するテスト応答と前記失敗するテスト応答にそれぞれが関連する1つ又は複数の潜在的欠陥とを示す少なくとも1つの故障辞書を生成するステップと
を含む、コンピュータ実施される方法。 - 請求項67に記載の方法であって、前記少なくとも1つの故障辞書は、圧縮された故障辞書であり、前記少なくとも1つの故障辞書を生成する前記動作は、各々の潜在的欠陥に関連する前記失敗するテスト応答を表すために1つ又は複数のビット・マスクを使用するステップを含む、方法。
- 請求項67に記載の方法であって、前記少なくとも1つの故障辞書は、圧縮された故障辞書であり、前記少なくとも1つの故障辞書を生成する前記動作は、各々の潜在的欠陥の検出情報を表すために1つ又は複数の擬似故障の検出情報を使用するステップを含む、方法。
- 請求項67に記載の方法であって、
テスト・パターンの前記セット内の前記テスト・パターンの少なくとも一部を使用する前記集積回路のテスト中に入手される失敗するテスト応答を含むテスト結果データを受け取るステップと、
前記失敗するテスト応答のうちの1つ又は複数に関連する潜在的欠陥を診断するために前記テスト結果データに前記少なくとも1つの故障辞書を適用するステップと
を更に含む、方法。 - 請求項70に記載の方法であって、前記少なくとも1つの故障辞書を使用して診断可能ではない潜在的欠陥を診断するために、増分診断手順又は増分シミュレーション手順を使用するステップを更に含む、方法。
- 請求項70に記載の方法であって、前記少なくとも1つの故障辞書の前記適用から入手される診断結果を使用して、潜在的欠陥が前記失敗するテスト応答を実際に引き起こしている確率を統計的に判定するステップを更に含む、方法。
- コンピュータに請求項67に記載の方法を実行させるコンピュータ実行可能命令を含む1つ又は複数の有形のコンピュータ可読媒体。
- 請求項67に記載の方法を実行するようにプログラムされた少なくとも1つのコンピュータ。
- 少なくとも部分的に設計製造ルールの第1セットから導出される欠陥抽出ルールのセットを判定するステップであって、前記欠陥抽出ルールは、前記設計製造ルールによって識別される潜在的欠陥の少なくとも1つのカテゴリの複数のサブカテゴリを定義する、ステップと、
前記欠陥抽出ルールの少なくともサブセットを集積回路の物理的レイアウトの電子記述に適用することによって潜在的欠陥を抽出するステップであって、前記抽出される潜在的欠陥は、前記サブカテゴリのうちの少なくとも1つに含まれる、ステップと、
製造された集積回路内の潜在的欠陥の存在を示す複数の回路テストを定義するステップであって、前記回路テストのそれぞれは、前記集積回路を含む製造された集積回路に適用される回路刺激のセットを含む、ステップと、
少なくとも複数の回路テストについて、前記潜在的欠陥又は前記回路テストによって検出される欠陥と、観察された場合に前記潜在的欠陥又は前記回路テストによって検出される欠陥の存在を示すはずの失敗するテスト応答とを保管するステップと
を含む、集積回路をテストする方法。 - 請求項75に記載の方法であって、前記製造された集積回路に前記回路テストを適用するステップと、テスト応答を取り込むステップと、前記適用された回路テストのうちの1つ又は複数に失敗する1つ又は複数のテスト応答を作る、障害を発生する集積回路を判定するステップとを更に含む、方法。
- 請求項76に記載の方法であって、前記障害を発生する集積回路のうちの1つ又は複数について、
1つ又は複数の前記失敗するテスト応答を作った1つ又は複数の回路テストを識別するステップと、
これによって前記失敗するテスト応答を潜在的に引き起こした1つ又は複数の欠陥を演繹することを試みるために、識別された回路テストに関連する前記失敗するテスト応答のうちの1つ又は複数を、前記識別された回路テストに関連する保管された失敗するテスト応答と比較するステップと
を更に含む、方法。 - 請求項77に記載の方法であって、上記比較の結果を保管する時に保管されるデータの量は、少なくとも潜在的欠陥ごとにk個の検出する失敗するテスト応答だけを保管することによって、圧縮されるか制限され、kは、保管される前記潜在的欠陥に関する失敗するテスト応答の最大個数を指定する、方法。
- 請求項77に記載の方法であって、
前記障害を発生する集積回路内の潜在的なタイプの欠陥の発生の反復識別に関する情報を集め、分析するステップと、
あるタイプの欠陥が前記失敗するテスト応答を引き起こしている確率を表すデータを報告するステップと
を更に含む、方法。 - 請求項79に記載の方法であって、報告する前記ステップは、前記データのグラフィカル表現を生成するステップを含む、方法。
- 請求項80に記載の方法であって、前記グラフィカル表現は、パレート図である、方法。
- 請求項75に記載の方法であって、保管する前記動作は、各々の潜在的欠陥に関連する次のプロパティ即ち、
前記各々の潜在的欠陥を他の潜在的欠陥から区別する欠陥識別子と、
前記潜在的欠陥を抽出するのに使用された前記欠陥抽出ルールを識別する被導出ルール識別子と、
前記欠陥抽出ルールがそれに基づく前記設計製造ルールを識別する設計製造ルール識別子と、
前記集積回路設計の前記物理的レイアウト内の前記各々の潜在的欠陥の1つ又は複数の物理的プロパティと、
前記集積回路設計の前記物理的レイアウト内の前記各々の潜在的欠陥の物理的位置と、
他の潜在的欠陥に対する相対的な前記各々の潜在的欠陥のランキングと
のうちの1つ又は複数を保管するステップを含む、方法。 - 請求項75に記載の方法であって、欠陥抽出ルールの前記セットは、ワースト・ケース欠陥識別子によってワースト・ケース欠陥として識別される少なくとも1つの潜在的欠陥をも含む、方法。
- 請求項75に記載の方法であって、保管する前記動作は、故障がそれから導出された前記潜在的欠陥の識別と、潜在的故障のタイプと、前記潜在的故障を検出する前記テスト・パターンと、各検出するテスト・パターンの観察点とによって失敗するテスト応答を記述する欠陥比較辞書を生成する動作を含む、方法。
- 請求項84に記載の方法であって、(a)前記辞書内で前に見つからなかった潜在的欠陥の追加、(b)前記辞書内で前に見つからなかった潜在的欠陥に関連する少なくとも1つのテストの追加、(c)前記辞書内で前に見つからなかった潜在的欠陥がテストされた集積回路内に存在する場合に受け取られると期待される少なくとも1つの期待される失敗するテスト応答の追加、又は(d)所定の若しくはユーザ選択の回数の回路テストの後の、障害を発生する回路を検出しなかったテスト応答に関連する前記辞書内のエントリの削除のうちの1つ又は複数を実行することによって、前記保管された情報を変更する動作を含む、方法。
- 請求項84に記載の方法であって、
潜在的欠陥の存在と上記欠陥のタイプとを判定するために、前記回路テストのうちの1つに関連する失敗するテスト応答を、前記辞書に保管された前記回路テストに関連する失敗するテスト応答と比較するステップと、
上記比較の結果を保管するステップと
を更に含む、方法。 - 請求項86に記載の方法であって、前記比較によって識別されなかった種々雑多な潜在的欠陥に起因して障害を発生する集積回路を識別し、前記種々雑多な潜在的欠陥のうちの少なくとも1つをターゲットにするために欠陥抽出ルールの変更されたセットを用いて請求項75に記載の前記動作を繰り返す動作を含む、方法。
- 請求項86に記載の方法であって、
種々雑多な潜在的欠陥を識別するために、前記比較によって識別されなかった前記種々雑多な潜在的欠陥を診断するステップと、
前記識別された種々雑多な潜在的欠陥を含めるために前記辞書を変更するステップと
を更に含む、方法。 - 請求項88に記載の方法であって、前記診断は、影響−原因ベースの診断手順を使用して実行される、方法。
- コンピュータに請求項75に記載の方法を実行させるコンピュータ実行可能命令を含む1つ又は複数の有形のコンピュータ可読媒体。
- 請求項75に記載の方法を実行するようにプログラムされた少なくとも1つのコンピュータ。
- 複数の集積回路のテストからのテスト結果情報を受け取るステップであって、前記テスト結果情報は、前記テスト中に適用された各々のテスト・パターンに関連する失敗するテスト応答を含む、ステップと、
前記失敗するテスト応答のうちの1つ又は複数を引き起こした可能性がある潜在的欠陥を識別するために、前記テスト結果情報の少なくとも一部を診断するのに故障辞書を使用するステップと、
前記故障辞書を使用して診断可能ではなかったテスト結果情報を診断するために増分診断手順又は増分シミュレーション手順のうちの少なくとも1つを使用するステップと
を含む、コンピュータ実施される方法。 - 請求項92に記載の方法であって、前記故障辞書を使用して作られた診断結果から、前記潜在的欠陥のうちの1つ又は複数が集積回路障害を実際に引き起こした確率を判定するステップと、前記確率を報告するステップとを更に含む、方法。
- 請求項93に記載の方法であって、前記報告された確率に少なくとも部分的に基づいて、(a)1つ若しくは複数の設計製造ルールの調整、(b)1つ若しくは複数の欠陥抽出ルールの調整、又は(c)前記集積回路内の1つ若しくは複数の特徴の推奨される変更の提供のうちの1つ又は複数を実行するステップを更に含む、方法。
- 請求項92に記載の方法であって、前記故障辞書は、1つ又は複数の失敗するテスト応答を各々の潜在的欠陥に関連付けるのに1つ又は複数のビット・マスクを使用する圧縮された故障辞書である、方法。
- コンピュータに請求項92に記載の方法を実行させるコンピュータ実行可能命令を含む1つ又は複数の有形のコンピュータ可読媒体。
- 請求項92に記載の方法を実行するようにプログラムされた少なくとも1つのコンピュータ。
- 電子デバイス内での機能的使用のために設計された集積回路のテスト応答を処理することからの情報を受け取るステップであって、前記情報は、前記集積回路のテスト中に観察された集積回路障害と、前記集積回路障害を引き起こす可能な歩留り制限要因とを示す、ステップと、
前記集積回路内の前記可能な歩留り制限要因のうちの1つ又は複数が前記集積回路障害を実際に引き起こした確率を判定するステップであって、前記受け取られた情報を統計的に分析するステップを含む、ステップと、
1つ又は複数の可能な歩留り制限要因が前記集積回路障害を実際に引き起こした前記確率を報告するステップと
を含む、コンピュータ実施される方法。 - 請求項98に記載の方法であって、受け取られた前記情報は、(a)診断結果、(b)歩留り制限要因の1つ若しくは複数のリスト、又は(c)前記テスト中の前記歩留り制限要因の検出に関する情報のうちの1つ又は複数を含む、方法。
- 請求項98に記載の方法であって、前記判定された確率に少なくとも部分的に基づいて、前記集積回路の歩留りの推定値を判定するステップを更に含む、方法。
- 請求項98に記載の方法であって、前記集積回路は、集積回路の第1セットを含み、前記方法は、前記判定された確率に少なくとも部分的に基づいて、集積回路の第2セットの歩留りの推定値を判定するステップを更に含む、方法。
- 請求項98に記載の方法であって、前記判定された確率に少なくとも部分的に基づいて、各々の可能な歩留り制限要因又は前記集積回路のエスケープ・レートの推定値を判定するステップを更に含む、方法。
- 請求項98に記載の方法であって、前記集積回路は、集積回路の第1セットを含み、前記方法は、前記判定された確率に少なくとも部分的に基づいて、集積回路の第2セットの可能な歩留り制限要因又は集積回路の前記第2セットのエスケープ・レートの推定値を判定するステップを更に含む、方法。
- 請求項98に記載の方法であって、前記集積回路は、1つ又は複数の設計製造ルールに従って設計され、前記方法は、前記設計製造ルールのうちの少なくとも1つに関する前記判定された確率に少なくとも部分的に基づいて、歩留り感度曲線を推定するステップを更に含む、方法。
- 請求項98に記載の方法であって、経時的に繰り返して実行され、前記方法は、経時的に観察された前記判定された確率の変化に基づいて生産傾向を判定するステップを更に含む、方法。
- 請求項98に記載の方法であって、前記報告された確率に少なくとも部分的に基づいて、1つ又は複数の設計製造ルールを調整するステップを更に含む、方法。
- 請求項98に記載の方法であって、前記報告された確率に少なくとも部分的に基づいて、前記集積回路の設計内の潜在的欠陥を識別するのに使用される1つ又は複数の欠陥抽出ルールを調整するステップを更に含む、方法。
- 請求項98に記載の方法であって、前記報告された確率に少なくとも部分的に基づいて、前記集積回路内の1つ又は複数の特徴の推奨される変更を提供するステップを更に含む、方法。
- 請求項108に記載の方法であって、変更された1つ又は複数の特徴を有する1つ又は複数の集積回路を作るステップを更に含む、方法。
- 請求項98に記載の方法であって、報告する前記動作は、前記確率のグラフィカル表現を生成するステップを含む、方法。
- 請求項110に記載の方法であって、前記グラフィカル表現は、パレート図を含む、方法。
- 請求項98に記載の方法であって、前記受け取られた情報は、被疑特徴のリストを含む、方法。
- 請求項112に記載の方法であって、被疑特徴の前記リストは、(a)少なくとも1つの圧縮された故障辞書又は(b)増分診断のうちの1つ又は複数を使用して生成される、方法。
- 請求項98に記載の方法であって、確率を判定する前記動作は、
各々の可能な歩留り制限要因が、関連する各々の集積回路障害を引き起こした確率を推定するステップと、
前記推定された確率を、前記各々の可能な歩留り制限要因が前記関連する障害を引き起こした実際の確率に関係付ける連立方程式を反復的に解くステップと
を含む、方法。 - 請求項98に記載の方法であって、前記可能な歩留り制限要因は、(a)集積回路レイアウト内のネット、(b)前記集積回路レイアウト内の特徴、又は(c)前記集積回路の製造に関連する設計製造ルールのうちの少なくとも1つを含む、方法。
- 請求項98に記載の方法であって、テストされた前記集積回路は、共通の設計を有し、確率を判定する前記動作は、前記集積回路の前記設計を複数の設計ブロックに区分するステップを含み、各設計ブロックは、前記可能な歩留り制限要因の部分集合を含む、方法。
- 請求項116に記載の方法であって、区分する前記ステップは、
前記集積回路の前記設計内のネットに関連する故障をシミュレートするステップと、
少なくともネットの第1セットからの誤りを取り込む観察点の第1グループとネットの第2セットからの誤りを取り込む観察点の第2グループとを識別するステップと、
第1設計ブロックにネットの前記第1セットを、第2設計ブロックにネットの前記第2セットを含めるステップと
を含む、方法。 - 請求項116に記載の方法であって、確率を判定する前記動作は、
設計ブロック障害確率を、歩留り制限要因が各々の設計ブロック内に含まれる障害確率に関係付ける確率モデルを構築するステップと、
前記設計ブロック障害確率を前記受け取られた情報と比較するステップと、
回帰技法を使用して、歩留り制限要因の推定された障害確率を計算するステップと
を更に含む、方法。 - 請求項98に記載の方法であって、前記確率を判定する前記動作は、他のネットより実質的に高いレートで障害を発生するネットを識別するステップを更に含む、方法。
- 請求項119に記載の方法であって、前記確率を判定する前記動作は、他のネットより実質的に高いレートで障害を発生する前記ネットが、前記テストされた集積回路のインスタンスをそれぞれが含むダイの複数のインスタンスを含む複数のウェハの同一のダイ位置又はその付近で繰り返して発生するかどうかを判定するステップを更に含む、方法。
- 請求項119に記載の方法であって、他のネットより実質的に高いレートで障害を発生する前記ネットが同一のダイ位置又はその付近で繰り返して発生するかどうかを判定する前記動作は、ウェハ欠陥マップを生成するステップを含む、方法。
- 請求項98に記載の方法であって、前記テストは、その中で1つ又は複数の潜在的欠陥がビット・マスクの適用によって識別される故障辞書を使用して前記集積回路内の潜在的欠陥を識別するステップを含む、方法。
- コンピュータに請求項98に記載の方法を実行させるコンピュータ実行可能命令を含む1つ又は複数の有形のコンピュータ可読媒体。
- 請求項98に記載の方法を実行するようにプログラムされた少なくとも1つのコンピュータ。
- 集積回路のテスト応答を処理することからの情報を受け取るステップであって、前記情報は、前記集積回路のテスト中に観察された集積回路障害と、前記集積回路障害を引き起こした可能性がある潜在的欠陥とを示す、ステップと、
前記受け取られた情報を分析することによって、前記潜在的欠陥が前記集積回路障害を実際に引き起こしている確率を判定するステップであって、前記分析することは、推定された確率を、各々の潜在的欠陥が関連する集積回路障害を引き起こした実際の確率に関係付ける連立方程式を反復的に解くステップを含む、ステップと、
前記判定された確率を報告するステップと
を含む、コンピュータ実施される方法。 - 請求項125に記載の方法であって、受け取られた前記情報は、(a)診断結果、(b)前記潜在的欠陥の1つ若しくは複数のリスト、又は(c)前記テスト中の前記潜在的欠陥の検出に関する情報のうちの1つ又は複数を含む、方法。
- 請求項125に記載の方法であって、前記判定された確率に少なくとも部分的に基づいて、前記集積回路の歩留りの推定値を判定するステップを更に含む、方法。
- 請求項125に記載の方法であって、前記集積回路は、集積回路の第1セットを含み、前記方法は、前記判定された確率に少なくとも部分的に基づいて、集積回路の第2セットの歩留りの推定値を判定するステップを更に含む、方法。
- 請求項125に記載の方法であって、前記判定された確率に少なくとも部分的に基づいて、各々の潜在的欠陥又は前記集積回路のエスケープ・レートの推定値を判定するステップを更に含む、方法。
- 請求項125に記載の方法であって、前記集積回路は、集積回路の第1セットを含み、前記方法は、前記判定された確率に少なくとも部分的に基づいて、集積回路の第2のセットの潜在的欠陥又は集積回路の前記第2セットのエスケープ・レートの推定値を判定するステップを更に含む、方法。
- 請求項125に記載の方法であって、前記集積回路は、1つ又は複数の設計製造ルールに従って設計され、前記方法は、前記判定された確率に少なくとも部分的に基づいて前記設計製造ルールのうちの少なくとも1つの歩留り感度曲線を推定するステップを更に含む、方法。
- 請求項125に記載の方法であって、経時的に繰り返して実行され、前記方法は、経時的に観察された前記判定された確率の変化に基づいて生産傾向を判定するステップを更に含む、方法。
- 請求項125に記載の方法であって、前記報告された確率に少なくとも部分的に基づいて、(a)1つ若しくは複数の設計製造ルールの調整、(b)1つ若しくは複数の欠陥抽出ルールの調整、又は(c)前記集積回路内の1つ若しくは複数の特徴の推奨される変更の提供のうちの1つ又は複数を実行するステップを更に含む、方法。
- 請求項133に記載の方法であって、前記集積回路内の1つ又は複数の特徴は、前記報告された確率に少なくとも部分的に基づいて変更され、前記方法は、前記変更された1つ又は複数の特徴を有する1つ又は複数の集積回路を作るステップを更に含む、方法。
- 請求項125に記載の方法であって、報告する前記動作は、前記確率のグラフィカル表現を生成するステップを含む、方法。
- 請求項125に記載の方法であって、テストされた前記集積回路は、共通の設計を有し、前記確率を判定する前記動作は、前記集積回路の前記設計を複数の設計ブロックに区分するステップを含み、各設計ブロックは、前記潜在的欠陥の部分集合を含む、方法。
- 請求項136に記載の方法であって、区分する前記ステップは、
前記集積回路の前記設計内のネットに関連する故障をシミュレートするステップと、
少なくともネットの第1セットからの誤りを取り込む観察点の第1グループとネットの第2セットからの誤りを取り込む観察点の第2グループとを識別するステップと、
第1設計ブロック内にネットの前記第1セットを、第2設計ブロック内にネットの前記第2セットを含めるステップと
を含む、方法。 - 請求項136に記載の方法であって、確率を判定する前記動作は、
設計ブロック障害確率を、各々の設計ブロックに含まれる潜在的欠陥の障害確率に関係付ける確率モデルを構築するステップと、
前記設計ブロック障害確率を前記受け取られた情報と比較するステップと、
回帰技法を使用して、前記潜在的欠陥の推定された障害確率を計算するステップと
を更に含む、方法。 - 請求項125に記載の方法であって、診断情報は、更に、各々の潜在的欠陥に関連する次のプロパティ即ち、
前記各々の潜在的欠陥を他の潜在的欠陥から区別する欠陥識別子と、
前記各々の潜在的欠陥を抽出するのに使用された欠陥抽出ルールを識別する被導出ルール識別子と、
前記欠陥抽出ルールがそれに基づいた製造ルールを識別する設計製造ルール識別子と、
前記各々の潜在的欠陥の1つ又は複数の物理的プロパティと、
集積回路設計の物理的レイアウト内の前記各々の潜在的欠陥の物理的位置と、
潜在的欠陥の同一のクラス内の他の潜在的欠陥に対する相対的な前記各々の潜在的欠陥のランキングと
のうちの1つ又は複数を更に示す、方法。 - コンピュータに請求項125に記載の方法を実行させるコンピュータ実行可能命令を含む1つ又は複数の有形のコンピュータ可読媒体。
- 請求項125に記載の方法を実行するようにプログラムされた少なくとも1つのコンピュータ。
- 複数の集積回路のテスト中に観察された集積回路障害と、前記集積回路障害を引き起こした可能性がある潜在的欠陥とを表す情報を受け取るステップであって、前記潜在的欠陥は、設計製造ルールから導出された抽出ルールを使用して抽出され、テストに関してターゲットにされる、ステップと、
前記潜在的欠陥のうちの1つ又は複数に関連する1つ又は複数の障害レートを判定するために前記情報を分析するステップと、
前記判定された障害レートを報告するステップと
を含む、コンピュータ実施される方法。 - 請求項142に記載の方法であって、受け取られた前記情報は、(a)診断結果、(b)前記潜在的欠陥の1つ若しくは複数のリスト、又は(c)前記テスト中の前記潜在的欠陥の検出に関する情報のうちの1つ又は複数を含む、方法。
- 請求項142に記載の方法であって、前記判定された障害レートに少なくとも部分的に基づいて前記集積回路の歩留りの推定値を判定するステップを更に含む、方法。
- 請求項142に記載の方法であって、前記集積回路は、集積回路の第1セットを含み、前記方法は、前記判定された障害レートに少なくとも部分的に基づいて集積回路の第2セットの歩留りの推定値を判定するステップを更に含む、方法。
- 請求項142に記載の方法であって、前記判定された障害レートに少なくとも部分的に基づいて各々の潜在的欠陥又は前記集積回路のエスケープ・レートの推定値を判定するステップを更に含む、方法。
- 請求項142に記載の方法であって、前記集積回路は、集積回路の第1セットを含み、前記方法は、前記判定された障害レートに少なくとも部分的に基づいて集積回路の第2セットの潜在的欠陥又は集積回路の前記第2セットのエスケープ・レートの推定値を判定するステップを更に含む、方法。
- 請求項142に記載の方法であって、前記判定された障害レートに少なくとも部分的に基づいて前記設計製造ルールのうちの少なくとも1つの歩留り感度曲線を推定するステップを更に含む、方法。
- 請求項142に記載の方法であって、経時的に繰り返して実行され、前記方法は、経時的に観察された判定された確率の変化に基づいて生産傾向を判定するステップを更に含む、方法。
- 請求項142に記載の方法であって、報告される確率に少なくとも部分的に基づいて、(a)1つ若しくは複数の設計製造ルールの調整、(b)1つ若しくは複数の欠陥抽出ルールの調整、又は(c)前記集積回路内の1つ若しくは複数の特徴の推奨される変更の提供のうちの1つ又は複数を実行するステップを更に含む、方法。
- 請求項150に記載の方法であって、前記集積回路内の1つ又は複数の特徴は、前記報告される確率に少なくとも部分的に基づいて変更され、前記方法は、前記変更された1つ又は複数の特徴を有する1つ又は複数の集積回路を作るステップを更に含む、方法。
- 請求項142に記載の方法であって、診断結果は、少なくとも1つの故障辞書の適用を介して入手される、方法。
- 請求項152に記載の方法であって、前記少なくとも1つの故障辞書は、潜在的欠陥を識別するのに1つ又は複数のビット・マスクを使用する圧縮された故障辞書を含む、方法。
- 請求項142に記載の方法であって、分析する前記ステップは、
特徴障害レートに関連する確率モデルを構築するステップと、
前記構築された確率モデルを受け取られる診断結果に関係付けるステップと、
回帰分析を使用して推定された特徴障害レートを計算するステップと
を含む、方法。 - コンピュータに請求項142に記載の方法を実行させるコンピュータ実行可能命令を含む1つ又は複数の有形のコンピュータ可読媒体。
- 請求項142に記載の方法を実行するようにプログラムされた少なくとも1つのコンピュータ。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US60772804P | 2004-09-06 | 2004-09-06 | |
US60/607,728 | 2004-09-06 | ||
PCT/US2005/032040 WO2006029284A2 (en) | 2004-09-06 | 2005-09-06 | Integrated circuit yield and quality analysis methods and systems |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2008516305A true JP2008516305A (ja) | 2008-05-15 |
JP2008516305A5 JP2008516305A5 (ja) | 2008-10-16 |
JP4955559B2 JP4955559B2 (ja) | 2012-06-20 |
Family
ID=36037004
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007530502A Active JP4955559B2 (ja) | 2004-09-06 | 2005-09-06 | 集積回路の歩留り及び品質の分析の方法及びシステム |
Country Status (5)
Country | Link |
---|---|
US (4) | US7987442B2 (ja) |
EP (2) | EP1792194A4 (ja) |
JP (1) | JP4955559B2 (ja) |
TW (1) | TW200622275A (ja) |
WO (1) | WO2006029284A2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR102042936B1 (ko) * | 2018-12-07 | 2019-11-08 | 파워테크 테크놀로지 인코포레이티드 | 자동 테스트 장비의 비정상 테스트 신호 채널을 검출하는 방법 |
KR20210047286A (ko) * | 2020-08-31 | 2021-04-29 | 베이징 바이두 넷컴 사이언스 앤 테크놀로지 코., 엘티디. | 칩을 검증하는 방법, 장치, 전자 기기, 저장 매체 및 프로그램 |
Families Citing this family (195)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3266990A (en) * | 1963-09-24 | 1966-08-16 | Warner Lambert Pharmaceutical | Derivatives of quinazoline |
TW200622275A (en) | 2004-09-06 | 2006-07-01 | Mentor Graphics Corp | Integrated circuit yield and quality analysis methods and systems |
WO2006039625A2 (en) * | 2004-10-01 | 2006-04-13 | Mentor Graphics Corporation | Feature failure correlation |
US7310788B2 (en) * | 2005-02-24 | 2007-12-18 | International Business Machines Corporation | Sample probability of fault function determination using critical defect size map |
US7509551B2 (en) | 2005-08-01 | 2009-03-24 | Bernd Koenemann | Direct logic diagnostics with signature-based fault dictionaries |
US7971119B2 (en) * | 2005-09-29 | 2011-06-28 | aiwan Semiconductor Manufacturing Company, Ltd. | System and method for defect-based scan analysis |
GB0521625D0 (en) * | 2005-10-24 | 2005-11-30 | Ricardo Uk Ltd | A method of modelling the effect of a fault on the behaviour of a system |
US7428715B2 (en) * | 2005-10-27 | 2008-09-23 | International Business Machines Corporation | Hole query for functional coverage analysis |
EP1946132B1 (en) * | 2005-11-04 | 2010-04-14 | Nxp B.V. | Integrated circuit test method and test apparatus |
US7570796B2 (en) * | 2005-11-18 | 2009-08-04 | Kla-Tencor Technologies Corp. | Methods and systems for utilizing design data in combination with inspection data |
US8041103B2 (en) | 2005-11-18 | 2011-10-18 | Kla-Tencor Technologies Corp. | Methods and systems for determining a position of inspection data in design data space |
US7676077B2 (en) | 2005-11-18 | 2010-03-09 | Kla-Tencor Technologies Corp. | Methods and systems for utilizing design data in combination with inspection data |
US7305325B2 (en) * | 2006-01-12 | 2007-12-04 | International Business Machines Corporation | Method to improve requirements, design manufacturing, and transportation in mass manufacturing industries through analysis of defect data |
JP4746432B2 (ja) * | 2006-01-12 | 2011-08-10 | 株式会社東芝 | 故障リスト及びテストパターン作成装置、故障リスト及びテストパターン作成方法、故障リスト作成及び故障検出率算出装置、及び故障リスト作成及び故障検出率算出方法 |
US8000826B2 (en) * | 2006-01-24 | 2011-08-16 | Synopsys, Inc. | Predicting IC manufacturing yield by considering both systematic and random intra-die process variations |
US20070204192A1 (en) * | 2006-02-27 | 2007-08-30 | Jia-Siang Yeh | Method for detecting defects of a chip |
WO2007109322A2 (en) * | 2006-03-20 | 2007-09-27 | Mentor Graphics Corporation | Speeding up defect diagnosis techniques |
US8626460B2 (en) * | 2006-03-31 | 2014-01-07 | Teseda Corporation | Secure test-for-yield chip diagnostics management system and method |
US7487479B1 (en) * | 2006-07-06 | 2009-02-03 | Sun Microsystems, Inc. | Systematic approach for applying recommended rules on a circuit layout |
US8453026B2 (en) * | 2006-10-13 | 2013-05-28 | Advantest (Singapore) Pte Ltd | Process for improving design limited yield by efficiently capturing and storing production test data for analysis using checksums, hash values, or digital fault signatures |
US8615691B2 (en) * | 2006-10-13 | 2013-12-24 | Advantest (Singapore) Pte Ltd | Process for improving design-limited yield by localizing potential faults from production test data |
US7599898B2 (en) * | 2006-10-17 | 2009-10-06 | International Business Machines Corporation | Method and apparatus for improved regression modeling |
US7836366B2 (en) * | 2006-11-10 | 2010-11-16 | Mentor Graphics Corporation | Defect localization based on defective cell diagnosis |
JP4805792B2 (ja) * | 2006-11-21 | 2011-11-02 | 株式会社東芝 | 遅延故障テスト品質算出装置、遅延故障テスト品質算出方法、及び遅延故障テストパターン発生装置 |
US20080235497A1 (en) * | 2006-11-26 | 2008-09-25 | Tomblin Jimmy J | Parallel Data Output |
WO2008078529A1 (ja) * | 2006-12-26 | 2008-07-03 | Advantest Corporation | 試験装置および試験方法 |
US8194968B2 (en) | 2007-01-05 | 2012-06-05 | Kla-Tencor Corp. | Methods and systems for using electrical information for a device being fabricated on a wafer to perform one or more defect-related functions |
US7831863B2 (en) * | 2007-01-11 | 2010-11-09 | International Business Machines Corporation | Method for enhancing the diagnostic accuracy of a VLSI chip |
US7574682B2 (en) * | 2007-02-28 | 2009-08-11 | Freescale Semiconductor, Inc. | Yield analysis and improvement using electrical sensitivity extraction |
US8615695B2 (en) | 2007-04-04 | 2013-12-24 | Mentor Graphics Corporation | Fault dictionary-based scan chain failure diagnosis |
US7921381B2 (en) * | 2007-04-26 | 2011-04-05 | Verigy (Singapore) Pte. Ltd. | Method and apparatus for displaying test data |
US7949948B2 (en) * | 2007-05-09 | 2011-05-24 | Microsoft Corporation | Constraint and rule-based page layout |
US8213704B2 (en) | 2007-05-09 | 2012-07-03 | Kla-Tencor Corp. | Methods and systems for detecting defects in a reticle design pattern |
TWI469235B (zh) * | 2007-08-20 | 2015-01-11 | Kla Tencor Corp | 決定實際缺陷是潛在系統性缺陷或潛在隨機缺陷之由電腦實施之方法 |
US7853848B2 (en) | 2007-10-22 | 2010-12-14 | International Business Machines Corporation | System and method for signature-based systematic condition detection and analysis |
US20090287438A1 (en) * | 2007-12-14 | 2009-11-19 | Wu-Tung Cheng | Increased Fault Diagnosis Throughput Using Dictionaries For Hyperactive Faults |
US7865849B2 (en) * | 2008-02-15 | 2011-01-04 | Texas Instruments Incorporated | System and method for estimating test escapes in integrated circuits |
US20100023905A1 (en) * | 2008-02-20 | 2010-01-28 | Pikus Fedor G | Critical Area Deterministic Sampling |
US10198548B2 (en) * | 2008-02-21 | 2019-02-05 | Mentor Graphics Corporation | Identifying the defective layer of a yield excursion through the statistical analysis of scan diagnosis results |
DE102008011103B4 (de) * | 2008-02-26 | 2010-04-29 | Qimonda Ag | Vorrichtung und Verfahren zum Testen elektronischer Bauelemente |
US7971176B2 (en) * | 2008-03-18 | 2011-06-28 | International Business Machines Corporation | Method for testing integrated circuits |
US7793238B1 (en) * | 2008-03-24 | 2010-09-07 | Xilinx, Inc. | Method and apparatus for improving a circuit layout using a hierarchical layout description |
US8139844B2 (en) | 2008-04-14 | 2012-03-20 | Kla-Tencor Corp. | Methods and systems for determining a defect criticality index for defects on wafers |
KR101623747B1 (ko) | 2008-07-28 | 2016-05-26 | 케이엘에이-텐코어 코오포레이션 | 웨이퍼 상의 메모리 디바이스 영역에서 검출된 결함들을 분류하기 위한 컴퓨터-구현 방법들, 컴퓨터-판독 가능 매체, 및 시스템들 |
US8707236B2 (en) * | 2008-12-31 | 2014-04-22 | Stmicroelectronics, Inc. | Semiconductor device with integrated delay chain |
US20100174957A1 (en) * | 2009-01-08 | 2010-07-08 | International Business Machines Corporation | Correlation and overlay of large design physical partitions and embedded macros to detect in-line defects |
US8065651B2 (en) * | 2009-01-29 | 2011-11-22 | Synopsys, Inc. | Implementing hierarchical design-for-test logic for modular circuit design |
US8082535B1 (en) * | 2009-02-03 | 2011-12-20 | Xilinx, Inc. | Method and apparatus for testing programmable integrated circuits |
US8775101B2 (en) | 2009-02-13 | 2014-07-08 | Kla-Tencor Corp. | Detecting defects on a wafer |
US8516399B2 (en) * | 2009-02-18 | 2013-08-20 | Mentor Graphics Corporation | Collaborative environment for physical verification of microdevice designs |
US8204297B1 (en) | 2009-02-27 | 2012-06-19 | Kla-Tencor Corp. | Methods and systems for classifying defects detected on a reticle |
US8112241B2 (en) | 2009-03-13 | 2012-02-07 | Kla-Tencor Corp. | Methods and systems for generating an inspection process for a wafer |
US9253505B2 (en) * | 2009-04-08 | 2016-02-02 | Newrow, Inc. | System and method for image compression |
US8774534B2 (en) * | 2009-04-08 | 2014-07-08 | Watchitoo, Inc. | System and method for image compression |
US20110047519A1 (en) | 2009-05-11 | 2011-02-24 | Juan Andres Torres Robles | Layout Content Analysis for Source Mask Optimization Acceleration |
US20110145772A1 (en) * | 2009-05-14 | 2011-06-16 | Pikus Fedor G | Modular Platform For Integrated Circuit Design Analysis And Verification |
US8527911B1 (en) | 2009-06-09 | 2013-09-03 | Jasper Design Automation, Inc. | Comprehending a circuit design |
US8683456B2 (en) * | 2009-07-13 | 2014-03-25 | Apple Inc. | Test partitioning for a non-volatile memory |
US8660818B2 (en) * | 2009-08-11 | 2014-02-25 | Synopsys, Inc. | Systemic diagnostics for increasing wafer yield |
US8299446B2 (en) * | 2009-08-12 | 2012-10-30 | Ultratech, Inc. | Sub-field enhanced global alignment |
US8381050B2 (en) * | 2009-11-25 | 2013-02-19 | International Business Machines Corporation | Method and apparatus for increased effectiveness of delay and transition fault testing |
US8566059B2 (en) * | 2009-12-08 | 2013-10-22 | International Business Machines Corporation | Insertion of faults in logic model used in simulation |
US8141027B2 (en) * | 2010-01-05 | 2012-03-20 | International Business Machines Corporation | Automated sensitivity definition and calibration for design for manufacturing tools |
US8775979B2 (en) * | 2010-01-30 | 2014-07-08 | Synopsys. Inc. | Failure analysis using design rules |
US8645776B2 (en) * | 2010-03-24 | 2014-02-04 | Apple Inc. | Run-time testing of memory locations in a non-volatile memory |
US8650446B2 (en) * | 2010-03-24 | 2014-02-11 | Apple Inc. | Management of a non-volatile memory based on test quality |
JPWO2011148719A1 (ja) * | 2010-05-28 | 2013-07-25 | 日本電気株式会社 | 情報処理装置、gui操作支援方法およびgui操作支援プログラム |
JP5728839B2 (ja) * | 2010-07-06 | 2015-06-03 | 富士通株式会社 | 故障診断方法、装置及びプログラム |
US8751903B2 (en) | 2010-07-26 | 2014-06-10 | Apple Inc. | Methods and systems for monitoring write operations of non-volatile memory |
US8781781B2 (en) | 2010-07-30 | 2014-07-15 | Kla-Tencor Corp. | Dynamic care areas |
US8347260B2 (en) * | 2010-09-13 | 2013-01-01 | International Business Machines Corporation | Method of designing an integrated circuit based on a combination of manufacturability, test coverage and, optionally, diagnostic coverage |
US9659136B2 (en) | 2010-09-27 | 2017-05-23 | Teseda Corporation | Suspect logical region synthesis from device design and test information |
JP5614297B2 (ja) * | 2011-01-18 | 2014-10-29 | 富士通株式会社 | 指標算出プログラム及び方法並びに設計支援装置 |
US8656323B2 (en) * | 2011-02-22 | 2014-02-18 | Kla-Tencor Corporation | Based device risk assessment |
US9222978B2 (en) | 2011-03-09 | 2015-12-29 | Mentor Graphics Corporation | Two-dimensional scan architecture |
JP2012199338A (ja) * | 2011-03-18 | 2012-10-18 | Fujitsu Ltd | 故障診断支援方法、プログラム及び装置 |
US9170211B2 (en) | 2011-03-25 | 2015-10-27 | Kla-Tencor Corp. | Design-based inspection using repeating structures |
US8930782B2 (en) * | 2011-05-16 | 2015-01-06 | Mentor Graphics Corporation | Root cause distribution determination based on layout aware scan diagnosis results |
US8423923B2 (en) | 2011-07-20 | 2013-04-16 | United Microelectronics Corp. | Optical proximity correction method |
US8810785B2 (en) | 2011-08-26 | 2014-08-19 | United Microelectronics Corp. | Mask inspecting method |
US8907697B2 (en) | 2011-08-31 | 2014-12-09 | Teseda Corporation | Electrical characterization for a semiconductor device pin |
US9939488B2 (en) | 2011-08-31 | 2018-04-10 | Teseda Corporation | Field triage of EOS failures in semiconductor devices |
US8412991B2 (en) | 2011-09-02 | 2013-04-02 | Teseda Corporation | Scan chain fault diagnosis |
US9087367B2 (en) | 2011-09-13 | 2015-07-21 | Kla-Tencor Corp. | Determining design coordinates for wafer defects |
US8572527B1 (en) | 2011-09-13 | 2013-10-29 | Jasper Design Automation, Inc. | Generating properties for circuit designs |
US9057764B2 (en) * | 2011-10-27 | 2015-06-16 | International Business Machines Corporation | Detection of unchecked signals in circuit design verification |
CN103164552B (zh) * | 2011-12-13 | 2015-08-05 | 中芯国际集成电路制造(上海)有限公司 | 芯片版图的检测方法 |
US8464194B1 (en) * | 2011-12-16 | 2013-06-11 | International Business Machines Corporation | Machine learning approach to correct lithographic hot-spots |
US8539421B2 (en) * | 2011-12-16 | 2013-09-17 | International Business Machines Corporaton | Layout-specific classification and prioritization of recommended rules violations |
US8486587B2 (en) | 2011-12-20 | 2013-07-16 | United Microelectronics Corp. | Method for correcting layout pattern and method for manufacturing photomask |
US8831334B2 (en) | 2012-01-20 | 2014-09-09 | Kla-Tencor Corp. | Segmentation for wafer inspection |
US8525546B1 (en) | 2012-03-08 | 2013-09-03 | International Business Machines Corporation | Majority dominant power scheme for repeated structures and structures thereof |
US8739092B1 (en) * | 2012-04-25 | 2014-05-27 | Jasper Design Automation, Inc. | Functional property ranking |
US9229446B2 (en) * | 2012-05-08 | 2016-01-05 | International Business Machines Corporation | Production line quality processes |
US8962221B2 (en) | 2012-05-14 | 2015-02-24 | United Microelectronics Corp. | Mask and method of forming pattern by using the same |
US8829610B2 (en) | 2012-05-15 | 2014-09-09 | United Microelectronics Corp. | Method for forming semiconductor layout patterns, semiconductor layout patterns, and semiconductor structure |
US8826200B2 (en) | 2012-05-25 | 2014-09-02 | Kla-Tencor Corp. | Alteration for wafer inspection |
US8806391B2 (en) | 2012-07-31 | 2014-08-12 | United Microelectronics Corp. | Method of optical proximity correction according to complexity of mask pattern |
US9189844B2 (en) | 2012-10-15 | 2015-11-17 | Kla-Tencor Corp. | Detecting defects on a wafer using defect-specific information |
CN103049346B (zh) * | 2012-12-11 | 2015-03-18 | 工业和信息化部电子第五研究所 | 基于失效物理的元器件故障树构建方法和系统 |
GB2508858A (en) * | 2012-12-13 | 2014-06-18 | Ibm | Using environmental signatures for test scheduling |
US9053527B2 (en) | 2013-01-02 | 2015-06-09 | Kla-Tencor Corp. | Detecting defects on a wafer |
US9134254B2 (en) | 2013-01-07 | 2015-09-15 | Kla-Tencor Corp. | Determining a position of inspection system output in design data space |
US9311698B2 (en) | 2013-01-09 | 2016-04-12 | Kla-Tencor Corp. | Detecting defects on a wafer using template image matching |
US8741507B1 (en) | 2013-01-16 | 2014-06-03 | United Microelectronics Corp. | Method for separating photomask pattern |
US8701052B1 (en) | 2013-01-23 | 2014-04-15 | United Microelectronics Corp. | Method of optical proximity correction in combination with double patterning technique |
US8627242B1 (en) | 2013-01-30 | 2014-01-07 | United Microelectronics Corp. | Method for making photomask layout |
CN103267942B (zh) * | 2013-02-01 | 2015-05-27 | 电子科技大学 | 一种模拟电路的故障检测方法 |
KR102019534B1 (ko) | 2013-02-01 | 2019-09-09 | 케이엘에이 코포레이션 | 결함 특유의, 다중 채널 정보를 이용한 웨이퍼 상의 결함 검출 |
US8661372B1 (en) | 2013-02-04 | 2014-02-25 | United Microelectronics Corp. | Optical proximity correction method |
US9865512B2 (en) | 2013-04-08 | 2018-01-09 | Kla-Tencor Corp. | Dynamic design attributes for wafer inspection |
US8977988B2 (en) | 2013-04-09 | 2015-03-10 | United Microelectronics Corp. | Method of optical proximity correction for modifying line patterns and integrated circuits with line patterns modified by the same |
US9057765B2 (en) | 2013-04-12 | 2015-06-16 | International Business Machines Corporation | Scan compression ratio based on fault density |
US9310320B2 (en) | 2013-04-15 | 2016-04-12 | Kla-Tencor Corp. | Based sampling and binning for yield critical defects |
US9009633B2 (en) | 2013-05-06 | 2015-04-14 | United Microelectronics Corp. | Method of correcting assist feature |
US9230812B2 (en) | 2013-05-22 | 2016-01-05 | United Microelectronics Corp. | Method for forming semiconductor structure having opening |
US8745547B1 (en) * | 2013-07-11 | 2014-06-03 | United Microelectronics Corp. | Method for making photomask layout |
CN104424137B (zh) | 2013-09-10 | 2017-12-29 | 英业达科技有限公司 | 服务器单元与虚拟媒体装置及其存取方法数据 |
TWI474190B (zh) * | 2013-09-25 | 2015-02-21 | Inventec Corp | 伺服器系統之虛擬媒體裝置和其資料存取方法 |
US8930858B1 (en) | 2013-11-27 | 2015-01-06 | United Microelectronics Corp. | Method for optical proximity correction |
US10627723B2 (en) | 2013-12-17 | 2020-04-21 | Asml Netherlands B.V. | Yield estimation and control |
US9218447B2 (en) | 2014-01-10 | 2015-12-22 | International Business Machines Corporation | Automatic test pattern generation (ATPG) considering crosstalk effects |
US9811617B2 (en) | 2014-01-30 | 2017-11-07 | Mentor Graphics Corporation | Regression nearest neighbor analysis for statistical functional coverage |
US9824169B2 (en) * | 2014-01-30 | 2017-11-21 | Mentor Graphics Corporation | Regression signature for statistical functional coverage |
US20150286763A1 (en) * | 2014-04-02 | 2015-10-08 | Globalfoundries Inc. | Pattern matching for predicting defect limited yield |
US9401016B2 (en) * | 2014-05-12 | 2016-07-26 | Kla-Tencor Corp. | Using high resolution full die image data for inspection |
US9230050B1 (en) | 2014-09-11 | 2016-01-05 | The United States Of America, As Represented By The Secretary Of The Air Force | System and method for identifying electrical properties of integrate circuits |
US10514614B2 (en) * | 2015-02-13 | 2019-12-24 | Asml Netherlands B.V. | Process variability aware adaptive inspection and metrology |
US10078720B2 (en) * | 2015-03-13 | 2018-09-18 | Taiwan Semiconductor Manufacturing Company Limited | Methods and systems for circuit fault diagnosis |
JP6390518B2 (ja) * | 2015-05-29 | 2018-09-19 | 京セラドキュメントソリューションズ株式会社 | 情報処理装置 |
US10228678B2 (en) | 2015-07-22 | 2019-03-12 | Tokyo Electron Limited | Tool failure analysis using space-distorted similarity |
JP2017038200A (ja) * | 2015-08-10 | 2017-02-16 | ルネサスエレクトロニクス株式会社 | 半導体装置及び故障検出方法 |
US10338574B2 (en) * | 2015-09-21 | 2019-07-02 | Raytheon Company | System and method for identifying manufactured parts |
US9401222B1 (en) * | 2015-11-23 | 2016-07-26 | International Business Machines Corporation | Determining categories for memory fail conditions |
US9552449B1 (en) * | 2016-01-13 | 2017-01-24 | International Business Machines Corporation | Dynamic fault model generation for diagnostics simulation and pattern generation |
KR102424369B1 (ko) * | 2016-01-20 | 2022-07-22 | 삼성전자주식회사 | 시뮬레이션 시간을 단축할 수 있는 반도체 집적 회로의 신뢰성 불량률 예측 방법 및 그 장치 |
US10180457B1 (en) * | 2016-03-04 | 2019-01-15 | Cadence Design Systems, Inc. | System and method performing scan chain diagnosis of an electronic design |
US10102090B2 (en) | 2016-05-16 | 2018-10-16 | International Business Machines Corporation | Non-destructive analysis to determine use history of processor |
US10346556B2 (en) * | 2016-05-25 | 2019-07-09 | Hexagon Technolgy Center GmbH | Validation of multi-component design constraints for capital project design system |
US10042973B2 (en) * | 2016-09-30 | 2018-08-07 | Globalfoundries Inc. | Expansion of allowed design rule space by waiving benign geometries |
US10247777B1 (en) | 2016-11-10 | 2019-04-02 | Teseda Corporation | Detecting and locating shoot-through timing failures in a semiconductor integrated circuit |
US10191112B2 (en) * | 2016-11-18 | 2019-01-29 | Globalfoundries Inc. | Early development of a database of fail signatures for systematic defects in integrated circuit (IC) chips |
US10191107B2 (en) | 2017-02-23 | 2019-01-29 | Globalfoundries Inc. | Ranking defects with yield impacts |
US10795751B2 (en) * | 2017-03-03 | 2020-10-06 | Mentor Graphics Corporation | Cell-aware diagnostic pattern generation for logic diagnosis |
US10372853B2 (en) | 2017-03-20 | 2019-08-06 | International Business Machines Corporation | Implementing enhanced diagnostics with intelligent pattern combination in automatic test pattern generation (ATPG) |
TWI606531B (zh) | 2017-03-30 | 2017-11-21 | 義守大學 | 適用於三維晶片的缺陷測試方法及系統 |
US11003737B2 (en) * | 2017-04-12 | 2021-05-11 | Samsung Electronics Co., Ltd. | Generic high-dimensional importance sampling methodology |
CN107256299A (zh) * | 2017-06-02 | 2017-10-17 | 上海望友信息科技有限公司 | 集成电路设计的可制造性评分方法、装置、介质及设备 |
EP3655825B1 (en) | 2017-07-21 | 2023-11-22 | Johnson Controls Tyco IP Holdings LLP | Building management system with dynamic rules with sub-rule reuse and equation driven smart diagnostics |
US11947489B2 (en) | 2017-09-05 | 2024-04-02 | Robin Systems, Inc. | Creating snapshots of a storage volume in a distributed storage system |
US10628544B2 (en) * | 2017-09-25 | 2020-04-21 | International Business Machines Corporation | Optimizing integrated circuit designs based on interactions between multiple integration design rules |
US11276098B2 (en) * | 2017-10-25 | 2022-03-15 | Xilinx, Inc. | Database lookup using a scannable code for part selection |
US10073763B1 (en) * | 2017-12-27 | 2018-09-11 | Accenture Global Solutions Limited | Touchless testing platform |
US11099937B2 (en) | 2018-01-11 | 2021-08-24 | Robin Systems, Inc. | Implementing clone snapshots in a distributed storage system |
US11392363B2 (en) | 2018-01-11 | 2022-07-19 | Robin Systems, Inc. | Implementing application entrypoints with containers of a bundled application |
US11748203B2 (en) | 2018-01-11 | 2023-09-05 | Robin Systems, Inc. | Multi-role application orchestration in a distributed storage system |
US11582168B2 (en) | 2018-01-11 | 2023-02-14 | Robin Systems, Inc. | Fenced clone applications |
US11368158B2 (en) * | 2018-06-26 | 2022-06-21 | Intel Corporation | Methods for handling integrated circuit dies with defects |
US11023328B2 (en) | 2018-07-30 | 2021-06-01 | Robin Systems, Inc. | Redo log for append only storage scheme |
US10976938B2 (en) | 2018-07-30 | 2021-04-13 | Robin Systems, Inc. | Block map cache |
US11087065B2 (en) * | 2018-09-26 | 2021-08-10 | Asml Netherlands B.V. | Method of manufacturing devices |
CN110968985B (zh) * | 2018-09-30 | 2022-05-13 | 长鑫存储技术有限公司 | 集成电路修补算法确定方法及装置、存储介质、电子设备 |
US10754310B2 (en) * | 2018-10-18 | 2020-08-25 | International Business Machines Corporation | Incorporating change diagnosis using probabilistic tensor regression model for improving processing of materials |
US11036439B2 (en) * | 2018-10-22 | 2021-06-15 | Robin Systems, Inc. | Automated management of bundled applications |
US11538237B2 (en) * | 2019-01-15 | 2022-12-27 | Accenture Global Solutions Limited | Utilizing artificial intelligence to generate and update a root cause analysis classification model |
US12001973B2 (en) * | 2019-03-22 | 2024-06-04 | Siemens Industry Software Inc. | Machine learning-based adjustments in volume diagnosis procedures for determination of root cause distributions |
US11086725B2 (en) | 2019-03-25 | 2021-08-10 | Robin Systems, Inc. | Orchestration of heterogeneous multi-role applications |
US11256434B2 (en) | 2019-04-17 | 2022-02-22 | Robin Systems, Inc. | Data de-duplication |
US11151021B2 (en) * | 2019-05-13 | 2021-10-19 | International Business Machines Corporation | Selecting test-templates using template-aware coverage data |
US10852351B1 (en) | 2019-05-30 | 2020-12-01 | International Business Machines Corporation | Iterative approach to determine failure threshold associated with desired circuit yield in integrated circuits |
US20210042644A1 (en) * | 2019-08-07 | 2021-02-11 | Carnegie Mellon University | Integrated circuit defect diagnosis using machine learning |
US11226847B2 (en) | 2019-08-29 | 2022-01-18 | Robin Systems, Inc. | Implementing an application manifest in a node-specific manner using an intent-based orchestrator |
NL2023751B1 (en) * | 2019-09-03 | 2021-05-12 | Univ Delft Tech | Device Aware Test for Memory Units |
US11249851B2 (en) | 2019-09-05 | 2022-02-15 | Robin Systems, Inc. | Creating snapshots of a storage volume in a distributed storage system |
US11520650B2 (en) | 2019-09-05 | 2022-12-06 | Robin Systems, Inc. | Performing root cause analysis in a multi-role application |
US11113158B2 (en) | 2019-10-04 | 2021-09-07 | Robin Systems, Inc. | Rolling back kubernetes applications |
US11347684B2 (en) | 2019-10-04 | 2022-05-31 | Robin Systems, Inc. | Rolling back KUBERNETES applications including custom resources |
US11403188B2 (en) | 2019-12-04 | 2022-08-02 | Robin Systems, Inc. | Operation-level consistency points and rollback |
US11443092B2 (en) * | 2020-05-11 | 2022-09-13 | Synopsys, Inc. | Defect weight formulas for analog defect simulation |
US11108638B1 (en) * | 2020-06-08 | 2021-08-31 | Robin Systems, Inc. | Health monitoring of automatically deployed and managed network pipelines |
US11528186B2 (en) | 2020-06-16 | 2022-12-13 | Robin Systems, Inc. | Automated initialization of bare metal servers |
US11042679B1 (en) * | 2020-08-31 | 2021-06-22 | Siemens Industry Software Inc. | Diagnosis resolution prediction |
US11740980B2 (en) | 2020-09-22 | 2023-08-29 | Robin Systems, Inc. | Managing snapshot metadata following backup |
US11743188B2 (en) | 2020-10-01 | 2023-08-29 | Robin Systems, Inc. | Check-in monitoring for workflows |
US11456914B2 (en) | 2020-10-07 | 2022-09-27 | Robin Systems, Inc. | Implementing affinity and anti-affinity with KUBERNETES |
US11271895B1 (en) | 2020-10-07 | 2022-03-08 | Robin Systems, Inc. | Implementing advanced networking capabilities using helm charts |
CN112415301B (zh) * | 2020-10-27 | 2022-07-15 | 成都飞机工业(集团)有限责任公司 | 一种电子产品测试过程结构化描述方法 |
US11750451B2 (en) | 2020-11-04 | 2023-09-05 | Robin Systems, Inc. | Batch manager for complex workflows |
CN112399466B (zh) * | 2020-11-12 | 2024-02-09 | 国网江苏省电力有限公司信息通信分公司 | 一种基于领域规则库的通信规则缺陷的分析方法 |
US11556361B2 (en) | 2020-12-09 | 2023-01-17 | Robin Systems, Inc. | Monitoring and managing of complex multi-role applications |
CN115223878A (zh) * | 2021-04-15 | 2022-10-21 | 长鑫存储技术有限公司 | 失效位置的修补方法和装置 |
US11579194B1 (en) * | 2021-06-09 | 2023-02-14 | Cadence Design Systems, Inc. | Utilizing single cycle ATPG test patterns to detect multicycle cell-aware defects |
CN115219884B (zh) * | 2022-09-20 | 2022-12-13 | 北京象帝先计算技术有限公司 | 芯片分析方法、装置、电子设备及存储介质 |
KR102647936B1 (ko) * | 2023-09-26 | 2024-03-15 | 주식회사 퓨어스마트 | Ic 칩에 대한 고장 판단 방법 및 이러한 방법을 수행하는 ic 칩 인코딩 장치 |
CN117929418B (zh) * | 2024-03-22 | 2024-06-07 | 西安源易通电子科技有限公司 | 一种集成电路缺陷检测方法及系统 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03120485A (ja) * | 1989-10-03 | 1991-05-22 | Hitachi Ltd | 半導体集積回路の故障個所推定方式 |
JP2004031891A (ja) * | 2001-12-26 | 2004-01-29 | Toshiba Corp | 半導体設計/製造システム、半導体設計/製造方法、及び半導体設計/製造プログラム |
Family Cites Families (46)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4228537A (en) | 1978-08-29 | 1980-10-14 | Genrad, Inc. | Method of and apparatus for automatic fault diagnosis of electrical circuits employing on-line simulation of faults in such circuits during diagnosis |
US5475695A (en) * | 1993-03-19 | 1995-12-12 | Semiconductor Diagnosis & Test Corporation | Automatic failure analysis system |
US5515384A (en) | 1994-03-01 | 1996-05-07 | International Business Machines Corporation | Method and system of fault diagnosis of application specific electronic circuits |
DE19536203A1 (de) * | 1994-09-28 | 1996-04-11 | Nec Corp | Fehlerdiagnoseverfahren für eine sequentielle Schaltung |
US5991699A (en) * | 1995-05-04 | 1999-11-23 | Kla Instruments Corporation | Detecting groups of defects in semiconductor feature space |
US5539752A (en) * | 1995-06-30 | 1996-07-23 | Advanced Micro Devices, Inc. | Method and system for automated analysis of semiconductor defect data |
US5726996A (en) * | 1995-09-18 | 1998-03-10 | Nec Usa, Inc. | Process for dynamic composition and test cycles reduction |
US5777901A (en) * | 1995-09-29 | 1998-07-07 | Advanced Micro Devices, Inc. | Method and system for automated die yield prediction in semiconductor manufacturing |
US5663967A (en) | 1995-10-19 | 1997-09-02 | Lsi Logic Corporation | Defect isolation using scan-path testing and electron beam probing in multi-level high density asics |
US5737340A (en) * | 1996-07-01 | 1998-04-07 | Mentor Graphics Corporation | Multi-phase test point insertion for built-in self test of integrated circuits |
US5831996A (en) * | 1996-10-10 | 1998-11-03 | Lucent Technologies Inc. | Digital circuit test generator |
US6202181B1 (en) | 1996-11-04 | 2001-03-13 | The Regents Of The University Of California | Method for diagnosing bridging faults in integrated circuits |
US5896401A (en) * | 1997-04-15 | 1999-04-20 | Lucent Technologies Inc. | Fault simulator for digital circuitry |
US6066179A (en) * | 1997-06-13 | 2000-05-23 | University Of Edinburgh | Property estimation of an integrated circuit |
US6393602B1 (en) * | 1998-10-21 | 2002-05-21 | Texas Instruments Incorporated | Method of a comprehensive sequential analysis of the yield losses of semiconductor wafers |
JP3813757B2 (ja) * | 1999-03-23 | 2006-08-23 | 株式会社東芝 | 重み付き故障検出率評価装置 |
US6449749B1 (en) * | 1999-11-18 | 2002-09-10 | Pdf Solutions, Inc. | System and method for product yield prediction |
JP2001208803A (ja) * | 2000-01-24 | 2001-08-03 | Advantest Corp | 半導体集積回路の故障シミュレーション方法および故障シミュレータ |
US6611729B1 (en) * | 2000-03-07 | 2003-08-26 | Agere Systems Inc. | System and method for introducing multiple component-type factors into an integrated circuit yield prediction |
US6701477B1 (en) * | 2000-06-09 | 2004-03-02 | Hueristics Physics Laboratories | Method for identifying the cause of yield loss in integrated circuit manufacture |
US6536007B1 (en) * | 2000-06-30 | 2003-03-18 | Intel Corporation | Models and technique for automated fault isolation of open defects in logic |
US20020093356A1 (en) * | 2000-11-30 | 2002-07-18 | Williams Thomas W. | Intelligent test vector formatting to reduce test vector size and allow encryption thereof for integrated circuit testing |
US6557132B2 (en) | 2001-02-22 | 2003-04-29 | International Business Machines Corporation | Method and system for determining common failure modes for integrated circuits |
US6816997B2 (en) | 2001-03-20 | 2004-11-09 | Cheehoe Teh | System and method for performing design rule check |
US6721914B2 (en) * | 2001-04-06 | 2004-04-13 | International Business Machines Corporation | Diagnosis of combinational logic circuit failures |
US6675323B2 (en) * | 2001-09-05 | 2004-01-06 | International Business Machines Corporation | Incremental fault dictionary |
JP3615182B2 (ja) | 2001-11-26 | 2005-01-26 | 株式会社東芝 | 光近接効果補正方法及び光近接効果補正システム |
KR100429883B1 (ko) * | 2001-12-20 | 2004-05-03 | 삼성전자주식회사 | 순수 결함에 의한 불량 발생 확률 측정방법, 순수 결함에서 추출한 패턴 파라미터의 분류를 이용한 결함 제한 수율 측정 방법, 순수 결함에 의한 불량 발생 확률 및 결함 제한 수율을 측정하기 위한 시스템 |
JP2003203993A (ja) | 2002-01-10 | 2003-07-18 | Mitsubishi Electric Corp | 半導体記憶装置及びその製造方法 |
US7051240B2 (en) | 2002-03-14 | 2006-05-23 | Agilent Technologies, Inc. | Diagnosis of data packet transfer faults using constraints |
WO2003104921A2 (en) * | 2002-06-07 | 2003-12-18 | Praesagus, Inc. | Characterization adn reduction of variation for integrated circuits |
US20040205436A1 (en) * | 2002-09-27 | 2004-10-14 | Sandip Kundu | Generalized fault model for defects and circuit marginalities |
US7036063B2 (en) | 2002-09-27 | 2006-04-25 | Intel Corporation | Generalized fault model for defects and circuit marginalities |
JP2006512767A (ja) * | 2003-01-02 | 2006-04-13 | ピー・デイ・エフ ソリユーシヨンズ インコーポレイテツド | 歩留まり改善 |
US7131081B2 (en) * | 2003-02-14 | 2006-10-31 | Nec Laboratories America, Inc. | Scalable scan-path test point insertion technique |
US7346470B2 (en) * | 2003-06-10 | 2008-03-18 | International Business Machines Corporation | System for identification of defects on circuits or other arrayed products |
US7539589B2 (en) * | 2003-06-24 | 2009-05-26 | Nxp B.V. | Testing radio frequency and analogue circuits |
US7239978B2 (en) * | 2004-03-31 | 2007-07-03 | Wu-Tung Cheng | Compactor independent fault diagnosis |
US7137083B2 (en) * | 2004-04-01 | 2006-11-14 | Verigy Ipco | Verification of integrated circuit tests using test simulation and integrated circuit simulation with simulated failure |
EP1745373A4 (en) * | 2004-05-09 | 2009-04-15 | Mentor Graphics Corp | DEFEKTORT IDENTIFICATION FOR MICROELECTION MANUFACTURING AND VERIFICATION |
US20050257104A1 (en) * | 2004-05-14 | 2005-11-17 | Wood Reed Glenn Jr | Method and apparatus for bit error rate test |
US7281222B1 (en) * | 2004-06-02 | 2007-10-09 | Advanced Micro Devices, Inc. | System and method for automatic generation of optical proximity correction (OPC) rule sets |
TW200622275A (en) | 2004-09-06 | 2006-07-01 | Mentor Graphics Corp | Integrated circuit yield and quality analysis methods and systems |
JP2006118903A (ja) * | 2004-10-20 | 2006-05-11 | Kyushu Institute Of Technology | 半導体論理回路装置の故障診断方法、装置、及び半導体論理回路装置の故障診断プログラムを記憶した記憶媒体 |
US7509551B2 (en) * | 2005-08-01 | 2009-03-24 | Bernd Koenemann | Direct logic diagnostics with signature-based fault dictionaries |
US7676775B2 (en) * | 2007-05-29 | 2010-03-09 | International Business Machines Corporation | Method to determine the root causes of failure patterns by using spatial correlation of tester data |
-
2005
- 2005-09-05 TW TW094130394A patent/TW200622275A/zh unknown
- 2005-09-06 US US11/221,394 patent/US7987442B2/en active Active
- 2005-09-06 EP EP05795006A patent/EP1792194A4/en not_active Withdrawn
- 2005-09-06 WO PCT/US2005/032040 patent/WO2006029284A2/en active Application Filing
- 2005-09-06 EP EP11156468A patent/EP2372588A1/en not_active Withdrawn
- 2005-09-06 US US11/221,395 patent/US7512508B2/en active Active
- 2005-09-06 US US11/221,373 patent/US20060053357A1/en not_active Abandoned
- 2005-09-06 JP JP2007530502A patent/JP4955559B2/ja active Active
-
2009
- 2009-03-31 US US12/415,806 patent/US20090210183A1/en not_active Abandoned
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03120485A (ja) * | 1989-10-03 | 1991-05-22 | Hitachi Ltd | 半導体集積回路の故障個所推定方式 |
JP2004031891A (ja) * | 2001-12-26 | 2004-01-29 | Toshiba Corp | 半導体設計/製造システム、半導体設計/製造方法、及び半導体設計/製造プログラム |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR102042936B1 (ko) * | 2018-12-07 | 2019-11-08 | 파워테크 테크놀로지 인코포레이티드 | 자동 테스트 장비의 비정상 테스트 신호 채널을 검출하는 방법 |
KR20210047286A (ko) * | 2020-08-31 | 2021-04-29 | 베이징 바이두 넷컴 사이언스 앤 테크놀로지 코., 엘티디. | 칩을 검증하는 방법, 장치, 전자 기기, 저장 매체 및 프로그램 |
KR102523518B1 (ko) | 2020-08-31 | 2023-04-20 | 베이징 바이두 넷컴 사이언스 앤 테크놀로지 코., 엘티디. | 칩을 검증하는 방법, 장치, 전자 기기, 저장 매체 및 프로그램 |
Also Published As
Publication number | Publication date |
---|---|
WO2006029284A3 (en) | 2007-05-18 |
US20090210183A1 (en) | 2009-08-20 |
EP1792194A4 (en) | 2010-09-15 |
TW200622275A (en) | 2006-07-01 |
US20060053357A1 (en) | 2006-03-09 |
EP1792194A2 (en) | 2007-06-06 |
EP2372588A1 (en) | 2011-10-05 |
US7512508B2 (en) | 2009-03-31 |
WO2006029284A2 (en) | 2006-03-16 |
US20060066338A1 (en) | 2006-03-30 |
US20060066339A1 (en) | 2006-03-30 |
JP4955559B2 (ja) | 2012-06-20 |
US7987442B2 (en) | 2011-07-26 |
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A131 | Notification of reasons for refusal |
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A601 | Written request for extension of time |
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|
A521 | Request for written amendment filed |
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|
A131 | Notification of reasons for refusal |
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|
RD04 | Notification of resignation of power of attorney |
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|
TRDD | Decision of grant or rejection written | ||
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|
A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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R250 | Receipt of annual fees |
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R250 | Receipt of annual fees |
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